KR0160594B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로서, 금속-반도체 전계효과 트랜지스터(MESFET:metal-semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:high electron mobility transistor) 또는 이종접합 바이폴라 트랜지스터(HBT:hetero- junction bipolar transistor) 등과 같은 갈륨비소 화합물 반도체 소자에 있어서, 금속과 반도체 사이의 결합특성을 개선하여 게이트 전극의 누설전류를 자동으로 감소시키도록 하는 반도체 소자의 게이트 전극 형성방법에 관한 것으로서, 게이트 전극으로 사용되는 금속층을 형성하는 공정전에 웨이퍼의 표면을 황화암모늄[(NH4)2Sx] 용액으로 유황처리하여 표면 상태 밀도를 낮추고, 페르미 준위 고정현상을 제거하는 공정을 포함하여, 상기 유황처리 공정에 의해 웨이퍼의 표면상태밀도가 낮아지고, 이에 따른 쇼트키 장벽높이가 의도하는 만큼 얻어질 수 있다.
Description
제1도의 (a),(b),(c)는 종래 기술에 따른 게이트 전극 형성방법을 설명하는 단면도이고,
제2도는 종래 방법에 의해 형성된 게이트 전극과 갈륨비소 기판에서의 밴드 구조도이고,
제3도의 (a),(b),(c)는 본 발명에 따른 게이트 전극 형성방법을 설명하는 단면도이고,
제4도는 본 발명에 의해 형성된 게이트 전극과 갈륨비소 기판에서의 밴드 구조도이고,
제5도는 종래의 방법과 본 발명에 의한 방법의 실험결과를 도시한 그래프이다.
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로서, 금속-반도체 전계효과 트랜지스터(MESFET:metal- semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT : high electron mobility transistor) 또는 이종접합 바이폴라 트랜지스터(HBT : hetero -junction bipolar transistor) 등과 같은 갈륨비소 화합물 반도체 소자에 있어서, 금속과 반도체 사이의 결합특성을 개선하여 페르미 준위 고정 현상을 제거하고, 게이트 전극인 금속층에 따른 쇼트키 장벽 높이를 조절할 수 있도록 하는 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
통상적으로, 갈륨비소 반도체 소자의 게이트 전극으로는 알루미늄(Al)(일함수=4.25), 티타늄(Ti)(일함수=4.3), 금(Au)(일함수=4.8), 팔라듐(Pd)(일함수=5.1), 백금(Pt)(일함수=5.7) 등과 같은 물질의 단일층 또는 확산장벽층을 삽입한 티타늄/백금/금(Ti/Pt/Au)과 같은 다층 금속층을 사용한다.
이론적으로, 쇼트키(schottky) 장벽의 높이는 ΦB= Wf- χS(여기서 χS는 갈륨비소 화합물 반도체의 전자친화도(4.07), Wf는 게이트 금속의 일함수)로 정의되어 진다.
그러나, 실제로는 매우 높은 계면상태밀도(Interface States of Density)가 존재하기 때문에 금속과 반도체 계면에서의 표면 페르미 준위는 접촉금속의 일함수의 크기에 상관없이 거의 일정한 위치에 고착된다.
상기와 같은 페르미 준위 고정(Fermi level pinning) 현상으로 인하여 쇼트키 장벽높이는 게이트 금속의 종류에 무관하게 된다. 상기 이유로 인하여 갈륨비소 반도체 소자의 경우 게이트의 장벽높이는 0.8 부근의 값을 나타내며, 종래의 방법으로는 장벽높이가 1.0 이상을 갖는 쇼트키 접촉은 형성할 수가 없었다.
이하, 첨부된 도면을 참조하여 종래의 일반적인 게이트 전극 형성방법을 설명한다.
제1도의 (a), (b), (c)는 종래 기술에 따른 게이트 전극 형성방법을 설명하는 단면도이고, 제2도는 종래 방법에 의해 형성된 게이트 전극과 갈륨비소 기판에서의 밴드 구조도이다.
상기 제1도의 (a)를 참조하면, 반절연 갈륨비소 기판(1) 위에 채널층(2)이 형성된다. 상기 채널층(2) 위에는 감광막 패턴(3)이 형성된다. 상기 감광막 패턴(3)은 게이트 전극의 형성을 위하여 중앙부에 홈이 형성된 것이다.
제1도의 (b)를 참조하면, 상기 감광막 패턴(3)의 중앙부 홈을 통해 노출된 채널층(2) 위와 감광막 패턴(3) 위에 금속층(4)이 형성된다.
상기 금속층(4)은 진공증착기로 게이트 금속인 티타늄/백금/금(Ti/Pt/Au)을 차례로 증착하여 형성된다.
그 다음, 제1도의 (c)에 도시된 바와 같이 리프트-오프(Lift-Off) 방식에 의해 상기 감광막 패턴(3)을 제거함으로써 게이트 전극이 형성되도록 한다.
제2도는 종래의 게이트 전극 형성방법에 의해 형성된 금속층(3)/갈륨 비소 기판(1)의 계면에서의 밴드구조를 도시한 것으로서, 갈륨비소 기판(1)의 표면에 존재하는 매우 높은 표면상태밀도로 인하여 금속과 반도체 계면에서의 표면 페르미 준위는 접촉 금속의 일함수의 크기에 상관없이 거의 일정한 위치에 고착된다.
상기와 같은 페르미 준위 고정현상으로 인하여 쇼트키 장벽높이는 게이트 금속의 종류에 무관하게 된다.
이에 따라, 상기와 같은 종래의 방법으로 쇼트키 접촉을 형성할 경우 장벽 높이는 0.8 부근의 값만 얻을 수 있다.
본 발명은 상술한 종래의 기술적 문제점을 해결하기 위한 것으로, 쇼트키형 금속을 증착하기 전에 웨이퍼의 표면을 유황처리 함으로써 일함수가 다른 여러 금속을 사용하여 원하는 장벽높이의 소자를 제작함에 그 목적이 있다.
그리고, 게이트 전극의 누설전류(leakage current)는 계면에서의 장벽크기에 반비례하므로 상기 웨이퍼 표면의 유황처리에 의해 쇼트키 장벽높이를 증가시킴으로써 게이트 전극의 누설전류를 감소시키는 데에 본 발명의 또다른 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 게이트 전극 형성방법은, 게이트 전극으로 사용되는 금속층의 형성전에 웨이퍼의 표면을 황화암모늄[(NH4)2SX]으로 유황처리 하는 것을 특징으로 한다.
즉, 갈륨비소 기판의 표면에 존재하는 불포화결합(Dangling bond)에 대해 보상 작용을 하는 유황을 금속층/갈륨비소 기판의 계면에 흡착시킴으로써 표면상태밀도를 줄여주게 되고, 이에 따라 페르미 준위 고정현상을 제거하여, 게이트 전극인 금속층에 따른 쇼트키 장벽높이의 의존성을 높일 수 있다.
따라서, 일함수가 큰 팔라듐(Pd)(일함수=5.1) 또는 백금(Pt)(일함수=5.7)과 같은 금속을 게이트 전극인 금속층으로 사용할 경우, 쇼트키 장벽높이를 증가 시킬수 있어 게이트 전극의 누설전류를 줄이는 효과적인 게이트 전극을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 게이트 전극 형성방법을 설명한다.
제3도의 (a), (b), (c)는 본 발명에 따른 게이트 전극 형성방법을 설명하는 단면도이고, 제4도는 본 발명에 의해 형성된 게이트 전극과 갈륨 비소 기판에서의 밴드 구조도이고, 제5도는 종래의 방법과 본 발명에 의한 방법의 실험결과를 도시한 그래프이다.
상기 제3도의 (a)를 참조하면, 반절연 갈륨비소 기판(1) 위에 채널층(2)이 형성된다. 상기 채널층(2) 위에는 감광막 패턴(3)이 형성되며, 상기 감광막 패턴(3)은 게이트 전극의 형성을 위하여 중앙부에 홈이 형성된 것이다.
상기에서 기판으로 반절연 갈륨비소 기판(1)이 사용되었으나, 본 발명의 기술적 범위는 여기에 한정되지 않는다.
즉, 기판으로는 인듐인(InP), 인듐갈륨인(InGaP) 등의 화합물 반도체가 사용될 수 있다.
다음으로, 소자의 전체 표면에 유황처리를 하기 위하여, 시료를 황화암모늄[(NH4)2SX] 용액에 일정시간 담근 후 꺼낸다.
그 결과로, 소자의 전체 표면에는 유황막(5)이 형성된다.
상기 황화암모늄[(NH4)2SX] 용액으로는 x=0.5-3.0 인 것이 사용될 수 있다.
제3도의 (b)를 참조하면, 상기 감광막 패턴(3)의 중앙부 홈을 통해 노출된 채널층(2) 위에 형성된 유황막(5) 위에 쇼트키 금속 전극층(4)이 형성된다.
상기 쇼트키 금속 전극층(4)은 진공증착기로 티타늄/백금/금(Ti/Pt/Au)을 차례로 증착하여 형성된다.
상기에서 쇼트키 금속 전극층(4)으로 티타늄/백금/금(Ti/Pt/Au)의 다층금속층이 사용되었으나, 본 발명의 기술적 범위는 여기에 한정되지 않는다.
쇼트키 금속 전극층(4)으로는 의도하는 쇼트키 장벽높이에 따라 일함수를 감안하여 단층 또는 다층의 금속이 사용될 수 있다.
참고로, 일함수가 큰 금속으로는 팔라듐(Pd)(일함수=5.1), 백금(Pt)(일함수=5.7) 등이 있다.
그 다음, 제3도의 (c)에 도시된 바와 같이 리프트-오프(Lift-Off) 방식에 의해 상기 감광막 패턴(3)을 제거함으로써 게이트 전극이 형성되도록 한다.
제4도에는 본 발명에 따라 유황처리를 하고 쇼트키 금속 전극층(4)으로 일함수가 큰 백금(Pt)이 증착된 경우의 밴드 구조가 도시되어 있다.
상기 제4도로부터, 쇼트키 금속 전극층(4)을 구성하는 금속의 일함수 크기에 따라 쇼트키 장벽높이가 달라짐을 알 수 있다.
상기와 같은 경우, 쇼트키 금속 전극층(4)으로 백금이 사용되었기 때문에, 전자가 갈륨비소 기판층(1)으로부터 쇼트키 금속 전극층(4)을 통과할 때, 필요한 유효장벽크기는 크게 된다.
게이트 전극의 누설전류는 계면에서의 쇼트키 장벽크기에 반비례하므로, 유황처리에 의해 게이트의 누설전류가 감소한다.
본 발명의 발명자들은 종래의 방법과 본 발명에 따른 방법의 특성을 비교하기 위한 실험을 수행하였다.
먼저, 게이트 전극으로 알루미늄(Al), 금(Au), 백금(Pt)의 단일 금속층을 종래의 방법과 본 발명에 따른 방법으로 형성하였다.
사용된 금속층의 두께는 1000Å 으로 고정하였다.
종래의 방법에서는 웨이퍼 표면의 산화물을 제거하기 위하여 금속층을 증착하기 전에 HCL:H2O = 1:1 인 용액에 시료를 담궜으며, 본 발명에 따른 방법에서는 금속층을 증착하기 전에 황화암모늄[(NH4)2SX] 용액에 시료를 담궈 표면에 유황처리를 하였다.
다음으로, 종래의 방법으로 제작된 시료 및 본 발명에 따라 제작된 시료에 대해 전류-전압 방법에 의하여 쇼트키 장벽높이를 측정하였다.
상기 측정의 결과는 제5도에 도시되어 있다.
제5도로 부터 금속층으로 사용된 금속의 일함수에 대한 쇼트키 장벽높이의 의존성을 알 수 있다.
즉, 일함수가 큰 백금(Pt)을 금속층으로 사용하면, 종래의 방법에 따른 쇼트키 장벽보다 본 발명에 따른 쇼트키 장벽의 높이가 훨씬 높다.
이에 따라, 본 발명에 따른 방법을 이용하면 게이트 누설전류가 낮은 쇼트키 접촉을 형성할 수 있다.
Claims (2)
- 갈륨비소 기판위에 채널층을 형성하는 공정과, 상기 채널층 위에 게이트 전극의 형성을 위해 중앙부에 홈이 파인 감광막을 형성하는 공정과, 그 감광막 상부 표면을 황화암모늄 용액[(NH4)2Sx(x=0.5 - 3.0)]으로 유황처리하여, 페르미 준위 고정 현상을 제거하는 공정과, 상기 유황처리된 감광막 상부에 쇼트키 금속 전극층을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제1항에 있어서, 상기한 쇼트키 금속 전극층은 백금 또는 팔라듐의 단일 금속층, 또는 백금 또는 티타늄을 포함하는 하나 이상의 금속을 포함한 다층금속층인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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