JPH0645363A - 砒化ガリウム電界効果トランジスタ - Google Patents
砒化ガリウム電界効果トランジスタInfo
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- JPH0645363A JPH0645363A JP19840192A JP19840192A JPH0645363A JP H0645363 A JPH0645363 A JP H0645363A JP 19840192 A JP19840192 A JP 19840192A JP 19840192 A JP19840192 A JP 19840192A JP H0645363 A JPH0645363 A JP H0645363A
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- Japan
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- resist
- recess
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Abstract
(57)【要約】
【目的】 ＧａＡｓＦＥＴにおいて、ソース抵抗Ｒｓを
減少させて最小雑音指数ＮＦ特性を向上させた上、ゲー
トドレイン間容量Ｃｇｄを小さくして高出力のＧａ特性
を得る。 【構成】 ＧａＡｓＦＥＴにおいて、二層のレジストの
イメージリバーサル法によりゲート電極の反転パターン
のメタルマスクを形成し、メタルマスクの開口部よりレ
ジストをソース側からドレイン側に斜め露光して、ドレ
イン電極側に傾いたレジストの開口部を構成した後、メ
タルマスク及びレジストの開口部よりレジスト及び半導
体基板を半導体基板に垂直にエッチングして、レジスト
の断面形状を台形形状、半導体基板にリセスを形成し、
ゲート金属を全面に膜付けした後、レジストを剥離し
て、ソース電極側に偏倚したゲート電極を形成する。
減少させて最小雑音指数ＮＦ特性を向上させた上、ゲー
トドレイン間容量Ｃｇｄを小さくして高出力のＧａ特性
を得る。 【構成】 ＧａＡｓＦＥＴにおいて、二層のレジストの
イメージリバーサル法によりゲート電極の反転パターン
のメタルマスクを形成し、メタルマスクの開口部よりレ
ジストをソース側からドレイン側に斜め露光して、ドレ
イン電極側に傾いたレジストの開口部を構成した後、メ
タルマスク及びレジストの開口部よりレジスト及び半導
体基板を半導体基板に垂直にエッチングして、レジスト
の断面形状を台形形状、半導体基板にリセスを形成し、
ゲート金属を全面に膜付けした後、レジストを剥離し
て、ソース電極側に偏倚したゲート電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は砒化ガリウム電界効果ト
ランジスタ（ＧａＡｓＦＥＴ）の電極構造に関し、特に
ドレイン側ＧａＡｓリセスサイドエッチング幅をソース
側より多く設けることにより、信頼性の向上、及びＣｇ
ｄ（ゲートドレイン間容量）の低下によるＧａ（付随利
得）の向上が図れるＧａＡｓＦＥＴに関する。
ランジスタ（ＧａＡｓＦＥＴ）の電極構造に関し、特に
ドレイン側ＧａＡｓリセスサイドエッチング幅をソース
側より多く設けることにより、信頼性の向上、及びＣｇ
ｄ（ゲートドレイン間容量）の低下によるＧａ（付随利
得）の向上が図れるＧａＡｓＦＥＴに関する。
【０００２】
【従来の技術】１２ＧＨｚ帯マイクロ波素子としてＧａ
ＡｓＭＥＳ型ＦＥＴがある。
ＡｓＭＥＳ型ＦＥＴがある。
【０００３】この素子の性能を示す特性の１つとして最
小雑音指数（ＮＦ）が用いられるが、ＮＦは近似的に以
下の式で表される。
小雑音指数（ＮＦ）が用いられるが、ＮＦは近似的に以
下の式で表される。
【０００４】 ＮＦ＝１＋Ｋ×ｆ×Ｃｇｓ×√Ｒｓ＋Ｒｇ÷ｇｍ ・・・・（１） （１）式において、変数はそれぞれＫ：フィッティング
係数、ｆ：使用周波数、Ｃｇｓ：ゲートソース間容量、
Ｒｓ：ソース抵抗、Ｒｇ：ゲート抵抗、ｇｍ：伝達コン
ダクタンスである。
係数、ｆ：使用周波数、Ｃｇｓ：ゲートソース間容量、
Ｒｓ：ソース抵抗、Ｒｇ：ゲート抵抗、ｇｍ：伝達コン
ダクタンスである。
【０００５】（１）式より、ＮＦ特性を向上させるには
Ｒｓ特性を減少させることが有効であることが分かる。
Ｒｓ特性を減少させることが有効であることが分かる。
【０００６】そのＲｓ特性を減少させる手法として、Ｇ
ａＡｓリセスサイドエッチング幅の低減などが一般的に
知られている。
ａＡｓリセスサイドエッチング幅の低減などが一般的に
知られている。
【０００７】ＧａＡｓリセスサイドエッチング幅の減少
させると、ゲート金属と半導体基板の高伝導層との距離
が短くなるため、耐圧特性の悪化、Ｃｇｓ（ゲートソー
ス間容量）によるＮＦ特性の悪化及び、Ｃｇｄ（ゲート
ドレイン間容量）の増大によるためＧａ特性が悪化して
しまう。
させると、ゲート金属と半導体基板の高伝導層との距離
が短くなるため、耐圧特性の悪化、Ｃｇｓ（ゲートソー
ス間容量）によるＮＦ特性の悪化及び、Ｃｇｄ（ゲート
ドレイン間容量）の増大によるためＧａ特性が悪化して
しまう。
【０００８】図２に従来技術の代表的な電極形成方法を
示す。
示す。
【０００９】まず、Ａｕ／Ｇｅ、Ｎｉ、Ａｕからなるソ
ース電極２とドレイン電極３の形成された、バッファ
層、能動層、高伝導層を堆積した半導体基板１上に、プ
ラズマＣＶＤ装置にて、ＳｉＮｘ膜１０を堆積する（図
２（ａ））。
ース電極２とドレイン電極３の形成された、バッファ
層、能動層、高伝導層を堆積した半導体基板１上に、プ
ラズマＣＶＤ装置にて、ＳｉＮｘ膜１０を堆積する（図
２（ａ））。
【００１０】その後、半導体基板上１全面にポジ型レジ
スト１１を塗布して、フォトマスクを用いて露光を行い
現像処理を施し、ソース電極２とドレイン電極３間にゲ
ート電極レジストパターンを形成する（図２（ｂ））。
スト１１を塗布して、フォトマスクを用いて露光を行い
現像処理を施し、ソース電極２とドレイン電極３間にゲ
ート電極レジストパターンを形成する（図２（ｂ））。
【００１１】次に、現像処理によって開口された部分よ
りＳｉＮｘ膜をＲ．Ｉ．Ｅ．装置を用いて除去した後
（図２（ｃ））、ゲート金属を被着してゲート電極９を
形成していた（図２（ｄ））。
りＳｉＮｘ膜をＲ．Ｉ．Ｅ．装置を用いて除去した後
（図２（ｃ））、ゲート金属を被着してゲート電極９を
形成していた（図２（ｄ））。
【００１２】
【発明が解決しようとする課題】ＧａＡｓＦＥＴにおい
て、Ｒｓ特性を抑制しつつ、Ｃｇｄの低減すなわちＧａ
特性の向上及び、耐圧特性の向上を図るため、本発明は
ソース側のＧａＡｓリセスサイドエッチング幅を減少
し、ドレイン側のＧａＡｓリセスサイドエッチング幅を
拡張させる構造とした。
て、Ｒｓ特性を抑制しつつ、Ｃｇｄの低減すなわちＧａ
特性の向上及び、耐圧特性の向上を図るため、本発明は
ソース側のＧａＡｓリセスサイドエッチング幅を減少
し、ドレイン側のＧａＡｓリセスサイドエッチング幅を
拡張させる構造とした。
【００１３】
【課題を解決するための手段】本発明は、Ｒｓ特性を抑
制し、Ｃｇｄ特性を減少させるため、ソース電極とドレ
イン電極とが設けられた半導体基板上にポジ型レジス
ト、ネガ型レジストの順に積層した後、露光現像してネ
ガ型レジストをゲート電極に相当する形状にポジ型レジ
スト上に残し、ポジ型レジスト及び残存するネガ型レジ
スト上に金属膜を積層し、残存するネガ型レジストを剥
離することにより金属膜をゲート電極の反転形状にポジ
型レジスト上に残し、残存する金属膜をマスクとして、
光の余弦の方向が半導体基板上のソース電極からドレイ
ン電極へ向く露光をポジ型レジストに行い、ポジ型レジ
ストの現像により半導体基板まで至るドレイン電極側に
傾斜する開口部を設け、金属膜の開口部から半導体基板
に垂直な方向のエッチング速度が他の方向のエッチング
速度より速い異方性エッチングをポジ型レジスト及び半
導体基板に施して、ソース電極側のポジ型レジストに半
導体基板に垂直な部分を設けると共に半導体基板にリセ
スを構成してポジ型レジストの断面形状を台形とした
後、ゲート金属を半導体基板に垂直な方向から金属膜及
びリセス上に積層し、ポジ型レジストを半導体基板上か
ら剥離することにより、ソース電極側に偏倚したゲート
電極をリセス上に形成して、非対称なソース側とドレイ
ン側のＧａＡｓリセスサイドエッチング幅を設ける構造
の砒化ガリウム電界効果トランジスタとした。
制し、Ｃｇｄ特性を減少させるため、ソース電極とドレ
イン電極とが設けられた半導体基板上にポジ型レジス
ト、ネガ型レジストの順に積層した後、露光現像してネ
ガ型レジストをゲート電極に相当する形状にポジ型レジ
スト上に残し、ポジ型レジスト及び残存するネガ型レジ
スト上に金属膜を積層し、残存するネガ型レジストを剥
離することにより金属膜をゲート電極の反転形状にポジ
型レジスト上に残し、残存する金属膜をマスクとして、
光の余弦の方向が半導体基板上のソース電極からドレイ
ン電極へ向く露光をポジ型レジストに行い、ポジ型レジ
ストの現像により半導体基板まで至るドレイン電極側に
傾斜する開口部を設け、金属膜の開口部から半導体基板
に垂直な方向のエッチング速度が他の方向のエッチング
速度より速い異方性エッチングをポジ型レジスト及び半
導体基板に施して、ソース電極側のポジ型レジストに半
導体基板に垂直な部分を設けると共に半導体基板にリセ
スを構成してポジ型レジストの断面形状を台形とした
後、ゲート金属を半導体基板に垂直な方向から金属膜及
びリセス上に積層し、ポジ型レジストを半導体基板上か
ら剥離することにより、ソース電極側に偏倚したゲート
電極をリセス上に形成して、非対称なソース側とドレイ
ン側のＧａＡｓリセスサイドエッチング幅を設ける構造
の砒化ガリウム電界効果トランジスタとした。
【００１４】
【作用】本発明は、ソース側のＧａＡｓリセスサイドエ
ッチング幅を減少させることにより、Ｒｓ特性を減少さ
せＮＦ特性を向上させた上、ドレイン側のＧａＡｓリセ
スサイドエッチング幅を拡張することで、Ｃｇｄを小さ
くしてＧａ特性を大きくする。
ッチング幅を減少させることにより、Ｒｓ特性を減少さ
せＮＦ特性を向上させた上、ドレイン側のＧａＡｓリセ
スサイドエッチング幅を拡張することで、Ｃｇｄを小さ
くしてＧａ特性を大きくする。
【００１５】
【実施例】本発明をＧａＡｓＭＥＳＦＥＴに適用した場
合について、以下に詳述する。
合について、以下に詳述する。
【００１６】図１は本発明のＧａＡｓＦＥＴの断面図で
ある。
ある。
【００１７】図１において、半導体基板１は、半絶縁性
ＧａＡｓ基板上にｎ-型バッファを２〜３μｍ、キャリ
ア濃度３．０〜３．５×１０17／ｃｍのｎ型動作層を
０．２０〜０．２５μｍ、キャリア濃度２．０〜２．５
×１０18／ｃｍのｎ++型高伝導層を０．５μｍ連続して
エピタキシャル成長させたものである。
ＧａＡｓ基板上にｎ-型バッファを２〜３μｍ、キャリ
ア濃度３．０〜３．５×１０17／ｃｍのｎ型動作層を
０．２０〜０．２５μｍ、キャリア濃度２．０〜２．５
×１０18／ｃｍのｎ++型高伝導層を０．５μｍ連続して
エピタキシャル成長させたものである。
【００１８】半導体基板１上に下層からＡｕ＋Ｇｅ（Ｇ
ｅ比１２％）、Ｎｉ、Ａｕからなるソース電極２及びド
レイン電極３が形成してある（図１（ａ））。
ｅ比１２％）、Ｎｉ、Ａｕからなるソース電極２及びド
レイン電極３が形成してある（図１（ａ））。
【００１９】次に、半導体基板１上に下層よりＰＭＭＡ
系のポジ型レジスト４を１．０μｍ、ネガ型レジストを
０．６μｍの塗布を行った後、フォトマスクを用いた光
露光法により上層のネガ型レジストの露光、現像処理を
施しネガ型レジストのレジストラインを形成する。
系のポジ型レジスト４を１．０μｍ、ネガ型レジストを
０．６μｍの塗布を行った後、フォトマスクを用いた光
露光法により上層のネガ型レジストの露光、現像処理を
施しネガ型レジストのレジストラインを形成する。
【００２０】この形成されたパターン全面にＡｌから成
る金属膜を５００Å被着した後、有機溶剤を用いたリフ
トオフで不要な部分の金属膜を除去しＡｌのメタルマス
ク５を形成する（図１（ｂ））。
る金属膜を５００Å被着した後、有機溶剤を用いたリフ
トオフで不要な部分の金属膜を除去しＡｌのメタルマス
ク５を形成する（図１（ｂ））。
【００２１】次に、ウエハを水平より約１０°の角度で
傾斜させて、光の余弦方向がソース電極からドレイン電
極へ向かうようにウエハ全面にＤｅｅｐ−ＵＶ光６を照
射する（図１（ｃ））。
傾斜させて、光の余弦方向がソース電極からドレイン電
極へ向かうようにウエハ全面にＤｅｅｐ−ＵＶ光６を照
射する（図１（ｃ））。
【００２２】Ｄｅｅｐ−ＵＶ光の照射後、現像処理を施
すことによって、前述のＡｌのメタルマスクの開口部に
対して、半導体基板側のポジ型レジストの開口部７がド
レイン電極側に偏倚された形状に成る（図１（ｄ））。
すことによって、前述のＡｌのメタルマスクの開口部に
対して、半導体基板側のポジ型レジストの開口部７がド
レイン電極側に偏倚された形状に成る（図１（ｄ））。
【００２３】さらに、Ｒ．Ｉ．Ｅ装置を用いてウエハ全
面に垂直な方向のエッチング速度の大きなＯ2プラズマ
エッチングを施すことによって、ソース電極側のオフセ
ットされたポジ型レジストが除去されて、ゲート電極レ
ジストパターンが形成される。
面に垂直な方向のエッチング速度の大きなＯ2プラズマ
エッチングを施すことによって、ソース電極側のオフセ
ットされたポジ型レジストが除去されて、ゲート電極レ
ジストパターンが形成される。
【００２４】続いて、ゲート電極レジストパターン開口
部より露出しているＧａＡｓ製半導体基板をリセスエッ
チングして、ｎ型動作層に達するＧａＡｓリセス部８を
表面に形成する（図１（ｅ））。
部より露出しているＧａＡｓ製半導体基板をリセスエッ
チングして、ｎ型動作層に達するＧａＡｓリセス部８を
表面に形成する（図１（ｅ））。
【００２５】図１（ｅ）に示すようにポジ型レジストの
開口部の断面形状はソース電極側がほぼ半導体基板に垂
直、ドレイン電極側が半導体基板から離れるに従って半
導体基板を被うところの台形状になる。
開口部の断面形状はソース電極側がほぼ半導体基板に垂
直、ドレイン電極側が半導体基板から離れるに従って半
導体基板を被うところの台形状になる。
【００２６】メタルマスク及び台形のポジ型レジストの
開口部からＧａＡｓリセス部にＡｌ金属膜を６０００Å
被着する。最後に、有機溶剤を用いたリフトオフによっ
てポジ型レジストを基板から剥離することにより不要な
部分の金属膜の除去され、所望のゲート電極９が得られ
る（図１（ｆ））。
開口部からＧａＡｓリセス部にＡｌ金属膜を６０００Å
被着する。最後に、有機溶剤を用いたリフトオフによっ
てポジ型レジストを基板から剥離することにより不要な
部分の金属膜の除去され、所望のゲート電極９が得られ
る（図１（ｆ））。
【００２７】この時のゲート電極ソース側端部からソー
ス側ＧａＡｓリセス部までの距離０．０５μｍに対し
て、ゲート電極ドレイン側端部からドレイン側のＧａＡ
ｓリセス部までの距離は０．３０μｍとオフセットされ
たリセス形状となる。
ス側ＧａＡｓリセス部までの距離０．０５μｍに対し
て、ゲート電極ドレイン側端部からドレイン側のＧａＡ
ｓリセス部までの距離は０．３０μｍとオフセットされ
たリセス形状となる。
【００２８】従来の構造のＧａＡｓＦＥＴのＧａが１０
ｄＢに対して、本発明のＧａＡｓＦＥＴのＧａ（付随利
得）は１２ｄＢとなり大幅な向上を達成することができ
た。
ｄＢに対して、本発明のＧａＡｓＦＥＴのＧａ（付随利
得）は１２ｄＢとなり大幅な向上を達成することができ
た。
【００２９】
【発明の効果】本発明は以上の説明から明らかなよう
に、ＧａＡｓリセス形状を非対称とすることにより、Ｒ
ｓ特性を悪化させること無く、Ｃｇｄ特性が減少し、Ｇ
ａ特性の向上ができる。
に、ＧａＡｓリセス形状を非対称とすることにより、Ｒ
ｓ特性を悪化させること無く、Ｃｇｄ特性が減少し、Ｇ
ａ特性の向上ができる。
【図１】本発明のＧａＡｓＦＥＴの製造工程図である。
【図２】従来のＧａＡｓＦＥＴの製造工程図である。
１ 半導体基板 ２ ソース電極 ３ ドレイン電極 ４ ポジ型レジスト ５ メタルマスク ６ Ｄｅｅｐ−ＵＶ光 ７ ポジ型レジストの開口部 ８ ＧａＡｓリセス部 ９ ゲート電極 １０ ＳｉＮX膜 １１ ポジ型レジスト
Claims (1)
- 【請求項１】 ソース電極とドレイン電極とが設けられ
た半導体基板上にポジ型レジスト、ネガ型レジストの順
に積層した後、露光現像してネガ型レジストをゲート電
極に相当する形状にポジ型レジスト上に残し、ポジ型レ
ジスト及び残存するネガ型レジスト上に金属膜を積層
し、残存するネガ型レジストを剥離することにより金属
膜をゲート電極の反転形状にポジ型レジスト上に残し、
残存する金属膜をマスクとして、光の余弦の方向が半導
体基板上のソース電極からドレイン電極へ向く露光をポ
ジ型レジストに行い、ポジ型レジストの現像により半導
体基板まで至るドレイン電極側に傾斜する開口部を設
け、金属膜の開口部から半導体基板に垂直な方向のエッ
チング速度が他の方向のエッチング速度より速い異方性
エッチングをポジ型レジスト及び半導体基板に施して、
ソース電極側のポジ型レジストに半導体基板に垂直な部
分を設けると共に半導体基板にリセスを構成してポジ型
レジストの断面形状を台形とした後、ゲート金属を半導
体基板に垂直な方向から金属膜及びリセス上に積層し、
ポジ型レジストを半導体基板上から剥離することによ
り、ソース電極側に偏倚したゲート電極をリセス上に形
成することを特徴とする砒化ガリウム電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19840192A JPH0645363A (ja) | 1992-07-24 | 1992-07-24 | 砒化ガリウム電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19840192A JPH0645363A (ja) | 1992-07-24 | 1992-07-24 | 砒化ガリウム電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645363A true JPH0645363A (ja) | 1994-02-18 |
Family
ID=16390520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19840192A Pending JPH0645363A (ja) | 1992-07-24 | 1992-07-24 | 砒化ガリウム電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645363A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610090A (en) * | 1993-04-27 | 1997-03-11 | Goldstar Co., Ltd. | Method of making a FET having a recessed gate structure |
| US5886373A (en) * | 1997-01-27 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| JP2013149682A (ja) * | 2012-01-17 | 2013-08-01 | Toyota Motor Corp | 半導体装置及びその製造方法 |
| CN107706091A (zh) * | 2017-10-11 | 2018-02-16 | 京东方科技集团股份有限公司 | 薄膜电路及其制备方法 |
-
1992
- 1992-07-24 JP JP19840192A patent/JPH0645363A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610090A (en) * | 1993-04-27 | 1997-03-11 | Goldstar Co., Ltd. | Method of making a FET having a recessed gate structure |
| US5886373A (en) * | 1997-01-27 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| JP2013149682A (ja) * | 2012-01-17 | 2013-08-01 | Toyota Motor Corp | 半導体装置及びその製造方法 |
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