JPH04206839A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04206839A JPH04206839A JP33826090A JP33826090A JPH04206839A JP H04206839 A JPH04206839 A JP H04206839A JP 33826090 A JP33826090 A JP 33826090A JP 33826090 A JP33826090 A JP 33826090A JP H04206839 A JPH04206839 A JP H04206839A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（よ 電解効果トランジスタ特に半絶縁性ＧａＡ
ｓ基板上に形成されたショットキー接合を有する電界効
果トランジスタ（以下、ＭＥＳＦＥＴと記す。）及びそ
の製造方法に関する。
ｓ基板上に形成されたショットキー接合を有する電界効
果トランジスタ（以下、ＭＥＳＦＥＴと記す。）及びそ
の製造方法に関する。
従来の技術
半絶縁性ＧａＡｓ基板上にＮ型活性層を堆積した基板を
用いたＭＥＳＦＥＴｉ数 １０ＧＨｚ以上の高周波でも
高い利得と低いノイズ値を示し、衛星通信等の主力素子
として用いられている。一般に ＭＥ Ｓ Ｆ ＥＴの
ノイズ値はゲート抵抗及び相互コンタクタンス等のパラ
メーターに関係して変化する力（その他に重要なパラメ
ーターとしてソース抵抗とゲート・ソース間容量（以下
、Ｃｇｓと記す。）が挙げられる。ノイズ値を低減する
ためには この両者を低減することが必要である。
用いたＭＥＳＦＥＴｉ数 １０ＧＨｚ以上の高周波でも
高い利得と低いノイズ値を示し、衛星通信等の主力素子
として用いられている。一般に ＭＥ Ｓ Ｆ ＥＴの
ノイズ値はゲート抵抗及び相互コンタクタンス等のパラ
メーターに関係して変化する力（その他に重要なパラメ
ーターとしてソース抵抗とゲート・ソース間容量（以下
、Ｃｇｓと記す。）が挙げられる。ノイズ値を低減する
ためには この両者を低減することが必要である。
ソース抵抗を低減するたＶａＮ”型ＧａＡｓ等からなる
Ｎ゛型キャップ層を基板の最上部にＯ，］μｍ程形成レ
バゲート電極の近傍のみこの層をリセスエッチングする
方法が一般的に行われている。
Ｎ゛型キャップ層を基板の最上部にＯ，］μｍ程形成レ
バゲート電極の近傍のみこの層をリセスエッチングする
方法が一般的に行われている。
ま？；Ｃｇｓを低減するため、Ｎ１型キャップ層の下層
にＮ−型バッファー層を設けることが有効である。
にＮ−型バッファー層を設けることが有効である。
しかＬ Ｎ’型キャップ層の下層にＮ−型バッファー
層を設けた場合、ソース電極から活性層までの抵抗が大
きくなり、ソース抵抗は増大する。
層を設けた場合、ソース電極から活性層までの抵抗が大
きくなり、ソース抵抗は増大する。
第５図は従来の半導体装置を示す構造断面図である。第
５図において、半絶縁性ＧａＡｓ基板ｌの主面側にＮ型
活性層２、Ｎ−型バッファー層３及びＮ゛型キャップ層
４が連続的に堆積されている。
５図において、半絶縁性ＧａＡｓ基板ｌの主面側にＮ型
活性層２、Ｎ−型バッファー層３及びＮ゛型キャップ層
４が連続的に堆積されている。
ソース電極１１及びドレイン電極１２はＮ＋型ギャップ
層４上にパターン出しされている。Ｎ゛型キャップ層４
及びＮ−型バッファー層３をエツチングして形成したリ
セスにゲート電極１３が形成されている。このような構
造で（よ ソース電極１１からＮ型活性層２までの間に
Ｎ−型バッファー層３があり、ソース抵抗が大きくなる
という問題があっ九第６図は従来の半導体装置の製造方
法を示す工程断面図である。第６図に示した従来の半導
体装置の製造方法において、第５図と等価な部分につい
ては同一の参照番号を付して示すものとする。
層４上にパターン出しされている。Ｎ゛型キャップ層４
及びＮ−型バッファー層３をエツチングして形成したリ
セスにゲート電極１３が形成されている。このような構
造で（よ ソース電極１１からＮ型活性層２までの間に
Ｎ−型バッファー層３があり、ソース抵抗が大きくなる
という問題があっ九第６図は従来の半導体装置の製造方
法を示す工程断面図である。第６図に示した従来の半導
体装置の製造方法において、第５図と等価な部分につい
ては同一の参照番号を付して示すものとする。
第６図（ａ）において、半絶縁性ＧａＡｓ基板１の主面
側に通常のエピタキシャル法により電界効果トランジス
タのチャンネルとなるＮ型活性層２、Ｃｇｓを低減する
ためのＮ−型バッファー層３、ソース抵抗及びドレイン
抵抗を低減する為のＮ゛型キャップ層４が連続的に堆積
される。ソース電極１１及びドレイン電極１２はＮ“型
キャップ層４」二にパターン出しされる。第６図（ｂ）
において、全面に絶縁膜９を堆積し レジストを全面塗
布して通常のフォトプロセスを用いてレジスト開口部を
設ける。 レジスト開口部からドライエツチング等の方
法により絶縁膜９にエツチング窓をあ（す、Ｎ１型キャ
ップ層４の一部分っまりゲートを形成する領域を露出さ
せる。第６図（ｃ）は第６図（ｂ）で形成したエツチン
グ窓からＮ゛型キャップ層４及びＮ−型バッファー層３
をエツチングしてリセスを形成した後、ゲート電極１３
を形成する工程である。この後、配線を行ってＭ Ｅ
Ｓ Ｆ Ｅ Ｔを完成す以上のような従来の半導体装置
の製造方法ではソース電極１１からＮ型活性層２までの
間にＮ−型キャップ層３かあるため、ソース抵抗が大き
くなり、ノイズか増大するという問題があつ丸発明が解
決しようとする課題 第５図に示した従来の半導体装置で（よ ソース電極か
らＮ型活性層までの間にＮ−型バッファー層があり、ソ
ース抵抗が大きくなるという問題があった また 第６図に示した従来の半導体装置の製造方法では
ソース電極からＮ型活性層までの間にＮ−型バッファ
ー層があるたぬ ソース抵抗が大きくなり、ノイズ値の
低い半導体装置を歩留まり良く製造することができなか
った 本発明（よ かかる点に鑑みてなされたもので、ソース
抵抗及びＣｇｓが極めて小さい半導体装置及びその製造
方法を提供することを目的としている。
側に通常のエピタキシャル法により電界効果トランジス
タのチャンネルとなるＮ型活性層２、Ｃｇｓを低減する
ためのＮ−型バッファー層３、ソース抵抗及びドレイン
抵抗を低減する為のＮ゛型キャップ層４が連続的に堆積
される。ソース電極１１及びドレイン電極１２はＮ“型
キャップ層４」二にパターン出しされる。第６図（ｂ）
において、全面に絶縁膜９を堆積し レジストを全面塗
布して通常のフォトプロセスを用いてレジスト開口部を
設ける。 レジスト開口部からドライエツチング等の方
法により絶縁膜９にエツチング窓をあ（す、Ｎ１型キャ
ップ層４の一部分っまりゲートを形成する領域を露出さ
せる。第６図（ｃ）は第６図（ｂ）で形成したエツチン
グ窓からＮ゛型キャップ層４及びＮ−型バッファー層３
をエツチングしてリセスを形成した後、ゲート電極１３
を形成する工程である。この後、配線を行ってＭ Ｅ
Ｓ Ｆ Ｅ Ｔを完成す以上のような従来の半導体装置
の製造方法ではソース電極１１からＮ型活性層２までの
間にＮ−型キャップ層３かあるため、ソース抵抗が大き
くなり、ノイズか増大するという問題があつ丸発明が解
決しようとする課題 第５図に示した従来の半導体装置で（よ ソース電極か
らＮ型活性層までの間にＮ−型バッファー層があり、ソ
ース抵抗が大きくなるという問題があった また 第６図に示した従来の半導体装置の製造方法では
ソース電極からＮ型活性層までの間にＮ−型バッファ
ー層があるたぬ ソース抵抗が大きくなり、ノイズ値の
低い半導体装置を歩留まり良く製造することができなか
った 本発明（よ かかる点に鑑みてなされたもので、ソース
抵抗及びＣｇｓが極めて小さい半導体装置及びその製造
方法を提供することを目的としている。
課題を解決するための手段
本発明は上記課題を解決するた人 Ｎ型活性層とＮ４Ｈ
ノハツフア一層とＮ°型キャップ層が連続的に堆積され
た半導体基板上にソースとドレインとゲートを有するＧ
ａ Ａ、 ｓ電界効果トランジスターにおいて、ソー
ス電極及びドレイン電極がＮ−型バッファー層の途中ま
での深さまたはＮ−型バッファー層とＮ型活性層の接合
面に達する深さのリセス上に存在する構成とする。
ノハツフア一層とＮ°型キャップ層が連続的に堆積され
た半導体基板上にソースとドレインとゲートを有するＧ
ａ Ａ、 ｓ電界効果トランジスターにおいて、ソー
ス電極及びドレイン電極がＮ−型バッファー層の途中ま
での深さまたはＮ−型バッファー層とＮ型活性層の接合
面に達する深さのリセス上に存在する構成とする。
また Ｎ型活性層とＮ−型バッファー層とＮ゛型キャッ
プ層が連続的に堆積された半導体基板上にソースとドレ
インとゲートを有するＧａＡｓ電界効果トランジスター
において、ソース電極及びドレイン電極かＮ−型バッフ
ァー層の途中までの深さまたはＮ−型バッファー層とＮ
型活性層の接合面に達する深さのリセス上に存在し な
おかつソース電極及びドレイン電極がそれぞれのリセス
の側面に接している構成とする。
プ層が連続的に堆積された半導体基板上にソースとドレ
インとゲートを有するＧａＡｓ電界効果トランジスター
において、ソース電極及びドレイン電極かＮ−型バッフ
ァー層の途中までの深さまたはＮ−型バッファー層とＮ
型活性層の接合面に達する深さのリセス上に存在し な
おかつソース電極及びドレイン電極がそれぞれのリセス
の側面に接している構成とする。
また 半導体基板上にＮ型活性層とＮ−型バッファー層
とＮ゛型キャップ層を連続的に堆積させる工程と、ソー
ス電極及びドレイン電極と半導体基板とのコンタクト部
分にＮ−型バッファー層の途中までの深さまたはＮ−型
バッファー層とＮ型活性層の接合面に達する深さのリセ
スを形成する工程と、全面に絶縁膜を堆積させる工程と
、ソース電極及びドレイン電極と半導体基板とのコンタ
クト部分の絶縁膜にリセスの幅より広い幅の開口部を設
ける工程と、開口部にソース電極及びドレイン電極を形
成する工程と、ソース電極とドレイン電極の間にリセス
を形成する］工程と、ソース電極とドレイン電極の間に
形成されたりセスにゲート電極を形成する工程を順次行
う。
とＮ゛型キャップ層を連続的に堆積させる工程と、ソー
ス電極及びドレイン電極と半導体基板とのコンタクト部
分にＮ−型バッファー層の途中までの深さまたはＮ−型
バッファー層とＮ型活性層の接合面に達する深さのリセ
スを形成する工程と、全面に絶縁膜を堆積させる工程と
、ソース電極及びドレイン電極と半導体基板とのコンタ
クト部分の絶縁膜にリセスの幅より広い幅の開口部を設
ける工程と、開口部にソース電極及びドレイン電極を形
成する工程と、ソース電極とドレイン電極の間にリセス
を形成する］工程と、ソース電極とドレイン電極の間に
形成されたりセスにゲート電極を形成する工程を順次行
う。
まゾ＆ 半導体基板上にＮ型活性層とＮ−型バッファー
層とＮ゛型キャップ層を連続的に堆積させる工程と、ソ
ース電極及びドレイン電極と半導体基板とのコンタクＩ
・部分とゲート電極と半導体基板とのコンタクト部分に
同時にＮ−型バッファー層の途中までの深さまたはＮ−
型バッファー層とＮ型活性層の接合面に達する深さのリ
セスを形成する工程と、ソース電極とドレイン電極とゲ
ート電極を形成する工程を順次行う。
層とＮ゛型キャップ層を連続的に堆積させる工程と、ソ
ース電極及びドレイン電極と半導体基板とのコンタクＩ
・部分とゲート電極と半導体基板とのコンタクト部分に
同時にＮ−型バッファー層の途中までの深さまたはＮ−
型バッファー層とＮ型活性層の接合面に達する深さのリ
セスを形成する工程と、ソース電極とドレイン電極とゲ
ート電極を形成する工程を順次行う。
作用
本発明は上記した構成により、Ｎ型活性層、Ｎ−型バッ
ファー層及びＮ゛型キャップ層を連続的に堆積した半導
体基板上にソース電極及びドレイン電極が形成されたＭ
ＥＳＦＥＴにおいて、ソース抵抗及びＣｇｓを極めて小
さくすることができ、ノイズ値を低減させることが可能
となる。
ファー層及びＮ゛型キャップ層を連続的に堆積した半導
体基板上にソース電極及びドレイン電極が形成されたＭ
ＥＳＦＥＴにおいて、ソース抵抗及びＣｇｓを極めて小
さくすることができ、ノイズ値を低減させることが可能
となる。
まｔニ Ｎ型活性息 Ｎ−型バッファー層及ｏ： Ｎ
１型キャップ層を連続的に堆積した半導体基板上にソー
ス電極及びドレイン電極が形成されたＭＥＳＦＥＴにお
いて、ソース抵抗及びＣｇｓの極めて小さい素子を歩留
まり良く製造することかできる。
１型キャップ層を連続的に堆積した半導体基板上にソー
ス電極及びドレイン電極が形成されたＭＥＳＦＥＴにお
いて、ソース抵抗及びＣｇｓの極めて小さい素子を歩留
まり良く製造することかできる。
実施例
第１図は 本発明の半導体装置の構造断面図である。第
１図において、第５図及び第６図と等価な部分について
は同一の参照番号を付して示すものとする。
１図において、第５図及び第６図と等価な部分について
は同一の参照番号を付して示すものとする。
第１図に示した本発明の半導体装置において、ソース電
極１１はＮ−型バッファー層３の一部または全部をリセ
スした上に形成されているため、ソＱ− 一ス電極１１からＮ型活性層２までの抵抗を極めて小さ
くすることができ、ノイズ値を低減することが可能であ
る。
極１１はＮ−型バッファー層３の一部または全部をリセ
スした上に形成されているため、ソＱ− 一ス電極１１からＮ型活性層２までの抵抗を極めて小さ
くすることができ、ノイズ値を低減することが可能であ
る。
また 第２図に示した本発明の半導体装置において、ソ
ース電極１１はＮ−型バッファー層３の一部または全部
をエツチングして形成したりセス上に存在し さらにソ
ース電極１１はリセスの底面及び側面と接触しているた
め、ソース抵抗を極めて小さくすることかでき、ノイズ
値を低減することが可能である。
ース電極１１はＮ−型バッファー層３の一部または全部
をエツチングして形成したりセス上に存在し さらにソ
ース電極１１はリセスの底面及び側面と接触しているた
め、ソース抵抗を極めて小さくすることかでき、ノイズ
値を低減することが可能である。
また 第３図（よ 本発明の半導体装置の製造方法の工
程断面図である。第３図に示した本発明の半導体装置の
製造方法において、第１＠ 第２１第５図及び第６図と
等価な部分については同一の参照番号を付して示ずもの
とする。第３図（ａ）において、半絶縁性ＧａＡｓ基板
１の主面側に通常のエピタキシャル法により電界効果ト
ランジスターのチャンネルとなるＮ型活性層２、Ｃｇｓ
を低減するためのＮ−型バッファー層３及びソース抵抗
及びドレイン抵抗を低減するためのＮ゛型ギャッ＝１０
− プ層４か連続的に堆積される。第３図（ｂ）で（よその
表面に１ノジスト５を塗布して、通常の露光法によりソ
ース電極及びドレイン電極を形成する位置にエツチング
窓６を形成する。第３図（Ｃ）（よエツチング窓６から
Ｎ−型バッファー層３の途中までまたはＮ−型バッファ
ー層３とＮ型活性層２の接合面に達するまでエラチンブ
レ オーミックリセス７を形成する工程である。第３図
（ｄ）Ｉｔ レジスト５を除去し 全面に絶縁膜９を
蒸着した後、通常の露光法とドライエッヂング等の方法
とを用いて絶縁膜９に開口部を設ける工程である。この
１胤 開口部の幅はオーミックリセス７の幅より広くす
る。第３図（ｅ）は全面に金属膜１０を蒸着する工程で
ある。第３図（ｆ）はリフトオフ等の方法により、ソー
ス電極１１及びドレイン電極１２を形成する工程である
。第３図（ｇ）はゲート領域にリセスを形成した４気
ゲート電極１３を形成する工程である。この後、配線を
行ってＭＥＳＦＥＴを完成する。
程断面図である。第３図に示した本発明の半導体装置の
製造方法において、第１＠ 第２１第５図及び第６図と
等価な部分については同一の参照番号を付して示ずもの
とする。第３図（ａ）において、半絶縁性ＧａＡｓ基板
１の主面側に通常のエピタキシャル法により電界効果ト
ランジスターのチャンネルとなるＮ型活性層２、Ｃｇｓ
を低減するためのＮ−型バッファー層３及びソース抵抗
及びドレイン抵抗を低減するためのＮ゛型ギャッ＝１０
− プ層４か連続的に堆積される。第３図（ｂ）で（よその
表面に１ノジスト５を塗布して、通常の露光法によりソ
ース電極及びドレイン電極を形成する位置にエツチング
窓６を形成する。第３図（Ｃ）（よエツチング窓６から
Ｎ−型バッファー層３の途中までまたはＮ−型バッファ
ー層３とＮ型活性層２の接合面に達するまでエラチンブ
レ オーミックリセス７を形成する工程である。第３図
（ｄ）Ｉｔ レジスト５を除去し 全面に絶縁膜９を
蒸着した後、通常の露光法とドライエッヂング等の方法
とを用いて絶縁膜９に開口部を設ける工程である。この
１胤 開口部の幅はオーミックリセス７の幅より広くす
る。第３図（ｅ）は全面に金属膜１０を蒸着する工程で
ある。第３図（ｆ）はリフトオフ等の方法により、ソー
ス電極１１及びドレイン電極１２を形成する工程である
。第３図（ｇ）はゲート領域にリセスを形成した４気
ゲート電極１３を形成する工程である。この後、配線を
行ってＭＥＳＦＥＴを完成する。
第３図に示した本発明の半導体装置の製造方法を用いる
ことにより、 Ｃｇｓ及びソース電極とＮ型活性層の間
の抵抗か小さく、ノイズ値の小さいＭＥＳＦＥＴを歩留
まり良く得ることが出来る。
ことにより、 Ｃｇｓ及びソース電極とＮ型活性層の間
の抵抗か小さく、ノイズ値の小さいＭＥＳＦＥＴを歩留
まり良く得ることが出来る。
また 第４図ζ潰 本発明の半導体装置の製造方法の工
程断面図である。第４図に示した本発明の半導体装置の
製造方法において、第１又 第２胴第３図、第５図及び
第６図と等価な部分については同一の参照番号を何して
示すものとする。第４図（ａ）において、半絶縁性Ｇａ
Ａｓ基板１の主面側に通常のエピタキシャル法により電
界効果トランジスターのチャンネルとなるＮ型活性層２
、Ｃｇｓを低減するためのＮ−型バッファー層３及びソ
ース抵抗及びドレイン抵抗を低減するためのＮ゛型キャ
ップ層４か連続的に堆積される。第４図（ｂ）でＣ飄
その表面に絶縁膜９を蒸着し ドライエッヂング等の
方法によりソース電（仮 ドレイン電極及びゲート電極
を形成する位置にエツチング窓６を形成する。第４図（
ｃ）（１エツチング窓６からＮ−型バッファー層３の途
中までまたはＮ−型バッファー層３とＮ型活性層２の接
合面に達するまでエツチングし オーミックリセス７及
びゲートリセス８を形成する工程である。第４図（ｄ）
（よ リフトオフ等の方法により、ソース電極１１とド
レイン電極１２を形成し、さらにゲート電極１３を形成
する工程である。この後、配線を行ってＭＥＳＦＥＴを
完成する。
程断面図である。第４図に示した本発明の半導体装置の
製造方法において、第１又 第２胴第３図、第５図及び
第６図と等価な部分については同一の参照番号を何して
示すものとする。第４図（ａ）において、半絶縁性Ｇａ
Ａｓ基板１の主面側に通常のエピタキシャル法により電
界効果トランジスターのチャンネルとなるＮ型活性層２
、Ｃｇｓを低減するためのＮ−型バッファー層３及びソ
ース抵抗及びドレイン抵抗を低減するためのＮ゛型キャ
ップ層４か連続的に堆積される。第４図（ｂ）でＣ飄
その表面に絶縁膜９を蒸着し ドライエッヂング等の
方法によりソース電（仮 ドレイン電極及びゲート電極
を形成する位置にエツチング窓６を形成する。第４図（
ｃ）（１エツチング窓６からＮ−型バッファー層３の途
中までまたはＮ−型バッファー層３とＮ型活性層２の接
合面に達するまでエツチングし オーミックリセス７及
びゲートリセス８を形成する工程である。第４図（ｄ）
（よ リフトオフ等の方法により、ソース電極１１とド
レイン電極１２を形成し、さらにゲート電極１３を形成
する工程である。この後、配線を行ってＭＥＳＦＥＴを
完成する。
第４図に示した本発明の半導体装置の製造方法を用いる
ことにより、Ｃｇｓ及びソース電極とＮ型活性層の間の
抵抗が小さく、ノイズ値の小さいＭＥ Ｓ Ｆ ＥＴを
歩留すり良く得ることが出来る。
ことにより、Ｃｇｓ及びソース電極とＮ型活性層の間の
抵抗が小さく、ノイズ値の小さいＭＥ Ｓ Ｆ ＥＴを
歩留すり良く得ることが出来る。
さらにソース電板 ドレイン抵抗及びゲート電極の下の
リセスをすべて同時に形成することができるたム マス
ク数及び工程数を少なくすることができる。
リセスをすべて同時に形成することができるたム マス
ク数及び工程数を少なくすることができる。
第３図に示した本発明の半導体装置の製造方法を用いて
ヘテロ構造半導体装置を製造、評価した結果を以下に示
′？ｌ− 第７図に実験に用いたｎ−型ＧａＡｓバッファー層を有
する基板構造及びｎ−型ＧａＡｓバッファー層を有さな
い基板構造を示し九 Ａ Ｉ Ｇ ａ、 Ａ ｓ及−１
３＝ びＩ ｎ Ｇ ａ、 Ａ ｓ各混晶の組成はＡ ｌ １
１．２Ｇ ａ ｗ、８ＡＳ及びＩｎθ２ＧａθｅＡｓと
しμ この基板構造を用いたＭＥ Ｓ Ｆ ＥＴのゲー
ト長は０．２μｍ、ゲート幅は１６０μｍとしμ 従来
よりＣｇｓの低減のためｎ−バッファー層を入れること
が試みられている。第８図にｎ−型ＧａＡｓバッファー
層によるＣｇｓの低減を示しｔ島 Ｃｇｓの測定は周波
数ＩＭＨｚで行っ′Ｆｏ ｎ−型ＧａＡｓバッファー層
を入れることによってＣｇｓはゲートバイアスＯＶで０
．３７ｐＦから０．２４ ｐＦと約３５％低減され池
この結果からＣｇｓの低減のためｎ−バッファー層を入
れることが重要であることがわかる。
ヘテロ構造半導体装置を製造、評価した結果を以下に示
′？ｌ− 第７図に実験に用いたｎ−型ＧａＡｓバッファー層を有
する基板構造及びｎ−型ＧａＡｓバッファー層を有さな
い基板構造を示し九 Ａ Ｉ Ｇ ａ、 Ａ ｓ及−１
３＝ びＩ ｎ Ｇ ａ、 Ａ ｓ各混晶の組成はＡ ｌ １
１．２Ｇ ａ ｗ、８ＡＳ及びＩｎθ２ＧａθｅＡｓと
しμ この基板構造を用いたＭＥ Ｓ Ｆ ＥＴのゲー
ト長は０．２μｍ、ゲート幅は１６０μｍとしμ 従来
よりＣｇｓの低減のためｎ−バッファー層を入れること
が試みられている。第８図にｎ−型ＧａＡｓバッファー
層によるＣｇｓの低減を示しｔ島 Ｃｇｓの測定は周波
数ＩＭＨｚで行っ′Ｆｏ ｎ−型ＧａＡｓバッファー層
を入れることによってＣｇｓはゲートバイアスＯＶで０
．３７ｐＦから０．２４ ｐＦと約３５％低減され池
この結果からＣｇｓの低減のためｎ−バッファー層を入
れることが重要であることがわかる。
第９図には従来の半導体装置と本発明の半導体装置の製
造方法を用いて製造した半導体装置のソース抵抗の比較
を示した 図中、オーミックリセスありというの（よ
本発明の半導体装置の製造方法を用いることを意味する
。従来よりｎ−型ＧａＡｓバッファー層を入れることに
よってＣｇｓは大幅に低減された力＼ 同時ζζ ソー
ス抵抗が２．８Ωがら４．３Ωに増大する。しかし 本
発明の半導体装置の製造方法を用いて製造した半導体装
置において（Ｌ ソース抵抗（よ ３．０Ωとすること
かできる。
造方法を用いて製造した半導体装置のソース抵抗の比較
を示した 図中、オーミックリセスありというの（よ
本発明の半導体装置の製造方法を用いることを意味する
。従来よりｎ−型ＧａＡｓバッファー層を入れることに
よってＣｇｓは大幅に低減された力＼ 同時ζζ ソー
ス抵抗が２．８Ωがら４．３Ωに増大する。しかし 本
発明の半導体装置の製造方法を用いて製造した半導体装
置において（Ｌ ソース抵抗（よ ３．０Ωとすること
かできる。
つまり、本発明の半導体装置の製造方法を用いることに
より、従来の製造方法ではできなかったソース抵抗を低
く保つということが実現てきｆ＝発明の効果 以−に述べてきたよう（′−，本発明により次の効果が
もたらされる。
より、従来の製造方法ではできなかったソース抵抗を低
く保つということが実現てきｆ＝発明の効果 以−に述べてきたよう（′−，本発明により次の効果が
もたらされる。
１）Ｎ型活性慰１寸−型バッファー層及びＮ＋型キャッ
プ層を連続的に堆積した半導体基板上にソース電極及び
ドレイン電極か形成されたＭＥＳＦＥＴにおいて、ソー
ス電極下のＮ−型バッファー層をリセスによって除去し
であるた八 ソース抵抗及びＣｇｓを小さくすることが
でき、ノイズ値を低減させることが可能となる。
プ層を連続的に堆積した半導体基板上にソース電極及び
ドレイン電極か形成されたＭＥＳＦＥＴにおいて、ソー
ス電極下のＮ−型バッファー層をリセスによって除去し
であるた八 ソース抵抗及びＣｇｓを小さくすることが
でき、ノイズ値を低減させることが可能となる。
２）Ｎ型活性層、Ｎ−型バッファー層及びＮ゛型キャッ
プ層を連続的に堆積した半導体基板上にソース電極及び
ドレイン電極が形成されたＭＥＳＦＥＴにおいて、ソー
ス電極下のＮ−型バッファー層をリセスによって除去し
てあり、さらにソース電極がリセスの底面だけでなく側
面とも接しているたべ ソース抵抗及びＣｇｓを小さく
することができ、ノイズ値を低減させることが可能とな
る。
プ層を連続的に堆積した半導体基板上にソース電極及び
ドレイン電極が形成されたＭＥＳＦＥＴにおいて、ソー
ス電極下のＮ−型バッファー層をリセスによって除去し
てあり、さらにソース電極がリセスの底面だけでなく側
面とも接しているたべ ソース抵抗及びＣｇｓを小さく
することができ、ノイズ値を低減させることが可能とな
る。
３）Ｎ型活性ＵＮ−型バッファー層及びＮ＋型ギャップ
層を連続的に堆積した半導体基板上にソース電極及びド
レイン電極か形成されたＭＥＳＦＥＴにおいて、ソース
電極下のＮ−型バッファー層をリセスによって除去し
さらにソース電極がリセスの底面だけでな（側面とも接
しているため、ソース抵抗及びＣｇｓの小さい素子を歩
留まり良く製造することができる。
層を連続的に堆積した半導体基板上にソース電極及びド
レイン電極か形成されたＭＥＳＦＥＴにおいて、ソース
電極下のＮ−型バッファー層をリセスによって除去し
さらにソース電極がリセスの底面だけでな（側面とも接
しているため、ソース抵抗及びＣｇｓの小さい素子を歩
留まり良く製造することができる。
４）Ｎ型活性胤 Ｎ−型バッファー層及びＮ゛型キャッ
プ層を連続的に堆積した半導体基板上にソース電極及び
ドレイン電極が形成されたＭＥＳＦＥＴにおいて、ソー
ス重態 ドレイン電極及びゲート電極の下のリセスを同
時に形成することができるため、少ないマスク数及び工
程数でソース抵抗及びＣｇｓの小さい素子を製造するこ
とができる。
プ層を連続的に堆積した半導体基板上にソース電極及び
ドレイン電極が形成されたＭＥＳＦＥＴにおいて、ソー
ス重態 ドレイン電極及びゲート電極の下のリセスを同
時に形成することができるため、少ないマスク数及び工
程数でソース抵抗及びＣｇｓの小さい素子を製造するこ
とができる。
第１図及び第２図は本発明の半導体装置の実施例を示す
構造断面図 第３図及び第４図は本発明の半導体装置の
製造方法の実施例を示す工程断面匝 第５図は従来の半
導体装置を示す構造断面医第６図は従来の半導体装置の
製造方法を示す工程断面図 第７図は実験に用いた半導
体装置の基板構造医 第８図及び第９図は実験のデータ
を示ず特性図である。 １・・・半絶縁性ＧａＡｓ基板、 ２・・・Ｎ型活性凧
３・・・Ｎ−型バッファー凰 ４・・・Ｎ＋型キャップ
胤５・・・レジスト、 ６・・・エツチング鬼 ７・・
・オーミックリセス、 ８・・・ゲートリセス、 ９・
・・絶縁風１０・・・金属庶 １１・・・ソース電歇
１２・・・ドレイン電［１３・・・ゲート電極 代理人の氏名 弁理士 小鍜治 明 ほか２名（Ｊ
（−■へ り 寸へ Ｊｌ’Ｊ ＜ｃｍ−リ ７１姿１’ｊ（Ａ）Ｓ／トド
−°ンフ゛
構造断面図 第３図及び第４図は本発明の半導体装置の
製造方法の実施例を示す工程断面匝 第５図は従来の半
導体装置を示す構造断面医第６図は従来の半導体装置の
製造方法を示す工程断面図 第７図は実験に用いた半導
体装置の基板構造医 第８図及び第９図は実験のデータ
を示ず特性図である。 １・・・半絶縁性ＧａＡｓ基板、 ２・・・Ｎ型活性凧
３・・・Ｎ−型バッファー凰 ４・・・Ｎ＋型キャップ
胤５・・・レジスト、 ６・・・エツチング鬼 ７・・
・オーミックリセス、 ８・・・ゲートリセス、 ９・
・・絶縁風１０・・・金属庶 １１・・・ソース電歇
１２・・・ドレイン電［１３・・・ゲート電極 代理人の氏名 弁理士 小鍜治 明 ほか２名（Ｊ
（−■へ り 寸へ Ｊｌ’Ｊ ＜ｃｍ−リ ７１姿１’ｊ（Ａ）Ｓ／トド
−°ンフ゛
Claims (4)
- （１）Ｎ型活性層とＮ＾−型バッファー層とＮ＾＋型キ
ャップ層が連続的に堆積された半導体基板上にソースと
ドレインとゲートを有するＧａＡｓ電界効果トランジス
ターにおいて、ソース電極及びドレイン電極がＮ＾−型
バッファー層の途中までの深さまたはＮ＾−型バッファ
ー層とＮ型活性層の接合面に達する深さのリセス上に存
在することを特徴とする半導体装置。 - （２）ソース電極及びドレイン電極がそれぞれのリセス
の側面に接していることを特徴とする請求項１記載の半
導体装置。 - （３）半導体基板上にＮ型活性層とＮ＾−型バッファー
層とＮ＾＋型キャップ層を連続的に堆積させる工程と、
ソース電極及びドレイン電極と半導体基板とのコンタク
ト部分にＮ＾−型バッファー層の途中までの深さまたは
Ｎ＾−型バッファー層とＮ型活性層の接合面に達する深
さのリセスを形成する工程と、全面に絶縁膜を堆積させ
る工程と、ソース電極及びドレイン電極と半導体基板と
のコンタクト部分の絶縁膜にリセスの幅より広い幅の開
口部を設ける工程と、開口部にソース電極及びドレイン
電極を形成する工程と、ソース電極とドレイン電極の間
にリセスを形成する工程と、ソース電極とドレイン電極
の間に形成されたリセスにゲート電極を形成する工程を
有することを特徴とする半導体装置の製造方法。 - （４）半導体基板上にＮ型活性層とＮ＾−型バッファー
層とＮ＾＋型キャップ層を連続的に堆積させる工程と、
ソース電極及びドレイン電極と半導体基板とのコンタク
ト部分及びゲート電極と半導体基板とのコンタクト部分
に同時にＮ＾−型バッファー層の途中までの深さまたは
Ｎ＾−型バッファー層とＮ型活性層の接合面に達する深
さのリセスを形成する工程と、ソース電極とドレイン電
極とゲート電極を形成する工程を有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33826090A JPH04206839A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33826090A JPH04206839A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206839A true JPH04206839A (ja) | 1992-07-28 |
Family
ID=18316446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33826090A Pending JPH04206839A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100243648B1 (ko) * | 1996-12-21 | 2000-03-02 | 정선종 | 선택적 재성장에 의한 고전자 이동도 트랜지스터 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840855A (ja) * | 1981-09-04 | 1983-03-09 | Hitachi Ltd | 半導体記憶素子 |
| JPS58194373A (ja) * | 1982-05-10 | 1983-11-12 | Nec Corp | 半導体装置の製造方法 |
| JPS6057977A (ja) * | 1983-09-09 | 1985-04-03 | Matsushita Electric Ind Co Ltd | シヨツトキゲ−ト型電界効果トランジスタの製造方法 |
-
1990
- 1990-11-30 JP JP33826090A patent/JPH04206839A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840855A (ja) * | 1981-09-04 | 1983-03-09 | Hitachi Ltd | 半導体記憶素子 |
| JPS58194373A (ja) * | 1982-05-10 | 1983-11-12 | Nec Corp | 半導体装置の製造方法 |
| JPS6057977A (ja) * | 1983-09-09 | 1985-04-03 | Matsushita Electric Ind Co Ltd | シヨツトキゲ−ト型電界効果トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100243648B1 (ko) * | 1996-12-21 | 2000-03-02 | 정선종 | 선택적 재성장에 의한 고전자 이동도 트랜지스터 제조방법 |
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