JPS6253953B2 - - Google Patents
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- JPS6253953B2 JPS6253953B2 JP16867279A JP16867279A JPS6253953B2 JP S6253953 B2 JPS6253953 B2 JP S6253953B2 JP 16867279 A JP16867279 A JP 16867279A JP 16867279 A JP16867279 A JP 16867279A JP S6253953 B2 JPS6253953 B2 JP S6253953B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Description
【発明の詳細な説明】
本発明は半導体装置、特に化合物半導体である
例えば砒化ガリウムを用いた電界効果トランジス
タの製造方法に関する。
例えば砒化ガリウムを用いた電界効果トランジス
タの製造方法に関する。
砒化ガリウムを用いた電界効果トランジスタ
(以下、GaAs FETという)はキヤリア易動度が
シリコンよりも大きい物質的な長所をいかして、
高周波特に1GHz以上の周波数帯で最も有力な増
幅素子として研究開発が進められている。
(以下、GaAs FETという)はキヤリア易動度が
シリコンよりも大きい物質的な長所をいかして、
高周波特に1GHz以上の周波数帯で最も有力な増
幅素子として研究開発が進められている。
GaAs FETにおいて、より高周波で低雑音、
高利得化を図るためには、FETのゲート長をよ
り短くすること、およびソース・ゲート間の直列
抵抗を低減すること等が必要となる。又、FET
の破壊は接合破壊や絶縁破壊に基づくゲート・ソ
ース間の破壊、ゲート・ドレイン間の破壊および
ソース・ドレイン間の破壊の3種に分類される。
しかしながら、一般にゲート・ソース間およびゲ
ート・ドレイン間の直列抵抗を低減してゆくと実
用的な動作バイアス条件、例えばドレイン・ソー
ス間電流が飽和電流の1/2以下では電圧による破
壊が主要な破壊原因となる。又、GaAs FETで
は通常n型の活性層を使用するためソースに対し
てドレインは正に、ゲートは負にそれぞれバイア
スし、このためゲート・ドレイン間に最も電圧が
かかる。従つてゲート・ドレイン間の破壊が支配
的である。これを防ぐためにはゲート・ドレイン
間の直列抵抗を大きくしてやればよい。
高利得化を図るためには、FETのゲート長をよ
り短くすること、およびソース・ゲート間の直列
抵抗を低減すること等が必要となる。又、FET
の破壊は接合破壊や絶縁破壊に基づくゲート・ソ
ース間の破壊、ゲート・ドレイン間の破壊および
ソース・ドレイン間の破壊の3種に分類される。
しかしながら、一般にゲート・ソース間およびゲ
ート・ドレイン間の直列抵抗を低減してゆくと実
用的な動作バイアス条件、例えばドレイン・ソー
ス間電流が飽和電流の1/2以下では電圧による破
壊が主要な破壊原因となる。又、GaAs FETで
は通常n型の活性層を使用するためソースに対し
てドレインは正に、ゲートは負にそれぞれバイア
スし、このためゲート・ドレイン間に最も電圧が
かかる。従つてゲート・ドレイン間の破壊が支配
的である。これを防ぐためにはゲート・ドレイン
間の直列抵抗を大きくしてやればよい。
以上のことから、雑音指数を低減し電力利得の
向上を計るとともに破壊電圧が大きなGaAs
FETを得るには、雑音指数の低減および利得の
向上のためにゲート・ソース間直列抵抗を低減
し、一方破壊電圧を大きくするためにゲート・ド
レイン間直列抵抗を大きくすればよい。
向上を計るとともに破壊電圧が大きなGaAs
FETを得るには、雑音指数の低減および利得の
向上のためにゲート・ソース間直列抵抗を低減
し、一方破壊電圧を大きくするためにゲート・ド
レイン間直列抵抗を大きくすればよい。
これを実現するため、従来は第1図および第2
図にその断面図を示すようにゲート電極に対して
ソースおよびドレイン電極を非対称に配置してい
た。即ち、第1図では半絶縁性のGaAs基板1上
にバツフア層6を介してn型の活性層2を設け、
活性層2とシヨツトキー接合を形成すべく設けら
れたゲート電極3に対してドレイン電極5の方が
ソース電極4よりもその間隔が拡げられて形成さ
れている。即ち、ゲート電極3とドレイン電極5
との間を広くすることによつて、破壊電圧を大き
くしている。
図にその断面図を示すようにゲート電極に対して
ソースおよびドレイン電極を非対称に配置してい
た。即ち、第1図では半絶縁性のGaAs基板1上
にバツフア層6を介してn型の活性層2を設け、
活性層2とシヨツトキー接合を形成すべく設けら
れたゲート電極3に対してドレイン電極5の方が
ソース電極4よりもその間隔が拡げられて形成さ
れている。即ち、ゲート電極3とドレイン電極5
との間を広くすることによつて、破壊電圧を大き
くしている。
一方、第2図はGaAs基板10上のバツフア層
11を介して形成された活性層12の所定部を薄
く形成し、そこへゲート電極13を設け、第1図
と同様にゲート電極13に対してソース電極14
よりドレイン電極15の方が広い間隔を有するよ
うに形成された所謂リセスゲート型GaAg FET
である。つまり、ゲート電極13からドレイン電
極15までの比較的厚い活性層12を広くするこ
とによつて破壊電圧を大きくしている。
11を介して形成された活性層12の所定部を薄
く形成し、そこへゲート電極13を設け、第1図
と同様にゲート電極13に対してソース電極14
よりドレイン電極15の方が広い間隔を有するよ
うに形成された所謂リセスゲート型GaAg FET
である。つまり、ゲート電極13からドレイン電
極15までの比較的厚い活性層12を広くするこ
とによつて破壊電圧を大きくしている。
しかしながら、かかるGaAs FETでは次のよ
うな欠点があつた。
うな欠点があつた。
すなわち、第1図では活性層2が平坦であるた
め、ゲート、ソースおよびドレイン電極3,4お
よび5の位置合わせズレに応じて雑音指数、電力
利得および破壊電圧バラツキが生じていた。一
方、第2図の構造では、ゲート・ドレイン間の直
列抵抗を受け持つ部分が比較的厚い活性層12で
あり、このためマスクの位置ズレが生じても、そ
の位置ズレによつて生じるゲート・ドレイン間の
抵抗の変化幅は非常に小さくなり、よつて特性の
バラツキは小さい。ところが、前述の如く比較的
厚い活性層12がゲート・ドレイン間の直列抵抗
を受け持つので、充分なゲート・ドレイン間直列
抵抗を得るには、第1図に比して2〜5倍もその
間隔を大きくしなければならず、よつて集積化が
困難である。
め、ゲート、ソースおよびドレイン電極3,4お
よび5の位置合わせズレに応じて雑音指数、電力
利得および破壊電圧バラツキが生じていた。一
方、第2図の構造では、ゲート・ドレイン間の直
列抵抗を受け持つ部分が比較的厚い活性層12で
あり、このためマスクの位置ズレが生じても、そ
の位置ズレによつて生じるゲート・ドレイン間の
抵抗の変化幅は非常に小さくなり、よつて特性の
バラツキは小さい。ところが、前述の如く比較的
厚い活性層12がゲート・ドレイン間の直列抵抗
を受け持つので、充分なゲート・ドレイン間直列
抵抗を得るには、第1図に比して2〜5倍もその
間隔を大きくしなければならず、よつて集積化が
困難である。
従つて、本発明の目的は集積化に適した砒化ガ
リウム電界効果トランジスタを製造誤差による特
性バラツキを少なく製造する製造方法を得ること
にある。
リウム電界効果トランジスタを製造誤差による特
性バラツキを少なく製造する製造方法を得ること
にある。
本発明によれば、半絶縁性基板上に砒化ガリウ
ム能動層を形成する工程と、この砒化ガリウム能
動層を電界効果トランジスタ形成予定領域および
この形成予定領域中のドレイン予定領域に接する
電流通路領域を残して除去する工程と、残された
砒化ガリウム能動層上にゲート電極形成予定領域
に開口を有する耐陽極酸化膜を形成する工程と、
電流通路領域から電流を供給しながら耐陽極酸化
膜に露出する砒化ガリウム能動層を陽極酸化し、
陽極酸化膜を除去する処理を繰り返えして砒化ガ
リウム能動層の厚さをゲート電極形成予定領域お
よびそれに隣接するドレイン予定領域の一部で薄
くする工程と、その後耐陽極酸化膜の開口を通し
てゲート電極を形成する工程と、耐陽極酸化膜を
除去して砒化ガリウム能動層のソース予定領域お
よびドレイン予定領域表面にそれぞれソース電極
およびドレイン電極を形成する工程とを含む砒化
ガリウム電界効果トランジスタの製造方法を得
る。
ム能動層を形成する工程と、この砒化ガリウム能
動層を電界効果トランジスタ形成予定領域および
この形成予定領域中のドレイン予定領域に接する
電流通路領域を残して除去する工程と、残された
砒化ガリウム能動層上にゲート電極形成予定領域
に開口を有する耐陽極酸化膜を形成する工程と、
電流通路領域から電流を供給しながら耐陽極酸化
膜に露出する砒化ガリウム能動層を陽極酸化し、
陽極酸化膜を除去する処理を繰り返えして砒化ガ
リウム能動層の厚さをゲート電極形成予定領域お
よびそれに隣接するドレイン予定領域の一部で薄
くする工程と、その後耐陽極酸化膜の開口を通し
てゲート電極を形成する工程と、耐陽極酸化膜を
除去して砒化ガリウム能動層のソース予定領域お
よびドレイン予定領域表面にそれぞれソース電極
およびドレイン電極を形成する工程とを含む砒化
ガリウム電界効果トランジスタの製造方法を得
る。
以下、図面を参照して本発明をより詳細に説明
する。
する。
第3図は本発明の一実施例により得られる
GaAs FETの断面図である。即ち、半絶縁性の
GaAs基板20上にバツフア層21を介してn型
のGaAs活性層22が形成されており、この活性
層22の所定部が他に比して薄く形成され肉薄部
26となつている。そして活性層22とシヨツト
キー接合を形成すべき金属、例えばアルミニウム
やチタン等のゲート電極23が、その中心が肉薄
部26の中心から離間するように形成されてい
る。そうしてゲート電極23の中心が肉薄部26
の中心から離間した側の活性層22上にソース電
極24が、反対側へドレイン電極25がそれぞれ
形成されている。このソースおよびドレイン電極
24および25は活性層22と抵抗性接触を形成
すべき金属、例えば金とゲルマニウムの混合物で
あり、さらにこの上にニツケル等の金属を形成し
てもよい。
GaAs FETの断面図である。即ち、半絶縁性の
GaAs基板20上にバツフア層21を介してn型
のGaAs活性層22が形成されており、この活性
層22の所定部が他に比して薄く形成され肉薄部
26となつている。そして活性層22とシヨツト
キー接合を形成すべき金属、例えばアルミニウム
やチタン等のゲート電極23が、その中心が肉薄
部26の中心から離間するように形成されてい
る。そうしてゲート電極23の中心が肉薄部26
の中心から離間した側の活性層22上にソース電
極24が、反対側へドレイン電極25がそれぞれ
形成されている。このソースおよびドレイン電極
24および25は活性層22と抵抗性接触を形成
すべき金属、例えば金とゲルマニウムの混合物で
あり、さらにこの上にニツケル等の金属を形成し
てもよい。
かかるGaAs FETでは、ゲート・ドレイン間
の直列抵抗を活性層の肉薄部26が主に受け持つ
ため、ゲート電極23とドレイン電極25との間
隔が小さくても充分な直列抵抗を得ることがで
き、よつて集積化しやすい。又、ドレイン電極2
5の目合せズレが生じても、ゲート・ドレイン間
直列抵抗は主に肉薄部26によつて決定され、且
つドレイン電極25は比較的厚い活性層22上に
形成されているので特性のバラツキは極めて小さ
い。さらに、後の説明でも明らかなように、ゲー
ト電極23をセルフアライメント法で形成できる
ので特性バラツキはさらに小さくなる。このよう
に、かかるGaAs FETは特性のバラツキが極め
て小さく、しかも集積化に有利である。
の直列抵抗を活性層の肉薄部26が主に受け持つ
ため、ゲート電極23とドレイン電極25との間
隔が小さくても充分な直列抵抗を得ることがで
き、よつて集積化しやすい。又、ドレイン電極2
5の目合せズレが生じても、ゲート・ドレイン間
直列抵抗は主に肉薄部26によつて決定され、且
つドレイン電極25は比較的厚い活性層22上に
形成されているので特性のバラツキは極めて小さ
い。さらに、後の説明でも明らかなように、ゲー
ト電極23をセルフアライメント法で形成できる
ので特性バラツキはさらに小さくなる。このよう
に、かかるGaAs FETは特性のバラツキが極め
て小さく、しかも集積化に有利である。
次に、本発明の一実施例である第3図のGaAs
FETの製造方法の一例を第4図乃至第6図を用
いて説明する。まず第4図に示すように、ドレイ
ン形成予定部32の方から陽極酸化用の電流が流
れるように電流通路31およびソース形成予定部
33とゲート形成予定部34とを含む動作領域部
35を残してエツチングし、メサ状に形成する。
しかる後、酸化シリコンSiO2の如き絶縁膜53
を形成する。
FETの製造方法の一例を第4図乃至第6図を用
いて説明する。まず第4図に示すように、ドレイ
ン形成予定部32の方から陽極酸化用の電流が流
れるように電流通路31およびソース形成予定部
33とゲート形成予定部34とを含む動作領域部
35を残してエツチングし、メサ状に形成する。
しかる後、酸化シリコンSiO2の如き絶縁膜53
を形成する。
次に、ゲート形成予定部34のみが露出したフ
オトレジストパターン54を形成し、これをマス
クとして絶縁膜53をエツチング除去する。しか
る後、電流通路31を陽極として陽極酸化を行な
う。
オトレジストパターン54を形成し、これをマス
クとして絶縁膜53をエツチング除去する。しか
る後、電流通路31を陽極として陽極酸化を行な
う。
ところで、陽極酸化の方法には大別して二通り
ある。一つの方法は光をあてた陽極酸化で、この
方法だと電流の流れる部分全面が均一な厚さだけ
酸化されこれを続けると基板全体が酸化される。
もう一つの方法は光をあてない陽極酸化で、この
方法では化成液と基板との接触によつて生じる空
乏層が半絶縁性の基板に達するとそれ以上電流が
供給されずに陽極酸化は止まるので、一定の厚さ
になるまで全面均一に酸化されるが、一定の厚さ
になつた部分はそれ以上酸化は進行せず、一定の
厚さより厚い部分のみ酸化される。つまり、光を
あてた陽極酸化では、基板の厚さが均一でない場
合には酸化された後の基板の厚さも均一でない。
一方、光をあてない陽極酸化は、基板の厚さが均
一でなくても前述の空乏層が基板の底面に達する
まで酸化されるので、基板の底面に対して一定の
厚さになるまで酸化が続き、よつて酸化された後
の基板の厚さは均一となる。
ある。一つの方法は光をあてた陽極酸化で、この
方法だと電流の流れる部分全面が均一な厚さだけ
酸化されこれを続けると基板全体が酸化される。
もう一つの方法は光をあてない陽極酸化で、この
方法では化成液と基板との接触によつて生じる空
乏層が半絶縁性の基板に達するとそれ以上電流が
供給されずに陽極酸化は止まるので、一定の厚さ
になるまで全面均一に酸化されるが、一定の厚さ
になつた部分はそれ以上酸化は進行せず、一定の
厚さより厚い部分のみ酸化される。つまり、光を
あてた陽極酸化では、基板の厚さが均一でない場
合には酸化された後の基板の厚さも均一でない。
一方、光をあてない陽極酸化は、基板の厚さが均
一でなくても前述の空乏層が基板の底面に達する
まで酸化されるので、基板の底面に対して一定の
厚さになるまで酸化が続き、よつて酸化された後
の基板の厚さは均一となる。
本発明では、この性質を利用して、活性層22
の肉薄部にゲート・ドレイン間の抵抗をもたせた
ものである。
の肉薄部にゲート・ドレイン間の抵抗をもたせた
ものである。
つまり、第5図の如く絶縁膜53をマスクにし
てゲート形成予定部34を光をあてないで陽極酸
化する。ある程度の厚さに酸化されたところで塩
酸等でこの酸化物をとりのぞき、これを繰り返し
ていくと、活性層22と化成液との接触によつて
生じる空乏層がバツフア層21に達する迄エツチ
ングが行なわれる。即ち、活性層22のゲート形
成予定部4が一定の厚さになるとピンチオフして
それ以上酸化は進まない。この状態でさらに光を
あてずに陽極酸化を進めると、ゲート部34はピ
ンチオフしているのでゲート部34およびソース
部33には電流は流れずドレイン部32のみ流
れ、このためゲート形成予定部34のドレイン側
のみ酸化が進む。所定の酸化物厚さごとに塩酸で
エツチング除去し、所要量のドレイン側の活性層
22を取り除いて肉薄部26′を形成する。
てゲート形成予定部34を光をあてないで陽極酸
化する。ある程度の厚さに酸化されたところで塩
酸等でこの酸化物をとりのぞき、これを繰り返し
ていくと、活性層22と化成液との接触によつて
生じる空乏層がバツフア層21に達する迄エツチ
ングが行なわれる。即ち、活性層22のゲート形
成予定部4が一定の厚さになるとピンチオフして
それ以上酸化は進まない。この状態でさらに光を
あてずに陽極酸化を進めると、ゲート部34はピ
ンチオフしているのでゲート部34およびソース
部33には電流は流れずドレイン部32のみ流
れ、このためゲート形成予定部34のドレイン側
のみ酸化が進む。所定の酸化物厚さごとに塩酸で
エツチング除去し、所要量のドレイン側の活性層
22を取り除いて肉薄部26′を形成する。
次に、光をあてた陽極酸化で活性層22の肉薄
部26′の全面をさらに陽極酸化し、所定の厚さ
の肉薄部26を形成する。このドレイン側の活性
層22を酸化する量は、肉薄部26の厚さに関係
するが、前者を0.3〜1μ程度、後者を800〜2000
Å程度にすれば特性に悪影響を与えず充分なゲー
ト・ドレイン間直列抵抗が得られる。
部26′の全面をさらに陽極酸化し、所定の厚さ
の肉薄部26を形成する。このドレイン側の活性
層22を酸化する量は、肉薄部26の厚さに関係
するが、前者を0.3〜1μ程度、後者を800〜2000
Å程度にすれば特性に悪影響を与えず充分なゲー
ト・ドレイン間直列抵抗が得られる。
この後、第6図のようにホトレジスト52をマ
スクにして、所謂セルフアラインメントで活性層
22とシヨツトキー接合を形成すべき金属、例え
ばアルミニウムを蒸着してゲート電極23を形成
し、ホトレジスト52を除去することでこの上に
形成されたアルミニウム層も同時に除去される。
いわゆるリフトオフ法である。そして、絶縁膜5
3の所定部を開孔すると共にゲート部34を覆つ
て活性層22と抵抗性接触を形成すべき金属を蒸
着してソースおよびドレイン電極24および25
を形成する。
スクにして、所謂セルフアラインメントで活性層
22とシヨツトキー接合を形成すべき金属、例え
ばアルミニウムを蒸着してゲート電極23を形成
し、ホトレジスト52を除去することでこの上に
形成されたアルミニウム層も同時に除去される。
いわゆるリフトオフ法である。そして、絶縁膜5
3の所定部を開孔すると共にゲート部34を覆つ
て活性層22と抵抗性接触を形成すべき金属を蒸
着してソースおよびドレイン電極24および25
を形成する。
このように、本実施例によつて得られるGaAs
FETでは活性層22の肉薄部26でゲート・ド
レイン間の直列抵抗をもたせており、このためド
レイン電極25の位置ズレによるその直列抵抗の
バラツキは極めて小さく、そしてゲート電極23
もセルフアラインメントで形成するのでさらにバ
ラツキが小さくなる。しかも、直列抵抗を肉薄部
26で形成しているので、その間隔を小さくで
き、よつて集積化が容易になる。
FETでは活性層22の肉薄部26でゲート・ド
レイン間の直列抵抗をもたせており、このためド
レイン電極25の位置ズレによるその直列抵抗の
バラツキは極めて小さく、そしてゲート電極23
もセルフアラインメントで形成するのでさらにバ
ラツキが小さくなる。しかも、直列抵抗を肉薄部
26で形成しているので、その間隔を小さくで
き、よつて集積化が容易になる。
以上のように、本発明によれば雑音指数、電力
利得および破壊電圧等の特性のバラツキが極めて
小さくなると共にそれが改善され、そして容易に
集積化できる砒化ガリウム電界効果トランジスタ
の製造方法を提供できる。
利得および破壊電圧等の特性のバラツキが極めて
小さくなると共にそれが改善され、そして容易に
集積化できる砒化ガリウム電界効果トランジスタ
の製造方法を提供できる。
尚、本発明は上記実施例に限定されないこと当
然である。例えば、ドレイン、ソースおよびゲー
トの形状は自由に変形できる。又、その製造方法
においても、絶縁膜53を形成しなくてもよく、
逆に絶縁膜53を形成するとホトレジスト54は
設けなくてもよい。又、バツフア層21を省略し
てもよい。さらに、ゲート形成部34がピンチオ
フするまで光をあてない陽極酸化で行なつたが、
これを通常の化学液によるエツチングや光をあて
た陽極酸化で行なつてもよい。要するに、ゲート
形成部34のドレイン側を除去するのに光をあて
ない陽極酸化で行なえばよい。
然である。例えば、ドレイン、ソースおよびゲー
トの形状は自由に変形できる。又、その製造方法
においても、絶縁膜53を形成しなくてもよく、
逆に絶縁膜53を形成するとホトレジスト54は
設けなくてもよい。又、バツフア層21を省略し
てもよい。さらに、ゲート形成部34がピンチオ
フするまで光をあてない陽極酸化で行なつたが、
これを通常の化学液によるエツチングや光をあて
た陽極酸化で行なつてもよい。要するに、ゲート
形成部34のドレイン側を除去するのに光をあて
ない陽極酸化で行なえばよい。
第1図および第2図は従来のGaAs FETを示
す断面図、第3図は本発明の一実施例によつて得
られる半導体装置であるGaAs FETの断面図、
第4図乃至第6図は本発明の一実施例による
GaAs FETの製造工程図である。 1,10,20…半絶縁性GaAs基板、6,1
1,21…GaAsバツフア層、2,12,22…
GaAs活性層、3,13,23…ゲート電極、
4,14,24…ソース電極、5,15,25…
ドレイン電極、31…電流通路、32…ドレイン
形成予定部、33…ソース形成予定部、34…ゲ
ート形成予定部、35…動作領域部、53…絶縁
膜、54…ホトレジスト。
す断面図、第3図は本発明の一実施例によつて得
られる半導体装置であるGaAs FETの断面図、
第4図乃至第6図は本発明の一実施例による
GaAs FETの製造工程図である。 1,10,20…半絶縁性GaAs基板、6,1
1,21…GaAsバツフア層、2,12,22…
GaAs活性層、3,13,23…ゲート電極、
4,14,24…ソース電極、5,15,25…
ドレイン電極、31…電流通路、32…ドレイン
形成予定部、33…ソース形成予定部、34…ゲ
ート形成予定部、35…動作領域部、53…絶縁
膜、54…ホトレジスト。
Claims (1)
- 1 半絶縁性基板上に砒化ガリウム能動層を形成
する工程と、この砒化ガリウム能動層を電界効果
トランジスタ形成予定領域およびこの形成予定領
域中のドレイン予定領域に接する電流通路領域を
残して除去する工程と、残された前記砒化ガリウ
ム能動層上にゲート電極形成予定領域に開口を有
する耐陽極酸化膜を形成する工程と、前記電流通
路領域から電流を供給しながら前記耐陽極酸化膜
に露出する前記砒化ガリウム能動層を陽極酸化し
て陽極酸化膜を形成し、形成された陽極酸化膜を
除去する処理を繰り返えして前記砒化ガリウム能
動層の厚さを前記ゲート電極形成予定領域および
それに隣接する前記ドレイン予定領域の一部で薄
くする工程と、その後前記耐陽極酸化膜の開口を
通してゲート電極を形成する工程と、前記耐陽極
酸化膜を除去して前記砒化ガリウム能動層のソー
ス予定領域および前記ドレイン予定領域表面にそ
れぞれソース電極およびドレイン電極を形成する
工程とを含むことを特徴とする砒化ガリウム電界
効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16867279A JPS5691477A (en) | 1979-12-25 | 1979-12-25 | Semiconductor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16867279A JPS5691477A (en) | 1979-12-25 | 1979-12-25 | Semiconductor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5691477A JPS5691477A (en) | 1981-07-24 |
JPS6253953B2 true JPS6253953B2 (ja) | 1987-11-12 |
Family
ID=15872344
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16867279A Granted JPS5691477A (en) | 1979-12-25 | 1979-12-25 | Semiconductor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5691477A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1301955C (en) * | 1988-09-30 | 1992-05-26 | Masanori Nishiguchi | Semiconductor device mesfet with upper and lower layers |
US5270798A (en) * | 1990-02-20 | 1993-12-14 | Varian Associates, Inc. | High electron mobility transistor |
JPH04136817U (ja) * | 1991-03-29 | 1992-12-21 | タツタ電線株式会社 | 耐油・耐薬品・耐摩耗・耐屈曲・可撓性ケーブル |
JPH04136818U (ja) * | 1991-03-29 | 1992-12-21 | タツタ電線株式会社 | 耐油・耐薬品・耐摩耗・耐屈曲・可撓性ケーブル |
JPH0520209U (ja) * | 1991-06-27 | 1993-03-12 | タツタ電線株式会社 | 耐屈曲性計装用ケーブル |
JPH0520208U (ja) * | 1991-06-27 | 1993-03-12 | タツタ電線株式会社 | 耐屈曲性計装用ケーブル |
JPH0538718U (ja) * | 1991-09-11 | 1993-05-25 | タツタ電線株式会社 | 耐屈曲性シールドケーブル |
JP3147009B2 (ja) | 1996-10-30 | 2001-03-19 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
-
1979
- 1979-12-25 JP JP16867279A patent/JPS5691477A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5691477A (en) | 1981-07-24 |
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