JPH03233939A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高出力用パワー素子として用いて好適な電界
効果トランジスタ（ＦＥＴ）に関するものである。

〔従来の技術〕

従来この種のＦＥＴにおいて、ドレイン耐圧を高くとる
ために、ゲート領域の半導体基板表面をエツチングによ
り掘り込んで溝を形成したリセス構造が採られている（
例えばＩ　ＥＥＥ電子デバイス部門のトランザクション
ズＥＤ−３２巻１１号２３０１頁（ＪＥＥＲＴｒａｎｓ
ａｃｔｉｏｎｓ　ｏｎ　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ
ｓ、　ｖｏｌ、−３２，ｎｏ、１１．　ｐ２３０１．　
Ｎｏｖ、（１９８５））。

第２図にその例を示す。同図において、ＧａＡｓ基板１
００の活性層１０１の一部に溝１０２が形成され、ゲー
ト電極１０３はこの溝１０２の中に配置されている。ソ
ース電極１０４およびドレイン電極１０５はそれぞれ溝
１０３の両側の活性層１０２の表面に形成されている。

高濃度領域に１０６，１０７はこれらの電極のオーミッ
ク接触抵抗を低減するためのものである。

〔発明が解決しようとする課題〕

このようなリセス構造のＦＥＴは、従来第３図に示すよ
うにして製造される。同図において、ＧａＡｓ基板１０
０の表面にレジストパターン２０１をマスクとするイオ
ン注入により活性層１０１を形成しく同図（ａ）参照）
、さらにレジストパターン２０２をマスクとして高濃度
領域１０６．１０７を形成する（同図（ｂ）参照）。

次いで、通常のフォトリソグラフィおよびリフトオフ法
によりソース・ドレイン電極１０４゜１０５を形成した
後、レジストパターン２０３をマスクとしてゲート領域
のりセスエッチを行なう（同図（Ｃ）参照）。さらに新
たなレジスト膜を形成し、そのレジス膜を通常のフォト
リソグラフィにより溝１０２のほぼ中央に位置する部分
に開口を有するレジストパターン２０４とした後、ゲー
ト電極となる金属膜２０５を蒸着により形成し（同図（
ｄ）参照）、ゲート部のみをゲート電極１０３として残
して他はりフトオフ法により除去する。

このようにして従来のリセス構造ＦＥＴは、活性層１０
１を形成した後でリセスエッチを行なうことにより形成
されるため、エツチングのばらつきによりそのしきい値
電圧にばらつきが生じ、再現性や均一性に欠けるという
問題があった。

また、ゲート電極１０３は、溝１０２の両側壁に触れな
いようにそのぼぼ中央部に位置させねばならず、そのた
めのフォトリソグラフィ用マスクの位置合せにも労力を
有する。

〔課題を解決するための手段〕

この発明の電界効果トランジスタは、半導体基板の活性
層領域に段差を設け、ソース領域およびゲート電極をそ
の下面に、ドレイン領域を上面に配置したものである。

また、このような電界効果トランジスタを製造するため
にこの発明の製造方法は、予め半導体基板に段差を形成
した後に、この段差部の上下面にわたって活性層を形成
し、その下面側にゲート電極ならびにソース側高濃度領
域および電極、上面側にドレイン側高濃度領域および電
極を形成するものである。

段差の形成はエツチングにより容易に行なえる。

また活性層の形成には例えばイオン注入法を用いる。

〔作用〕

予め段差を設けた基板を用いることから、活性層を形成
した後でエツチングを行なう必要がなく、活性層の厚み
や濃度は、イオン注入等により所望の値に制御性良く設
定される。

また、溝の代りに片側だけのステップ構造であるから、
ゲート電極形成の際の位置合せは大幅に楽になる。

〔実施例〕

以下、添付図面の第１図を参照してこの発明の一実施例
を説明する。第１図（ａ）〜（ｄ）は、この発明の一実
施例の電界効果トランジスタの製造方法を示す工程断面
図である。なお概略的に示したものであり、スケールな
どは正確ではない。

同図において、まず半絶縁性のＧａＡｓ基板１０の表面
上に、通常のフォトリソグラフィによりドレイン領域を
覆うレジストパターン１１を形成し、これをマスクとし
てＧａＡｓ基板１ｏのゲートおよびソース領域を１００
０〜３０００Ａ程度エツチングする（第１１ｆｆｌ（ａ
）参照）。

次いでレジストパターン１２をマスクとしてＳｉイオン
を注入し、活性層１３を形成する（第１図（ｂ）参照）
。注入条件は例えば１００ｋｅＶ、Ｉ　Ｘ　１０　’／
ｃ−とする。

ソース・ドレインオーミック電極の接触抵抗を低減する
ため、これらソースおよびドレイン領域にレジストパタ
ーン１４をマスクとしてＳｉイオンを注入し、高濃度領
域１５．１６を形成する。

注入条件は５０ｋｅＶ、Ｉ　Ｘ　１０１４／ｃ＋ｆｆ’
とし、その後、活性化のためのアニールを行なう（第１
図（ｃ）参照）。

レジストパターン１４を除去した後、同じく通常のフォ
トリソグラフィにより新たにソース・ドレイン電極形成
部に開口を有するレジストパターン２を形成する。次い
でＡ　ｕ　Ｇ　ｅ　／　Ｎ　ｉの金属膜を蒸着により全
面に形成した後、リフトオフにより、レジストパターン
上の金属膜をレジストパターンとともに除去する。その
後、４５０℃、１分間の合金化処理を行なう。これによ
り、ソースおよびドレイン電極１７．１８が形成される
。同様にして、Ｔ　ｉ　／　Ｐ　ｔ　／　Ａ　ｕの３層
金属膜からなるゲート電極１つを形成する（第１図（ｄ
）参照）。

このようにして、ステップ状の段差にそって活性層１３
を有し段差下面にゲート電極およびソース領域が配置さ
れ、ドレイン領域のみはこれから離れて段差上面に配置
されたＦＥＴが形成される。

〔発明の効果〕

以上のようにこの発明は、予め段差を設けた基板に活性
層を形成し、下面にゲート電極およびソース領域、上面
にドレイン領域を配置することにより、いわゆるリセス
構造と同様にドレイン耐圧の高いＦＥＴが均一性・再現
性良く得られる効果を有する。また、リセス構造に比較
してゲート電極形成のための位置合せが容易で、生産性
を向上させる効果も有する。特に、高出力用ＭＭＩＣ（
モノリシックマイクロ波集積回路）などの基本素子とし
て用いて効果的である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す工程断面図、第２図
は従来の電界効果トランジスタの構成例を示す断面図、
第３図はその製造方法を示す工程断面図である。 １０・・・ＧａＡｓ基板、１３・・・活性層、］５・・
・ソース側高濃度領域、１６・・・ドレイン側高濃度領
域、１７・・・ソース電極、１８・・・ドレイン電極、
１つ・・・ゲート電極。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の活性層上にゲート電極ならびにこれを
   挟んでソースおよびドレイン領域を配置してなる電界効
   果トランジスタにおいて、半導体基板は活性層領域に段
   差を有し、ソース領域およびゲート電極が段差下面に、
   ドレイン領域が段差上面に位置することを特徴とする電
   界効果トランジスタ。 ２、半導体基板に段差を形成した後、この段差部の上下
   面にわたって活性層を形成し、その段差下面の活性層上
   にゲート電極を形成するとともに、同じく段差下面の活
   性層領域にソース側高濃度領域および電極、段差上面の
   活性層領域にドレイン側高濃度領域および電極を形成す
   ることを特徴とする電界効果トランジスタの製造方法。