JP2664527B2

JP2664527B2 - 半導体装置

Info

Publication number: JP2664527B2
Application number: JP2189903A
Authority: JP
Inventors: 隆行藤井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-07-16
Filing date: 1990-07-16
Publication date: 1997-10-15
Anticipated expiration: 2012-10-15
Also published as: JPH0474441A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体装置に関し、特にマイクロ波素子
におけるリセス型ゲート電極に関するものである。

〔従来の技術〕

現在主流の半導体技術であるシリコン（以下Siと称
す）に比べて数倍の電子移動度を持つガリウム砒素（以
下GaAsと称す）を基板とする電界効果トランジスタ（以
下、FETと称す）は、高速，高周波のFETとして注目され
ている。

従来、しきい値電圧の制御が難しいとされるGaAsFET
では、これを改良するための、ゲート電極をリセス構造
としたものが、最も広く使用されている。

第９図は従来のGaAsFETにおけるリセス型ゲート電極
の構造を示す断面図である。また、第10図（ａ）〜
（ｄ）は上記リセス型ゲート電極の主要な製造工程を示
す断面図である。

図において、（１）はGaAsよりなる半導体基板（以
下、GaAs基板と称す）、（２）はGaAs基板（１）上に形
成された能動層、（３）および（４）は能動層（２）上
に形成されたソース電極およびドレイン電極、（５）は
ソース電極（３），ドレイン電極（４）を被覆して能動
層（２）上に形成されたホトレジスト膜、（６）はホト
レジスト膜（５）に設けられた開口部、（７）は能動層
（２）に形成されたリセス、（18）はリセス（７）が形
成されたGaAs基板（１）上の全面に形成されたゲート金
属、（8a）はゲート金属（８）のうち特にリセス（７）
内に形成されたもので、ゲート電極である。

次に製造方法を第10図（ａ）〜（ｄ）に基づいて説明
する。

まず、GaAs基板（１）上の全面にイオン注入技術、あ
るいは、エピタキシヤル成長技術により能動層（２）を
形成し、その後ソース電極（９）およびドレイン電極
（４）を能動層（２）上に形成する（第10図（ａ））。

次に、ソース電極（３）およびドレイン電極（４）が
形成された能動層（２）上の全面に、ホトレジスト膜
（５）を形成し、これをフオトリソグラフイ技術により
パターン化して開口部（６）を形成する（第10図
（ｂ））。

次に、ホトレジスト膜（５）をマスクにして、下地の
能動層（２）をウエツトエツチングにより除去し、リセ
ス（７）を形成する。その後、GaAs基板（１）上の全面
にゲート金属（８）を蒸着する（第10図（ｃ））。

次に、ホトレジスト膜（５）を、ホトレジスト膜
（５）上のゲート金属（８）と共に除去すると、リセス
（７）内にゲート電極（8a）が形成される（第10図
（ｄ））。

このようにして、FETのリセス型ゲート電極は製造さ
れるが、さらにFETの高耐圧化，高効率化のために、従
来から、リセスを２段に形成したゲート電極（以下、２
段リセス型ゲート電極と称す）が使われている。

以下、２段リセス型ゲート電極の構造図について説明
する。なお、第９図および第10図に示したリセス型ゲー
ト電極の説明と重複する部分は、適宜その説明を省略す
る。

第11図は、従来のFETの２段リセス型ゲート電極の構
造を示す断面図である。また、第12図（ａ）〜（ｄ）は
上記２段リセス型ゲート電極の主要な製造工程を示す断
面図である。

図において、（１）〜（４），（８）〜（8a）は第９
図および第10図に示したリセス型ゲート電極のものと同
じもの、（5a）はソース電極（３），ドレイン電極
（４）が形成された能動層（２）上に形成された第１の
ホトレジスト膜、（6a）は第１のホトレジスト膜（5a）
に設けられた第１の開口部、（7a）は第１の開口部（6
a）の下の能動層（２）に形成された第１のリセスであ
る。（5b）は第１のリセス（7a）が形成された能動層
（２）上に形成された第２のホトレジスト膜、（6b）は
第２のホトレジスト膜に設けられた第２の開口部、（7
b）は第１のリセス（7a）の下の能動層（２）に形成さ
れた第２のリセスである。

次に、製造方法を第12図（ａ）〜（ｄ）に基づいて説
明する。

まず、GaAs基板（１）上の全面にイオン注入技術、あ
るいは、エピタキシヤル成長技術により能動層（２）を
形成し、その後ソース電極（３）およびドレイン電極
（４）を能動層（２）上に形成する。次に、ソース電極
（３）およびドレイン電極（４）が形成された能動層
（２）上の全面に、第１のホトレジスト膜（5a）を形成
し、これをフオトリソグラフイ技術によりパターン化し
て第１の開口部（6a）を形成する。さらに、第１のホト
レジスト膜（5a）をマスクにして、下地の能動層（２）
をウエツトエツチングにより除去し、第１のリセス（7
a）を形成する（第12図（ａ））。

次に、第１のホトレジスト膜（5a）を除去した後GaAs
基板（１）上の全面に第２のホトレジスト膜（5b）を形
成し、これをフオトリソグラフイ技術によりパターン化
して第２の開口部（6b）を形成する。これにより、第１
のリセス（7a）の中央部の表面が露出する（第12図
（ｂ））。

次に、第２のホトレジスト膜（5b）をマスクにして、
下地の能動層（２）をウエツトエツチングにより除去し
て第２のリセス（7b）を形成する。このとき、第２のリ
セス（7b）は第１のリセス（7a）の中央部の下に形成さ
れ、リセスは２段の階段状のものとなる。その後、GaAs
基板（１）上の全面にゲート金属（８）を蒸着させる
（第12図（ｃ））。

次に、第２のホトレジスト膜（5b）を、第２のホトレ
ジスト膜（5b）上のゲート金属（８）と共に除去する
と、第２のリセス（7b）内にゲート電極（8a）が形成さ
れる（第12図（ｄ））。

〔発明が解決しようとする課題〕

このように、従来のFETの２段リセス型ゲート電極の
構造では、これを製造するにあたり、フオトリソグラフ
イ技術を２回使用して２段リセスを形成しているため、
製造方法が複雑で歩留り低下の要因となつていた。特
に、第１のリセス（7a）内に第２のリセス（7b）を形成
する為、フオトリソグラフイ技術の合わせ精度上の問題
から、安定して再現性よく第２のリセス（7b）およびゲ
ート電極（8a）を形成することができないという問題点
があつた。

また、第１のリセス（7a）の段差のために、塗布され
た第２のホトレジスト膜（5b）の膜厚が不均一となる。
そのため微細ゲート長のゲート電極（8a）を形成しよう
とする場合、第２のホトレジスト膜（5b）に、ゲート長
に対応した微細な開口部（6b）を形成することが困難で
あり、ゲート電極微細化の防げになつていた。

この発明は上記のような問題点を解決するためになさ
れたもので、その目的とするところは、高効率，高耐圧
の２段リセス型ゲート電極の性能を損なわずに、ゲート
電極の微細化が可能であり、再現性よく安定して製造で
きるリセス型ゲート電極を有するFETを得ることであ
る。

〔課題を解決するための手段〕

この発明に係る半導体装置は、半導体基板上に形成さ
れた、表面にリセスを有する能動層と、該能動層上の該
リセスの両側部分に形成されたソース電極及びドレイン
電極と、上記リセス内に形成されたゲート電極と、上記
能動層の表面に上記リセスの深さよりも薄く形成された
絶縁層とを有し、上記絶縁層が、上記能動層表面のリセ
ス両外側部分に、該リセスに隣接して、かつ上記ゲート
電極から所定距離離れて位置しているものである。

〔作用〕

この発明においては、リセスの深さよりも薄い絶縁層
が能動層表面のリセスの両外側に該リセスに隣接して位
置しているので、上記リセスを２段リセス構造とした場
合、上から１段目のリセス底面上には上記絶縁層が位置
することとなり、２段リセスによる本来の素子性能は損
なわれることはない。しかも２段目のリセス部分を形成
する際、既に形成されている１段目のリセス部分が上記
絶縁層により埋め込まれた状態でフォトリソグラフィ処
理を行うことが可能となり、これにより、１段目のリセ
ス部分でのホトレジスト膜の膜厚変動による加工精度の
劣化を回避できる。

また、上記絶縁層を形成する処理において、ソース電
極及びドレイン電極をマスクとして用いることにより、
２段リセスを１回のフォトリソグラフィ処理により形成
することが可能となり、マスク合わせ精度に起因する、
２段目のリセス部分やゲート電極を微細加工する上での
再現性の劣化を回避することができる。

さらに、上記リセスに隣接する絶縁層がゲート電極か
ら一定距離離れて位置しているため、能動層表面の絶縁
層がゲート電極に接した場合に生ずる飽和電流の減少と
いった問題はなく、素子特性を良好に保持することがで
きる。

〔実施例〕

以下、この発明の一実施例を図について説明する。な
お、従来の技術の説明と重複する部分は、適宜その説明
を省略する。

第１図はこの発明の第１の実施例によるFETのリセス
型ゲート電極の構造を示す断面図である。また、第２図
（ａ）〜（ｅ）は、上記第１の実施例によるリセス型ゲ
ート電極の主要な製造工程を示す断面図である。

図において、（１）〜（８），（8a）は第９図および
第10図に示した従来のリセス型ゲート電極のものと同じ
もの、（９）はソース電極（３）とドレイン電極（４）
との間の能動層（２）に形成された絶縁層である。

次に、製造方法を説明する。

まず、GaAs基板（１）上の全面にイオン注入技術ある
いはエピタキシヤル成長技術により能動層（２）を約30
00Åの膜厚に形成する。このとき能動層（２）は、Siイ
オンドーズが表面〜2000Åで約２×10¹⁸/cm²,2000Å〜3
000Åで約３×10¹⁷/cm²となる。その後、ソース電極
（３）およびドレイン電極（４）を、３μｍ〜４μｍ離
間させて能動層（２）上に形成する（第２図（ａ））。

次にソース電極（３）およびドレイン電極（４）をマ
スクとして、GaAs基板（１）より、例えばＰ型のホウ素
（Ｂ）イオンを、例えば打ち込みエネルギー23KeVでド
ーズ量約１×10¹³/cm²で注入する。これにより、Ｎ型で
ある能動層（２）の一部が結晶性をくずされ、絶縁層
（９）が約500Åの膜厚で形成される（第２図
（ｂ））。

次に、GaAs基板（１）上の全面に、ホトレジスト膜
（５）を約6000Åの膜厚に形成し、これをフオトリソグ
ラフイ技術によりパターン化して、所望のゲート長（0.
5μｍ）に対応した開口部（６）を形成する。これによ
り、絶縁層（９）の中央部の表面が露出した状態となる
（第１図（ｃ））。

次に、ホトレジスト膜（５）をマスクにして、下地の
絶縁層（９）およびその下の能動層（２）を、ウエツト
エツチングにより深さ約2000Å除去してリセス（７）を
形成する。このときリセス（７）の幅Ｌは約0.8μｍと
なる。その後GaAs基板（１）上の全面にゲート金属
（８）を約5000Åの膜厚に蒸着する（第２図（ｄ））。

次に、ホトレジスト膜（５）を、ホトレジスト膜
（５）上のゲート金属（８）と共に除去すると、リセス
（７）内にゲート長約0.5μｍのゲート電極（8a）が形
成される（第２図（ｅ））。

その後、所定の工程を経ることにより、FETが完成す
る。

以上のように構成されるリセス型ゲート電極は、従来
の２段リセス型ゲート電極の１段目のリセス（7a）の代
わりに絶縁層（９）を用いたものであるので、２段リセ
ス型ゲート電極の性能を損なうことはない。しかも、従
来のように１段目のリセス（7a）の段差の影響を受けな
いので、ホトレジスト膜（５）の膜厚が均一となり、微
細な開口部（６）が形成でき、これによりゲート電極の
微細化が可能となる。また、フオトリソグラフイ工程が
一度しかないので、従来の２段リセス型ゲート電極に比
べて製造が容易になり、再現性よく安定して２段リセス
型ゲート電極と同等の性能を持つリセス型ゲート電極を
有するFETを得ることができる。

なお、上記第１の実施例では、ソース電極（３）およ
びドレイン電極（４）をマスクにして絶縁層（９）を形
成した構造になつているが、これに限るものではない。

すなわち、第３図はこの発明の第２の実施例によるFE
Tのリセス型ゲート電極の構造を示す断面図である。こ
のものは、リセスの外側に配設された絶縁層（９）がソ
ース電極（３）およびドレイン電極（４）と離間して形
成されている。このものを製造するには、第４図に示す
ように、ソース電極（３）およびドレイン電極（４）が
形成されたGaAs基板（１）上にホトレジスト膜（10）を
形成し、リソグラフイ技術により、ソース電極（３）と
ドレイン電極（４）との間に開口部を形成する。その
後、ホトレジスト膜（10）をマスクにしてイオン注入に
よつて絶縁層（９）を形成する。

また、第５図はこの発明の第３の実施例によるFETの
リセス型ゲート電極の構造を示すものである。このもの
は、絶縁層（９）下の能動層（２）の膜厚とソース・ド
レイン電極（３），（４）下の能動層（２）膜厚とが等
しく、段差がない。このものを製造するにには、第６図
に示すように、能動層（２）形成後に、イオン注入によ
りGaAs基板（１）上の全面に絶縁層（９）を形成し、そ
の後ソース・ドレイン電極（３），（４）形成予定領域
の絶縁層（９）をエツチングにより除去する。次に、ソ
ース電極（３）およびドレイン電極を形成する。

また、第７図はこの発明の第４の実施例によるFETの
リセス型ゲート電極の構造を示す断面図である。このも
のは、ソース・ドレイン電極（３），（14）の形成領域
にも絶縁層（９）が形成されている。このものを製造す
るには、第８図に示すように、能動層（２）形成後に、
イオン注入によりGaAs基板（１）上の全面に絶縁層
（９）を形成し、その後絶縁層（９）上にソース電極
（３）およびドレイン電極（４）となるオーミツク合金
層を形成する。次に、シンタにより絶縁層の下までオー
ミツク合金層を形成し、下地の能動層（２）とオーミツ
ク接触を得る。

また、上記第１の実施例では、ホウ素（Ｂ）によるイ
オン注入で絶縁層（９）を形成したが、水素（Ｈ）など
他の原子のイオンを用いて絶縁層（９）を形成しても同
様の効果を得ることができる。

〔発明の効果〕

以上のようにこの発明によれば、リセスの深さより薄
い絶縁層を能動層表面のリセスの両外側に該リセスに隣
接させて配置しているので、上記リセスを２段リセス構
造とした場合、上から１段目のリセス底面上には上記絶
縁層が位置することとなり、２段リセスによる本来の素
子性能が損なわれることはなく、しかも２段目のリセス
部分を形成する際、既に形成されている１段目のリセス
部分が上記絶縁層により埋め込まれた状態でフォトリソ
グラフィ処理を行うことが可能となり、これにより、１
段目のリセス部分でのホトレジスト膜の膜厚変動による
加工精度の劣化を回避できる効果がある。

また、上記絶縁層を形成する処理において、ソース電
極及びドレイン電極をマスクとして用いることにより、
２段リセスを１回のフォトリソグラフィ処理により形成
することが可能となり、マスク合わせ精度に起因する、
２段目のリセス部分やゲート電極を微細加工する上での
再現性の劣化を回避することができる効果がある。

さらに、上記リセスに隣接する絶縁層がゲート電極か
ら一定距離離れて位置しているため、能動層表面の絶縁
層とゲート電極との接触による飽和電流の減少を回避で
き、素子特性を良好に保持することができる効果もあ
る。

【図面の簡単な説明】

第１図はこの発明の第１の実施例によるFETのリセス型
ゲート電極の構造を示す断面図、第２図（ａ）〜（ｅ）
は第１図に示すものの主要な製造工程を示す断面図、第
３図はこの発明の第２の実施例によるFETのリセス型ゲ
ート電極の構造を示す断面図、第４図は第３図に示すも
のの主要な製造工程を示す断面図、第５図はこの発明の
第３の実施例によるFETのリセス型ゲート電極の構造を
示す断面図、第６図は第５図に示すものの主要な製造工
程を示す断面図、第７図はこの発明の第４の実施例によ
るFETのリセス型ゲート電極の構造を示す断面図、第８
図は第７図に示すものの主要な製造工程を示す断面図、
第９図は従来のリセス型ゲート電極の構造を示す断面
図、第10図（ａ）〜（ｄ）は第９図に示すものの主要な
製造工程を示す断面図、第11図は従来の２段リセス型ゲ
ート電極の構造を示す断面図、第12図（ａ）〜（ｄ）は
第11図に示すものの主要な製造工程を示す断面図であ
る。図において、（１）はGaAs基板、（２）は能動層、
（３）はリース電極、（４）はドレイン電極、（７）は
リセス、（8a）はゲート電極、（９）は絶縁層である。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に形成された、表面にリセス
を有する能動層と、該能動層上の該リセスの両側部分に
形成されたソース電極及びドレイン電極と、上記リセス
内に形成されたゲート電極と、上記能動層の表面に上記
リセスの深さよりも薄く形成された絶縁層とを有し、上記絶縁層は、上記能動層表面のリセス両外側部分に、
該リセスに隣接して、かつ上記ゲート電極から所定距離
離して位置していることを特徴とする半導体装置。