JP2679608B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置及び製造方法
に関し、特にリセス構造のＭＥＳＦＥＴ（Metal Semico
nductor Field Effect Transistor ）とその製造方法に
関する。
に関し、特にリセス構造のＭＥＳＦＥＴ（Metal Semico
nductor Field Effect Transistor ）とその製造方法に
関する。
【０００２】
【従来の技術】従来、この種のＭＥＳＦＥＴは、図３に
示すように、高抵抗ＧａＡｓ基板１上に活性層（ｎ層）
２を有し、その上層に一対のコンタクト層（ｎ＋層）３
１，３２を有し、一方のコンタクト層（ｎ＋層）３１上
にソース電極６を有し、他方のコンタクト層（ｎ＋層）
３２上にドレイン電極７を有し、また一対のコンタクト
層（ｎ＋層）３１，３２の間の活性層（ｎ層）上にゲー
ト電極５を有するリセス構造となっている。
示すように、高抵抗ＧａＡｓ基板１上に活性層（ｎ層）
２を有し、その上層に一対のコンタクト層（ｎ＋層）３
１，３２を有し、一方のコンタクト層（ｎ＋層）３１上
にソース電極６を有し、他方のコンタクト層（ｎ＋層）
３２上にドレイン電極７を有し、また一対のコンタクト
層（ｎ＋層）３１，３２の間の活性層（ｎ層）上にゲー
ト電極５を有するリセス構造となっている。
【０００３】すなわち、上記ＭＥＳＦＥＴは、寄生抵抗
の低減などを目的として、ゲート下の活性層（ｎ層）の
厚さよりもソース、ドレイン領域の活性層（ｎ層）の厚
さを厚くし、また、ソース、ドレイン領域の活性層の上
にコンタクト（ｎ＋層）を形成するというリセス構造を
採用している。
の低減などを目的として、ゲート下の活性層（ｎ層）の
厚さよりもソース、ドレイン領域の活性層（ｎ層）の厚
さを厚くし、また、ソース、ドレイン領域の活性層の上
にコンタクト（ｎ＋層）を形成するというリセス構造を
採用している。
【０００４】一方、ＭＥＳＦＥＴのゲートドレイン逆方
向耐圧ＢＶGDを向上させるために、ゲートエッジ付近の
電界集中を緩和させる目的で、ゲートとドレイン間のゲ
ート近傍の一部の不純物濃度を低下させた半導体層を形
成した構造をとる場合もある（特開昭６４−６１０６７
号公報）。
向耐圧ＢＶGDを向上させるために、ゲートエッジ付近の
電界集中を緩和させる目的で、ゲートとドレイン間のゲ
ート近傍の一部の不純物濃度を低下させた半導体層を形
成した構造をとる場合もある（特開昭６４−６１０６７
号公報）。
【０００５】図４にその構造を示す。すなわち、このＭ
ＥＳＦＥＴは、高抵抗ＧａＡｓ基板１上に活性層（ｎ
層）２を有し、その上にソース電極６及びドレイン電極
７を配し、その間にゲート電極を配した構造であり、活
性層（ｎ層）２のゲート電極５の下部に、活性層（ｎ
層）２より不純物濃度の低い半導体層（ｎ′層）を形成
するようにしたことを特徴とする。
ＥＳＦＥＴは、高抵抗ＧａＡｓ基板１上に活性層（ｎ
層）２を有し、その上にソース電極６及びドレイン電極
７を配し、その間にゲート電極を配した構造であり、活
性層（ｎ層）２のゲート電極５の下部に、活性層（ｎ
層）２より不純物濃度の低い半導体層（ｎ′層）を形成
するようにしたことを特徴とする。
【０００６】しかしながら、上述した従来のリセス構造
ＭＥＳＦＥＴでは、ドレイン電圧が非常に高い場合に、
基板側のポテンシャルに比べて表面のドレイン側リセス
エッジ付近に電界集中が起こる。つまり、リセス内では
ゲート電位と基板電位に支えられてポテンシャルは高い
レベルにあるが、ドレイン側リセスエッジ近辺でコンタ
クト層（ｎ＋層）へ向けて急激にポテンシャルが低下
し、電界強度が大きくなってしまう。
ＭＥＳＦＥＴでは、ドレイン電圧が非常に高い場合に、
基板側のポテンシャルに比べて表面のドレイン側リセス
エッジ付近に電界集中が起こる。つまり、リセス内では
ゲート電位と基板電位に支えられてポテンシャルは高い
レベルにあるが、ドレイン側リセスエッジ近辺でコンタ
クト層（ｎ＋層）へ向けて急激にポテンシャルが低下
し、電界強度が大きくなってしまう。
【０００７】また、基板側のポテンシャルに比べ、表面
のドレイン電極及びドレイン側コンタクト層（ｎ＋層）
のポテンシャルが低くなった結果、チャネル狭搾が起こ
り、電流は表面付近すなわちドレイン側リセスエッジに
集中する。つまり電界と電流の集中がドレイン側リセス
エッジ付近に起こり、この領域で衝突電離による電子−
正孔対の生成が顕著になる。
のドレイン電極及びドレイン側コンタクト層（ｎ＋層）
のポテンシャルが低くなった結果、チャネル狭搾が起こ
り、電流は表面付近すなわちドレイン側リセスエッジに
集中する。つまり電界と電流の集中がドレイン側リセス
エッジ付近に起こり、この領域で衝突電離による電子−
正孔対の生成が顕著になる。
【０００８】生成された電子、正孔は一部はゲート電流
として流れるが、一部は電子−正孔の再結合に費やされ
る。このため、再結合が非発光中心で起こった場合、そ
のエネルギーが半導体の結晶格子に与えられ、結晶の転
移や欠陥の増殖が起こり、結果としてＦＥＴ特性の劣化
（ドレイン電流の低下）が生じるという問題があった。
として流れるが、一部は電子−正孔の再結合に費やされ
る。このため、再結合が非発光中心で起こった場合、そ
のエネルギーが半導体の結晶格子に与えられ、結晶の転
移や欠陥の増殖が起こり、結果としてＦＥＴ特性の劣化
（ドレイン電流の低下）が生じるという問題があった。
【０００９】さらに、ゲート近傍の一部の不純物濃度を
低下させた構造では、ゲート電圧が低い場合に生じるゲ
ート電極付近の電界集中は緩和されるが、ドレイン電圧
が高い場合のドレイン側リセスエッジでの電界緩和には
寄与しない。
低下させた構造では、ゲート電圧が低い場合に生じるゲ
ート電極付近の電界集中は緩和されるが、ドレイン電圧
が高い場合のドレイン側リセスエッジでの電界緩和には
寄与しない。
【００１０】
【発明が解決しようとする課題】以上述べたように、従
来のリセス構造による半導体装置では、ドレイン電圧が
非常に高い場合に、リセスエッジに電界、電流の集中を
緩和させることができず、衝突電離による特性劣化を防
ぐことができなかった。
来のリセス構造による半導体装置では、ドレイン電圧が
非常に高い場合に、リセスエッジに電界、電流の集中を
緩和させることができず、衝突電離による特性劣化を防
ぐことができなかった。
【００１１】この発明は上記の課題を解決するためにな
されたもので、ドレイン電圧が非常に高い場合に、リセ
スエッジに電界、電流の集中を緩和させ、衝突電離によ
る特性劣化を防ぐことのできる半導体装置及びその製造
方法を提供することを目的とする。
されたもので、ドレイン電圧が非常に高い場合に、リセ
スエッジに電界、電流の集中を緩和させ、衝突電離によ
る特性劣化を防ぐことのできる半導体装置及びその製造
方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明は、高抵抗半導体基板上に活性層（ｎ層）を有
し、その上層に一対のコンタクト層（ｎ＋層）を有し、
一方のコンタクト層（ｎ＋層）上にソース電極を有し、
他方のコンタクト層（ｎ＋層）上にドレイン電極を有
し、また前記活性層（ｎ層）上にゲート電極を有するリ
セス構造の半導体装置において、前記ソース及びドレイ
ン側コンタクト層（ｎ＋層）のリセスエッジ部分、また
は少なくともドレイン側コンタクト層（ｎ＋層）のリセ
スエッジ部分にコンタクト層（ｎ＋層）よりも不純物濃
度の低い半導体層（ｎ′層）を有し、該不純物濃度の低
い半導体層（ｎ′層）は、前記リセスエッジ部分で、前
記コンタクト層（ｎ＋層）と前記活性層（ｎ層）の両方
に接し、かつ前記活性層（ｎ層）の内部に入り込んでい
ないことを特徴とする。
に本発明は、高抵抗半導体基板上に活性層（ｎ層）を有
し、その上層に一対のコンタクト層（ｎ＋層）を有し、
一方のコンタクト層（ｎ＋層）上にソース電極を有し、
他方のコンタクト層（ｎ＋層）上にドレイン電極を有
し、また前記活性層（ｎ層）上にゲート電極を有するリ
セス構造の半導体装置において、前記ソース及びドレイ
ン側コンタクト層（ｎ＋層）のリセスエッジ部分、また
は少なくともドレイン側コンタクト層（ｎ＋層）のリセ
スエッジ部分にコンタクト層（ｎ＋層）よりも不純物濃
度の低い半導体層（ｎ′層）を有し、該不純物濃度の低
い半導体層（ｎ′層）は、前記リセスエッジ部分で、前
記コンタクト層（ｎ＋層）と前記活性層（ｎ層）の両方
に接し、かつ前記活性層（ｎ層）の内部に入り込んでい
ないことを特徴とする。
【００１３】その製造方法としては、前記高抵抗半導体
基板上にエピタキシャル成長した活性層（ｎ層）とコン
タクト層（ｎ＋層）を選択的にエッチングして前記一対
のコンタクト層（ｎ＋層）を残すことでリセス構造を形
成する第１の工程と、前記活性層（ｎ層）及びコンタク
ト層（ｎ＋層）上にコンタクト層（ｎ＋層）よりも不純
物濃度の低い半導体層（ｎ′層）をエピタキシャル成長
させる第２の工程と、前記ソース及びドレイン側コンタ
クト層（ｎ＋層）のリセスエッジ部分、または少なくと
もドレイン側コンタクト層（ｎ＋層）のリセスエッジ部
分のみ半導体層（ｎ′層）を選択的に残して他の部分の
半導体層（ｎ′層）を除去する第３の工程と、前記コン
タクト層（ｎ＋層）の一方の上にソース電極を配し、他
方の上にドレイン電極を配し、その間の活性層（ｎ層）
上にゲート電極を配する第４の工程とを具備したことを
特徴とする。
基板上にエピタキシャル成長した活性層（ｎ層）とコン
タクト層（ｎ＋層）を選択的にエッチングして前記一対
のコンタクト層（ｎ＋層）を残すことでリセス構造を形
成する第１の工程と、前記活性層（ｎ層）及びコンタク
ト層（ｎ＋層）上にコンタクト層（ｎ＋層）よりも不純
物濃度の低い半導体層（ｎ′層）をエピタキシャル成長
させる第２の工程と、前記ソース及びドレイン側コンタ
クト層（ｎ＋層）のリセスエッジ部分、または少なくと
もドレイン側コンタクト層（ｎ＋層）のリセスエッジ部
分のみ半導体層（ｎ′層）を選択的に残して他の部分の
半導体層（ｎ′層）を除去する第３の工程と、前記コン
タクト層（ｎ＋層）の一方の上にソース電極を配し、他
方の上にドレイン電極を配し、その間の活性層（ｎ層）
上にゲート電極を配する第４の工程とを具備したことを
特徴とする。
【００１４】他の製造方法しては、前記高抵抗半導体基
板上にエピタキシャル成長した活性層（ｎ層）とコンタ
クト層（ｎ＋層）のリセスエッジとなる部分にプラズマ
照射してコンタクト層（ｎ＋層）のキャリア濃度を低減
する第１の工程と、この第１の工程でキャリア濃度が低
減された部分（ｎ′層）の内でドレイン側リセスエッジ
部分のみを残してエッチングしてリセス構造を形成する
第２の工程と、前記一対のコンタクト層（ｎ＋層）の一
方の上にソース電極を配し、他方の上にドレイン電極を
配し、その間の活性層（ｎ層）上にゲート電極を配する
第３の工程とを具備したことを特徴とする。
板上にエピタキシャル成長した活性層（ｎ層）とコンタ
クト層（ｎ＋層）のリセスエッジとなる部分にプラズマ
照射してコンタクト層（ｎ＋層）のキャリア濃度を低減
する第１の工程と、この第１の工程でキャリア濃度が低
減された部分（ｎ′層）の内でドレイン側リセスエッジ
部分のみを残してエッチングしてリセス構造を形成する
第２の工程と、前記一対のコンタクト層（ｎ＋層）の一
方の上にソース電極を配し、他方の上にドレイン電極を
配し、その間の活性層（ｎ層）上にゲート電極を配する
第３の工程とを具備したことを特徴とする。
【００１５】
【作用】上記構造による半導体装置では、ドレイン電圧
が高い場合にドレイン側リセスエッジ部分に形成された
キャリア濃度の低い半導体層（ｎ′層）により、電界・
電流の集中が緩和され、これによって衝突電離による電
子−正孔対の生成が抑制され、その結果、電子−正孔の
非発光再結合による結晶格子への損傷が低減され、転移
や欠陥の増殖が抑制され、特性の劣化を防止することが
できる。
が高い場合にドレイン側リセスエッジ部分に形成された
キャリア濃度の低い半導体層（ｎ′層）により、電界・
電流の集中が緩和され、これによって衝突電離による電
子−正孔対の生成が抑制され、その結果、電子−正孔の
非発光再結合による結晶格子への損傷が低減され、転移
や欠陥の増殖が抑制され、特性の劣化を防止することが
できる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１７】図１は本発明の第１の実施例の構造と製造
方法を示すものである。まず、高抵抗ＧａＡｓ基板１上
にエピタキシャル成長したＧａＡｓ活性層（ｎ層：不純
物濃度２×１０17ｃｍ-3）２とＧａＡｓコンタクト層
（ｎ＋層：不純物濃度５×１０17ｃｍ-3）３を選択的に
エッチングして一対のコンタクト層（ｎ＋層）３１，３
２を残すことでリセス構造を形成する（工程ａ）。
方法を示すものである。まず、高抵抗ＧａＡｓ基板１上
にエピタキシャル成長したＧａＡｓ活性層（ｎ層：不純
物濃度２×１０17ｃｍ-3）２とＧａＡｓコンタクト層
（ｎ＋層：不純物濃度５×１０17ｃｍ-3）３を選択的に
エッチングして一対のコンタクト層（ｎ＋層）３１，３
２を残すことでリセス構造を形成する（工程ａ）。
【００１８】次に、その上にコンタクト層（ｎ＋層）３
１，３２よりも不純物濃度の低いＧａＡｓ層（ｎ′層）
（不純物濃度３×１０17ｃｍ-3）４をエピタキシャル成
長させる（工程ｂ）。
１，３２よりも不純物濃度の低いＧａＡｓ層（ｎ′層）
（不純物濃度３×１０17ｃｍ-3）４をエピタキシャル成
長させる（工程ｂ）。
【００１９】その後、ソース及びドレイン側コンタクト
層（ｎ＋層）３１，３２のリセスエッジ部分のみＧａＡ
ｓ層（ｎ′層）をレジストパターンでマスクして選択的
に残し、他の部分のＧａＡｓ層（ｎ′層）を塩素系ガス
によるドライエッチングで除去する（工程ｃ）。
層（ｎ＋層）３１，３２のリセスエッジ部分のみＧａＡ
ｓ層（ｎ′層）をレジストパターンでマスクして選択的
に残し、他の部分のＧａＡｓ層（ｎ′層）を塩素系ガス
によるドライエッチングで除去する（工程ｃ）。
【００２０】その後ゲート電極５、ソース電極６、ドレ
イン電極７を従来技術により形成してＭＥＳＦＦＴ構造
とする（工程ｄ）。
イン電極７を従来技術により形成してＭＥＳＦＦＴ構造
とする（工程ｄ）。
【００２１】上記工程を経て形成されたＭＥＳＦＥＴで
は、ドレイン側リセスエッジの強電界部分はｎ′層の領
域全体に広がり、それに応じてその最高電界強度は低下
する。また、強電界領域が広がり、電気力線が分散した
結果として高電流が流れる領域も分散し、衝突電離によ
る電子−正孔対の生成は約数分の一に抑制される。
は、ドレイン側リセスエッジの強電界部分はｎ′層の領
域全体に広がり、それに応じてその最高電界強度は低下
する。また、強電界領域が広がり、電気力線が分散した
結果として高電流が流れる領域も分散し、衝突電離によ
る電子−正孔対の生成は約数分の一に抑制される。
【００２２】図２は本発明の第２の実施例による構造と
製造方法を示すものである。まず高抵抗ＧａＡｓ基板１
上にエピタキシャル成長したＧａＡｓ活性層（ｎ層）２
とＧａＡｓコンタクト層（ｎ＋層）３の上に、レジスト
８によるパターンを通常のリソグラフィー技術により形
成し、選択的にＳＦ6 やＣＦ4 系ガスによりプラズマ照
射してコンタクト層（ｎ＋層）３に損傷を与え、実質的
に不純物濃度を低下させたＧａＡｓ層（ｎ′層）を形成
する（工程ａ）。
製造方法を示すものである。まず高抵抗ＧａＡｓ基板１
上にエピタキシャル成長したＧａＡｓ活性層（ｎ層）２
とＧａＡｓコンタクト層（ｎ＋層）３の上に、レジスト
８によるパターンを通常のリソグラフィー技術により形
成し、選択的にＳＦ6 やＣＦ4 系ガスによりプラズマ照
射してコンタクト層（ｎ＋層）３に損傷を与え、実質的
に不純物濃度を低下させたＧａＡｓ層（ｎ′層）を形成
する（工程ａ）。
【００２３】次に、このＧａＡｓ層（ｎ′層）領域がド
レイン側リセスエッジ４になるようにリセスエッチング
を行い（工程ｂ）、最終的にはゲート電極５、ソース電
極６、ドレイン電極７を配して、第１の実施例と同様の
リセスエッジ構造を持つＭＥＳＦＦＴを得る（工程
ｃ）。この実施例においても、第１の実施例と同様の効
果が得られることは勿論である。
レイン側リセスエッジ４になるようにリセスエッチング
を行い（工程ｂ）、最終的にはゲート電極５、ソース電
極６、ドレイン電極７を配して、第１の実施例と同様の
リセスエッジ構造を持つＭＥＳＦＦＴを得る（工程
ｃ）。この実施例においても、第１の実施例と同様の効
果が得られることは勿論である。
【００２４】いずれの実施例も、ドレイン電圧が高い場
合にドレイン側リセスエッジ部分での電界・電流の集中
が緩和され、衝突電離による電子−正孔対の生成が抑制
される。したがって、電子−正孔の非発光再結合による
結晶格子への損傷が低減され、転移や欠陥の増殖が抑制
されることになり、ＦＥＴ特性の劣化を防止することが
できる。
合にドレイン側リセスエッジ部分での電界・電流の集中
が緩和され、衝突電離による電子−正孔対の生成が抑制
される。したがって、電子−正孔の非発光再結合による
結晶格子への損傷が低減され、転移や欠陥の増殖が抑制
されることになり、ＦＥＴ特性の劣化を防止することが
できる。
【００２５】尚、本発明は上述した実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。
ものではなく、本発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。
【００２６】
【発明の効果】以上述べたように本発明によれば、ドレ
イン電圧が非常に高い場合に、リセスエッジに電界、電
流の集中を緩和させ、衝突電離による特性劣化を防ぐこ
とのできる半導体装置及びその製造方法を提供すること
ができる。
イン電圧が非常に高い場合に、リセスエッジに電界、電
流の集中を緩和させ、衝突電離による特性劣化を防ぐこ
とのできる半導体装置及びその製造方法を提供すること
ができる。
【図１】本発明の第１の実施例によるＭＥＳＦＥＴ構造
とその製造方法を示す図である。
とその製造方法を示す図である。
【図２】本発明の第２の実施例によるＭＥＳＦＥＴ構造
とその製造方法を示す図である。
とその製造方法を示す図である。
【図３】従来のＭＥＳＦＥＴ構造とその製造方法を示す
図である。
図である。
【図４】先行技術例に記載されたＭＥＳＦＥＴ構造を示
す図である。
す図である。
１ 高抵抗ＧａＡｓ基板 ２ 活性層（ｎ層） ３，３１，３２ コンタクト層（ｎ＋層） ４ ＧａＡｓ層（ｎ′層） ５ ゲート電極 ６ ソース電極 ７ ドレイン電極 ８ レジスト
Claims (3)
- 【請求項１】 高抵抗半導体基板上に活性層（ｎ層）を
有し、その上層に一対のコンタクト層（ｎ＋層）を有
し、一方のコンタクト層（ｎ＋層）上にソース電極を有
し、他方のコンタクト層（ｎ＋層）上にドレイン電極を
有し、また前記活性層（ｎ層）上にゲート電極を有する
リセス構造の半導体装置において、 前記ソース及びドレイン側コンタクト層（ｎ＋層）のリ
セスエッジ部分、または少なくともドレイン側コンタク
ト層（ｎ＋層）のリセスエッジ部分にコンタクト層（ｎ
＋層）よりも不純物濃度の低い半導体層（ｎ′層）を有
し、該不純物濃度の低い半導体層（ｎ′層）は、前記リ
セスエッジ部分で、前記コンタクト層（ｎ＋層）と前記
活性層（ｎ層）の両方に接し、かつ前記活性層（ｎ層）
の内部に入り込んでいないことを特徴とする半導体装
置。 - 【請求項２】 高抵抗半導体基板上に活性層（ｎ層）を
有し、その上層に一対のコンタクト層（ｎ＋層）を有
し、一方のコンタクト層（ｎ＋層）上にソース電極を有
し、他方のコンタクト層（ｎ＋層）上にドレイン電極を
有し、また前記活性層（ｎ層）上にゲート電極を有する
リセス構造の半導体装置の製造方法において、 前記高抵抗半導体基板上にエピタキシャル成長した活性
層（ｎ層）とコンタクト層（ｎ＋層）を選択的にエッチ
ングして前記一対のコンタクト層（ｎ＋層）を残すこと
でリセス構造を形成する第１の工程と、 前記活性層（ｎ層）及びコンタクト層（ｎ＋層）上にコ
ンタクト層（ｎ＋層）よりも不純物濃度の低い半導体層
（ｎ′層）をエピタキシャル成長させる第２の工程と、 前記ソース及びドレイン側コンタクト層（ｎ＋層）のリ
セスエッジ部分、または少なくともドレイン側コンタク
ト層（ｎ＋層）のリセスエッジ部分のみ半導体層（ｎ′
層）を選択的に残して他の部分の半導体層（ｎ′層）を
除去する第３の工程と、 前記コンタクト層（ｎ＋層）の一方の上にソース電極を
配し、他方の上にドレイン電極を配し、その間の活性層
（ｎ層）上にゲート電極を配する第４の工程とを具備し
たことを特徴とする半導体装置の製造方法。 - 【請求項３】 高抵抗半導体基板上に活性層（ｎ層）を
有し、その上層に一対のコンタクト層（ｎ＋層）を有
し、一方のコンタクト層（ｎ＋層）上にソース電極を有
し、他方のコンタクト層（ｎ＋層）上にドレイン電極を
有し、また前記活性層（ｎ層）上にゲート電極を有する
リセス構造の半導体装置の製造方法において、 前記高抵抗半導体基板上にエピタキシャル成長した活性
層（ｎ層）とコンタクト層（ｎ＋層）のリセスエッジと
なる部分にプラズマ照射してコンタクト層（ｎ＋層）の
キャリア濃度を低減する第１の工程と、 この第１の工程でキャリア濃度が低減された部分（ｎ′
層）の内でドレイン側リセスエッジ部分のみを残してエ
ッチングしてリセス構造を形成する第２の工程と、 前記一対のコンタクト層（ｎ＋層）の一方の上にソース
電極を配し、他方の上にドレイン電極を配し、その間の
活性層（ｎ層）上にゲート電極を配する第３の工程とを
具備したことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337916A JP2679608B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置とその製造方法 |
| US08/347,154 US5504352A (en) | 1993-12-28 | 1994-11-22 | Semiconductor MESFET device with edge portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337916A JP2679608B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201886A JPH07201886A (ja) | 1995-08-04 |
| JP2679608B2 true JP2679608B2 (ja) | 1997-11-19 |
Family
ID=18313205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5337916A Expired - Fee Related JP2679608B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5504352A (ja) |
| JP (1) | JP2679608B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6150680A (en) * | 1998-03-05 | 2000-11-21 | Welch Allyn, Inc. | Field effect semiconductor device having dipole barrier |
| KR100441488B1 (ko) * | 2001-11-13 | 2004-07-23 | 전국진 | 마이크로 구조물의 잔류응력 테스트 패턴 및 그 제조방법 그리고 상기 패턴을 이용한 잔류응력 측정방법 |
| US10741644B2 (en) * | 2016-11-22 | 2020-08-11 | Delta Electronics, Inc. | Semiconductor devices with via structure and package structures comprising the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4160984A (en) * | 1977-11-14 | 1979-07-10 | Hughes Aircraft Company | Schottky-gate field-effect transistor and fabrication process therefor |
| JPH01302771A (ja) * | 1988-05-30 | 1989-12-06 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH02222549A (ja) * | 1989-02-23 | 1990-09-05 | Murata Mfg Co Ltd | 半導体装置の構造 |
| JPH0338046A (ja) * | 1989-07-04 | 1991-02-19 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JP2664527B2 (ja) * | 1990-07-16 | 1997-10-15 | 三菱電機株式会社 | 半導体装置 |
| JP3014437B2 (ja) * | 1990-11-26 | 2000-02-28 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| JPH04357844A (ja) * | 1991-06-04 | 1992-12-10 | Nikko Kyodo Co Ltd | 電界効果トランジスタ |
| JPH05206171A (ja) * | 1992-01-27 | 1993-08-13 | Sumitomo Electric Ind Ltd | 半導体装置及びその製造方法 |
| JPH05291301A (ja) * | 1992-04-10 | 1993-11-05 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
-
1993
- 1993-12-28 JP JP5337916A patent/JP2679608B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-22 US US08/347,154 patent/US5504352A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5504352A (en) | 1996-04-02 |
| JPH07201886A (ja) | 1995-08-04 |
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