JPH03161939A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［１１！ｔ要」 半導体装置及びその製造方法に係り、特に化合物半導体
を用いた半導体装置及びその製造方法に関し、 室温、低温を問わずサイドゲート効果の発生を防止して
高密度化、高集積化を実現すると共に、製造におけるス
ループットを向」ニさせる半導体装置及びその’ｍ造方
法を提供することを目的とし、半導体基板上に形威され
た第１のバッファ層と、前記第１のバッファ層上に形成
された高絶縁性の第２のバッファ層と、前記第２のバッ
ファ層上に形成された能動層と、前記能動層に形成され
る素子を電気的に分離する素子分離領域とを有するよう
に構成する。

［産業上の利用分野］ 本発明は半導体装置及びその製造方法に係り、特に化合
物半導体を用いた半導体装置及びその製造方法に関する
。

５ 近年、化合物半導体装置は、低雑音増幅器や超高速集積
回路として使用されており、その高集積化、高性能化及
び製造におけるスループッ＋−　１ｉａ上か求められて
いる。

［従来の技術］ 従来、化合物半導体集積回路においては、サイドゲート
効果が発生ずるという問題が生じていた。

このサイドゲート効果とは、隣接する素子に負の電圧が
印加されたときに素子の閾値電圧等の特性が変化する現
象である。そしてこのような索了間の干渉現象であるサ
イドゲー１〜効果は、素子分離距離か小さくなるにした
かって大きくなるため、高集積化に対する大きな障害と
なっていた。

そこで、以下に述べるような化合物半導体装置が提案さ
れている。

なお、化合物半導体装置としてはＭ　ＥＳ　Ｆ　Ｅ　’
ｒ’（Ｍｅｔａｌ　Ｓｃ＋ｎｉｃｏｎｄｕｃｔｏｒ　Ｆ
ｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　）　
、Ｈ　Ｅ　ＭＴ（　ｌｌｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｎ
ｏｂｉｌｉｔｙ　Ｔｒａｎｓｓｔｏｒ　）　、Ｈ　Ｂ　
Ｔ（　ｌｌｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａ
ｒ　Ｔｒａ６ ｎｓ＋ｓｔｏｒ　）等があるが、ここではＧａＡｓ及び
Ａ．Ｑ　ＧａＡｓを用いたＩＩ　Ｅ　Ｍ　’Ｆの場合に
ついて説四する。

第１１図（ａ）において、半絶縁性ＧａＡｓ基板２上に
、成長温度２００゜Ｃでｊ型Ｇ　２Ｌ　Ａ　ｓ高絶縁性
バッファ層４４を形成する。そしてこのｉ型Ｇ　ａ　Ａ
　ｓ高絶縁性バッファ層４４土に、成長温度６８０℃で
ｉ型Ｇ　ａ　Ａ　ｓバッファ層４６を形成する。また、
このｉ型ＧａＡｓバッファ層４６」二に、同一条件で連
続的にｉ型ＧａＡｓ層１ｏを形成し、更に１１型Ａ．Ｇ
　Ｏ．３　Ｇａｏ７Ａｓ電子供給層１２及びｎ型Ｇ　ａ
　Ａ　ｓキャップ層１４を順に積層して、ｉ型ＧａＡｓ
層１０、ｎ型Ａｎ　Ｏ．３　Ｇａｏ７Ａｓ電了供給層１
２及びｎ型Ｇ　ａ．　Ａ　ｓキャップ層１４からなる能
動層１６を形成する。

次いで、酸素イオンの注入により、ｉ型ＧａＡＳバッフ
ァ層４６にまで達する不活性化領域１８を形成し、能動
層１６を分離する。そして不活性化領域】８によって分
離された素子領域のｎ型Ｇａ　Ａ　ｓ　”ｆヤ・ンフ゜
Ｊ［Ｊ　１　４　．Ｊ二にソース・ドレイン電竹ｌ２０
ａ、２０ｂを形成し、またＩ１型Ａ　ｊ　０．　３　Ｇ
　ａＯ．７ＡＳ電子供給層１２上にゲート電極２２ａ、
２２ｂを形成する。

このようにして、Ｈ　Ｅ　Ｍ　Ｔ索子２４ａ、２　４　
ｂを形成する。

ここで、ｉ型Ｇ　ａ　Ａ　ｓ高絶縁性バッファ層／１４
は、第１１図（ｂ）に示されるように、温度２００゜Ｃ
で成長されているため、温度６　８　０　’Ｃで成長さ
れたｊ型Ｇ　ａ．　Ａ　ｓバッファ層４６に対し、第１
１図（ｃ）に示されるように、Ａｓの組成比かＧａの組
戒比よりも約１％多い。このため、ｉ型ＧａＡｓ高絶縁
性バッフ１−　ＩＩ　４　４中には、第１１図（ｄ）に
示されるように、多くの欠陥か導入され、高電界に強く
かつ高抵抗特性を示すものとなっている。

サイドゲート効果の原因としては、半絶縁性ＧａＡｓ基
板２やこの半絶縁性ＧａＡｓ基板２とｉ型ＧａＡｓバッ
ファＪ！４６との界面にリーク電流パスか形成されるこ
とか考えられるため、半絶縁性Ｇ　ａ　Ａ　ｓ基板２と
ｉ型ＧａＡｓバッファ層４６８ との間に、高電界に強くかつ高抵抗特性を示すｉ型Ｇａ
Ａｓ高絶縁性バッファ層４４を形成することにより、サ
イドグー１・効果の発生を抑制することかできる。

また、ＩＩ　ＥＭ　’Ｔ’素子２＝１ａ、２４ｂの性能
を表わす相互コンタクタンスのｉ型ＧａＡｓ高絶縁性バ
ッファ層４４及びｉ型ＧａＡｓバッファ層４６に対する
依存性を調べると，、第１２図に示ずようになる。

すなわち、第１２図（ａ＞のグラフに示されるように、
ｉ型ＧａＡｓ高絶縁性バッファ層４４の厚さが厚くなっ
て１０００人を越えると、相亙：ｒンダクタンスは低下
し始める。また、第１２図（ｂ）のグラフに示されるよ
うに、ｉ型ＧａＡｓ高絶縁性バッファ層４４及びｉ型Ｇ
　ａ　Ａ　ｓバッファ層４６の合計の厚さか４０００人
上り薄くなると、相互コンタクタンスは低下し始める。

従って、ｉ型Ｇ　ａ　Ａ　ｓ高絶縁性バッファ層４４の
厚さは一定値より薄く、ｉ型Ｇ　ａ　Ａ　ｓ高絶縁性バ
ッファ層４４及びｉ型ＧａＡｓバッファ層４６９ からなるバッファ層全体の厚さは一定値より厚いことが
必要となる。

いま、第１１図（ａ）に示ずｌ−Ｉ　Ｅ　Ｍ　Ｔ素子２
４ａにおいて、ｉ型ＧａＡｓ高絶縁性バッファ層４４の
厚さを約５００人、ｉ型ＧａＡｓバッファ層４６の厚さ
を約５０００人とし、素子分離距離が２μｍの隣接する
１−Ｉ　Ｐ．　Ｍ　’Ｆ素子２４ｂのソース・ドレイン
電極２０ｂにサイドゲ−１−電圧ＶＢｙ５■を印加して
、トレイン電圧■。−１■のときのトレイン電流■。の
経時変化を調べると、第１３図のようになる。

第１３図（ａ）のグラフから明らかなように、温度３０
０Ｋにおいては、トレイン電流ＩＤはサイドゲート電圧
ＶＢ．の印加によっては変動せず、矢印で示したサイド
ゲート電圧印加前のトレイン電流値を保持している。す
なわち、室温において、サイドゲート効果の発生は防止
されている。

［発明か解決しようとする課題］ しかしながら、上記のように半絶縁性ＧａＡｓ１　０ 基板２とｉ型Ｇ　ａ．　Ａ　ｓバッファ層／＋６との間
にｊ型ＧａＡｓ高絶縁性バッファ層４４が形成され、室
温においてサイドゲート効果の発生が防止されているＨ
ＥＭＴ索子２４ａを、０゜Ｃ以下の低温で動作させると
、大きなサイドゲート効果が発生ずることが判明した。

すなわち、温度８　５　Ｋにおいて、上．記条件と同−
条件でサイドゲート電圧■９，１を印加してトレイン電
流Ｉ。の経時変化を示ずと、第１３図（ｂ）に示すグラ
フのようになる。

ここでは、ドレイン電流Ｉｏはサイドゲート電圧Ｖ　Ｓ
Ｇの印加によって変動し、矢印で示したザイドゲ−１〜
電圧印加前のドレイン電流値は、時間の経過と共に大き
く減少する。

このようにＯ℃以下の低温においてサイドゲート効果の
発生ずる原因としては、サイドゲー１〜効果の発生を防
止するために設けたｉ型ＧａＡｓ高絶縁性バッファ層４
４中に存在する欠陥か逆に悪影響を及ぼずためである。

例えは、高電界によってｉ型ＧａＡｓ高絶縁性バッファ
層４４中に注入されたキャリアがｊ型Ｇ　ａ　Ａ．　ｓ
高絶縁性バツファ１１ 層４４中の欠陥に捕獲され、低温のために放出されず、
素子下のボデンシャルが変化するためであることが考え
られる。

ともあれ、］｛　Ｅ　Ｍ　’ｒ素子は低温において動作
させることにより、そのデバイス性能を著しく向上させ
ることができるため、このような低温におけるサイドケ
−１〜効果の発生は、Ｈ　ＥＭ　”Ｉ’集積回路の高集
積化に対する大きな障害となっている。

また、上記従来のＨ　Ｅ　Ｍ　Ｔの製造方法において、
半絶縁性ＧａＡｓ基板２上に、ｉ型ＧａＡｓ高絶縁性バ
ッファ層４４及びｉ型ＧａＡｓバッファ層４６を連続し
てエビタキシャル成長させる際、それぞれの成長温度が
２００℃及び６８０゜Ｃと大きな温度差を有しているた
め、各層の成長の間における温度変化に要する時間が長
くなる。従って、スループットか低下するという問題が
あった。

特に最近では、スループットを１ζり上させようとして
大口径ウエーハや複数枚ウエーハの処理が可能な大型の
成長装置が多く用いられ、こうしたウェーハを固定する
ホルタも大型化してその熱容量も大きくなるため、設定
された成長温度に厖じてこのホルダ温度を変化させるの
に長時間か必要になる傾向にある。従って、成長温度の
温度変化に長時間を要することによりスループッｌ−が
低下するという問題はその重要性を増している。

そこで本発明は、室温、低温を問わずザイドゲート効果
の発生を防止して高密度化、高集積化を実現すると共に
、製造におけるスループッ１〜を向上させる半導体装置
及びその製造方法を提供することを目自勺とする。

［課題を解決するための千段］ 上記課題は、半導体基板上に形成された第１のバッファ
層と、前記第１のバッファ層上に形成された高絶縁・ｒ
Ｉ：の第２のバッファ層と、前記第２のバッファ層」二
に形成された能動層と、前記能動層に形成される素子を
電気的に分離する素了分離領域とを有することを特徴と
する半導体装置によって達成される。

また、上記装置において、前記第２のバッファ１３ 層と前記能動層との間に、第３のバッファ層が形成され
ていることを特徴とする半導体装置によって辻成される
。

また、上記装置において、前記半導体基板と前記第１の
バッファ層との間に、高絶縁性の第４のバッファ層が形
成されていることを０徴とする半導体装置によって達成
される。

また、」二記装置において、前記素子分離領域が、前記
能動層への不活性イオンの注入によって形成された不活
性化領域を有する第１の素子分離領域であることを特徴
とする半導体装置によって達成される。

また、−Ｌ記装置において、前記第１の素子分離領域の
前記不活性化領域が、前記第２のバッファ層にまで達し
ていることを特徴とする半導体装置によって達成される
。

また、上記装置において、前記素子分離領域が、少なく
とも前記第２のバッファ層にまで達している溝が形成さ
れている第２の素子分ｉｌｉＩ　ｆｆｉ域であることを
特徴とする半導体装置によって達成される。

１４ また、上記装置において、前記第２の素子分離領域が、
前記講底部の前記第１又は第２のバッファ層表面に、不
活性イオンの注入によって形成された不活性化領域を有
していることを特徴とする半導体装置によって達或され
る。

またＬ記課題は、前記第１の素子分離領域と、前記第２
の素子分離領域とを、共に有していることを特徴とする
半導体装置によって達成される。

更にまた上記課題は、半導体基板上に、欠陥が多く導入
され始める限界温度より高い成長温度で第１のバッファ
層を形成する工程と、前記第１のバッファ層上に、前記
限界温度より低い成長温度で高絶縁性の第２のバッファ
層を形成する工程と前記第２のバッファ層上に、前記限
界温度より嵩い成長温度で能動層を形成する工程と、前
記ｆＩヒ動層に設（つられる索子を電気的に分離する素
子分離領域を形成する工程とを有することを特徴とする
半導体装置の製造方法によって達成される。

また、上記方法において、前記第２のバッファ層を形成
するＩ稈と前記能動層を形成する工程との間に，前記限
界温度より高い成長温度で第３のバッファ層を形成する
工程を有していることを特徴とする半導体装置の製造方
法によって達成される。

また、上記方法において、前記第１のバツファ層を形成
する工程の前に、前記半導体基板上に、前記限界温度よ
り低い成長温度で高絶縁性の第４のバッファ層を形成す
る工程を有していることを特徴とする半導体装置の製造
方法によって達或される。

また、」−記方法において、前記第１のバツファ層を形
成する成長温度が、前記能動層を形成する成長温度より
低いことを特徴とする半導体装置の製造方法によって達
戒される。

また、上記方法において、前記限界温度より高い成長温
度と前記限界温度より低い成長温度との間で温度か変化
している際にもバツファ層の成長を行ない、温度変化バ
ツファ層を形成することを特徴とする半導体装置の製造
方法によって達戒される。

１５ ［作　用］ 本発明は以上のように構成されているために、半導体基
板」二に欠陥か多く導入され始める限界温度より晶い成
長温度で高品質の第１のバッファ層を形成し、この第１
のバッファ層上にその限界温度より低い成長温度で高絶
縁性の第２のバッファ層を形成することにより、第１の
バッファ層でバッファ層全体の厚さを確保すると共に、
厚さを薄くした高絶縁性の第２のバッファ層を能動層の
近傍に設けることができる。このため、能動層に形成す
る素子分離領域と合わせて、隣接する素子間に流れるリ
ーク電流を減少させ、室温、低温のいすれにおいても、
サイドゲート効果の発生を抑制することかできる。

また、半導体基板と第１のバッファ層との間に、欠陥か
多く導入され如める限界温度より低い成長温度で高絶縁
性の第４のバッファ層を形成することにより、隣接する
素子間に流れるリーク電流を更に減少させることができ
る。

１　７ ｊ　０ また、高絶縁性の第２のバッファ層が能動層の近傍に設
けられているため、能動層へ不活性イオンを注入した不
活性化領域によって第１の素子分離領域を形成すること
により、素子分離の効果を高めることができる。更にこ
のとき、不活性化領域が高絶縁性の第２のバッファ層に
まで達するようにするこども容易にでき、素子分離の効
果を更に高くすることかできる。

また、第２の素了分離領域として、第１のバツフγ層に
まで辻する泊を形成することにより、欠陥の多い第２の
バッファ層を除去し、この第２のバッファ層に注入され
てトラップされるキャリアを減少させることができるた
めに、低温において発生ずるサイドゲート効果を抑制す
ることができる。更にまた、この溝底部の第１のバッフ
ァ層表面に、不活性イオンの注入によって不活性化領域
を形成することにより、溝表面を流れるリーク電流を減
少させることができるため、ほぼ完全な素子分離を実現
することができる。

また、ザイドゲート効果は隣接する素子の電極１　８ に負の電圧が印加されるときに発生ずるため、高電圧の
印加される素子の周囲にのみ、第１のバッファ層にまで
達しているｉｌｌ又はその湧及び講底部の第１のバッフ
ァ層表面の不活性化領域によって第１の素子分離領域を
形成し、低電圧の印加される素子の周囲には、能動層へ
の不活性イオンの注入による不活性化領域によって第２
の素子分離領域を形成し、これら第１及び第２の素子分
離領域を組み合わせて配１ηすることにより、半導体装
置全体としてサイドケ−１へ効果の発牛を１１１制しつ
つ、溝の形成によるＪ『平坦化や素子分離距離の増大を
最小に抑えることができる。

また、本発四は、第１のバッファ層及び能動層又は第１
及び第３のバッファ層並びに能動層を、欠陥か多く導入
され始める限界温度より高い成長温度で形成し、高絶縁
性の第２のバッファ層又は第２及び第４のバッファ層を
その限界温度より低い成長温度で形成するが、第１のバ
ッファ層の成長温度を能動層等の成長温度より低くする
ことにより、各層間の成長温度の変化を小さくすること
ができ、スループットを向上させることができる。

更にまた、限界温度より高い成長温度と限界温度より低
い成長温度との間で成長温度が変化している際にもバッ
ファ層の成長を止めずに連続して成長させることにより
、スループッ１〜を向上させることができる。

［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図＜ａ＞は本発明の第１の実施例によるＩ−ＴＥＭ
Ｔを示ず断面図、第１図（ｂ）〜（ｄ）はそれぞれ第１
図（ａ）の１１　Ｅ　Ｍ　Ｔを構戒する各層を説明する
ための図である。

第１図＜ａ）において、半絶縁性Ｇ　２Ｌ　Ａ　ｓ基板
２上に、Ｍ　Ｂ　Ｅ　（　Ｍｏｌｅｃｕｌａｒ　Ｂｅａ
＋ｎ　Ｅｐｉｔａｘｙ）法を用いて、成長温度０８０゜
Ｃで厚さ４５００人のｉ型ＧａＡｓバッファ層４を形成
する。そしてこのｉ型ＧａＡｓバッファ層４上に、成長
温度２００゜Ｃで厚さ５００人のｉ型ＧａＡｓ高絶縁性
バツフ１９ ア層６を形成する。またこのｉ型Ｇ　ａ　Ａ　ｓ高絶縁
性バッファ層６」−に、再び成長温度６８０℃で、厚さ
８００人のｉ型ＧａＡｓバッファ層８と厚さ２００人の
ｊ型ＧａＡｓ層１０とを、同−条件で連続的に形成する
。

更にｉ型Ｇ　ａ　Ａ　ｓ層１０上には、Ｓｉ（シリコン
）を１．．　５ｘｌ　Ｏ１８ｃｒｎ　’ドープした厚さ
５００人のｎ型Ａ．Ｇ　ｏ．　３　Ｇ　ａ　Ｏ．７　Ａ
　Ｓ電子１ｊ（給層１２及びｎ型ＧａＡｓキャップ層１
４を順に積層する。

こうしてｉ型ＧａＡｓ層１０、ｎ型Ａｊ　ｏ．　３　Ｇ
　ａｏ７Ａｓ電子供給層１２及びｎ型Ｇ　ａ　Ａ　ｓ　
”ｔ　ヤツプ層１４からなる能動層１６を形成する。

次いで、半導体中で不活性なイオンとして例えば酸素イ
オンを注入することにより、ｉ型ＧａＡＳバッファ層８
にまで達する不活性化領域１８を形成し、能動層１６を
分離する。そして不活性化領域１８によって分離された
素子領域のｌｌ型ＧａＡｓキャップ層１４上に、例えは
Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕの蒸着及びアロイによって
オーミックなソース・ドレイン電極２　０　ａ、２０ｂ
を形成し、またゲー２　０ トリセスの後、ｎ型Ａｊ　ｏ３Ｇａｏ７Ａｓ電子供給層
１２上に、例えばＡ．Ｑの蒸着によってゲー１・電極２
２ａ、２２ｂを形成する。

次いで、図示しないが、層間絶縁層を形成し、更に配線
層を形成して、Ｈ　Ｅ　Ｍ　Ｔ索子２４ａ、２４ｂを完
或させる。

ところで、第１図＜ｂ＞に示される上うに、ｉ型Ｇ　ａ
　Ａ　ｓバッファ層４から能動層１６に至る各層が成−
長温度６　８　０　’Ｃで形成されているのに対して、
ｉ型ＧＸｔ　Ａ　ｓ高絶縁性パッファ崩６だけが、成長
温度２００゜Ｃと、欠陥か多く導入され始める限界温度
３５０℃よりより低い温度、より望ましくは３００℃以
下の温度で形成されている。このため第１図（Ｃ）に示
されるように、温度６８０℃で成長された通常のｉ型Ｇ
ａＡｓバッファ層４、８等におけるＧａとＡｓとの組成
比が５０：５０であるのに対して、ｉ型Ｇ　ａ．　Ａ　
ｓ高絶縁性バツファ層６におけるＧａとＡｓとの組或比
が４９．．５：５０．５であり、Ａｓの組成比がＧａの
組成比よりも約１％多い。従ってｉ型ＧａＡｓ高絶縁性
バク　ジ ッファ層６中には、第１図（０）に示されるように、Ａ
ｓのＧａザイトノ＼の置換など多くの欠陥が導入され、
高電界に強くかつ高抵抗特性を示ず。

次に、第２図に、素子分離距離が２μｍの隣接する１１
　Ｅ　Ｍ　Ｔ素子２４ｌ〕のソース・トレイン電極２０
ｂにザイドゲ−１〜電圧Ｖ　ｓａ＝　−　５　Ｖを印加
し、Ｈ　Ｅ　Ｍ　’Ｆ素子２４ａのソース・ドレイン電
＆２Ｏｂ間にトレイン電圧ＶＤ＝］，Ｖを印加したとき
のトレイン電流Ｉ。の経時変化を示す。

第２１ＷＩ（ａ）のグラフがらり１らかなように、ｉ品
度３００Ｋにおいては、トレイン電流Ｉ。はサイドゲー
ｌ−電圧Ｖｓ。の印加によっては変動せず、矢印で示し
たザイドゲ−１〜電圧印加前のトレイン電流値を保持し
ている。

また、第２図（ｂ）のグラフから明らがなように、ｉ品
度８５Ｋにおいても、ドレイン電流■。はサイドゲート
電圧Ｖ５０の印加によっては殆ど変動せず、矢印て示し
たサイドゲーｌ−電圧印加前のトレイン電流値をほぼ保
持している。第１３図（ｂ）に示した従来例と比較する
と、その差は明らがである。

このように、室温においてのみならず、デバイス性能を
著しく向上させることができる０゜Ｃ以下の低温におい
ても、ドレイン電流Ｉ。の経時劣化は殆どなく、サイド
ゲート効果の発生は防止されている。

このように第１の実施例によれば、十絶縁性ＧａＡｓ基
板２　Ｌに、欠陥が多く導入され始める限界温度３５０
’Ｃより高い成長温度６８０℃で高品質の厚さ７１５０
０人のｉ型ＧａＡｓバッファ層４及び厚さ８００人のｉ
型ＧａＡｓバッファ層８を形成することにより、バッフ
ァ層全体で５０００人以上の厚さを確保し、素子性能の
低下を防止している。

また、ｉ型Ｇ　ａ．　Ａ　ｓバッファ層４、８の間に、
限界温度３５０゜Ｃより低い成長温度２００℃で高電界
に強くかつ高抵抗特性を有する高絶縁性ｉ型ＧａＡｓバ
ッファ層６を形成し、その厚さを５００八と薄くするこ
とにより、素子性能の低下を防止すると共に、０℃以下
の低温でのザイドゲート効果の発生を抑制することがで
きる。

更にまた、高絶縁性ｉ型Ｇ　ａ　Ａ　ｓバッファ層６が
能動層１６の近傍に設けられているため、能動層１６を
分離する不活性化領域１８による素子分離の効果を向上
させることかでき、隣接するＨ　ＥＭＴ素子２４ａ、２
４ｂ間に流れるリーク電流を減少させて、室温、低温の
いずれにおいても、サイドケ−１・効果の発生を抑制す
ることができる。

なお、上記第１の実施例においては、高品質のｉ型Ｇａ
Ａｓバッファ層４、８は６８０℃で威長じているが、こ
の成長温度は欠陥が多く導入され始める限界温度３　５
　０　’Ｃより高ければよい。しがし、少なくとも４０
０℃以上が望ましい。

また、ｉ型ＧａＡｓバッファ層４、高絶縁性ｉ型ＧａＡ
ｓバッファ層６及びｉ型ＧａＡｓバッファ層８からなる
バッファ層全体の厚さはで５８００人であるが、この全
体の厚さは４０００人以上は必要であり、６０００人以
上が望ましい。

また、不活性化領域１８による素子分離の効果を上げる
ため、また後に述べるが、清によって素２５ ２　　４ 子分離を行なう場合にその段差をできるたけ小さくする
ため、能動層１６の移動度が低下しない範囲でｉ型Ｇａ
Ａｓバッファ層８の厚さは薄いことが望ましい。

次に、本発明の第２の実施例によるＨ　Ｅ　Ｍ　’Ｉ’
を、第３図を用いて説明する。

なお、上記第１図に示したＨ　Ｅ　Ｍ　Ｔと同一・の椙
成要素には同−符号を付して説明を省略する。

第３図＜ａ）において、半絶縁性ＧａＡｓ基板２とｉ型
Ｇ　ａ．　Ａ　ｓバッファ層４との間に、Ｍ　Ｂ　Ｅ法
を用いて、成長温度２００℃で、厚さ５００人のｉ型Ｇ
ａＡｓ高絶縁性バッファ層２６を形成する。

次いで、ｉ型ＧａＡｓバッファ層４上に、ｉ型Ｇ　ａ　
Ａ　ｓ高絶縁性バッファ層６、ｉ型ＧａＡｓバッファ層
８並びにｉ型Ｇ　ａ．　Ａ　ｓ層１０．ｎ型Ａ．Ｑｏ．
ｓ　Ｇａｏ７Ａｓ電子供給層１２及びｎ型ＧａＡＳキャ
ップ層１４からなる能動層１６を形成する。

そして酸素イオンの注入により、ｉ型ＧａＡｓ高絶縁性
バッファ層６を突き抜ｃ１てｉ型Ｇ　ａ　Ａ　ｓバ２　
６ ッファＪｒＪ４にまで達する不活性化領域２８を形成し
、能動層１６を分離する。

次いで、Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕからなるソース・
トレイン電極２　０　ａ、２０ｂ及びＡρからなるゲー
１〜電極２２ａ、２２ｂを形成し、更に層間絶縁層及び
配線層（図示せず）を形成して、Ｈ　Ｅ　Ｍ　’Ｉ’素
子２４ａ、２　４　ｂを完成させる。

ところで、第３図（ｂ）、（ｃ）、（ｄ）に示されるよ
うに、ｉ型ＧａＡｓ高絶縁性バッファ層２６も、ｉ型Ｇ
ａ　Ａ　ｓ高絶縁性バッファ層６と同様に成長温度２０
０℃で形成されているため、ＡＳの組或比がＧａの組成
比よりも約１％多＜、ＡＳのＧａサイトへの置換など多
くの欠陥が導入され、高電界に強くかつ高抵抗特性を示
す。

そして通常、半絶縁性Ｇａ　Ａ　ｓ基板２とｉ型ＧａＡ
ｓバッファ層４との界面付近には、Ｃ（炭素〉等の原子
が導入され易く、ｐ型層となる傾向が強いが、そのｐ型
層がｉ型ＧａＡｓ高絶縁性バッファ層２６により絶縁化
され、隣接するＩ｛　Ｅ　Ｍ　Ｔ素子２４ａ、２４ｂ間
に流れるリーク電流を減少させることかできる。

このように第２の実施例によれば、半絶縁性ＧａＡｓ基
板２とｉ型ＧａＡｓバッファ層４との間に、欠陥か多く
導入され始める限界温度より低い成長温度２００℃にお
いて、高電界に強くかつ高抵抗特性を有するｊ型Ｇ　ａ
　Ａ　Ｓ　４絶縁性バッファ１韓２６を形成することに
より、隣接するＩＴ　ＥＭ　Ｔ索子２４，Ｌ、２４１）
間に流れるリーク電流を、土記第１の実施例の場合より
も更に１桁程度減少させ、ザイドゲ−１〜効果の発生を
更に抑制することができる。

また、能動層１６を分離する不活性化領域２８が、ｉ型
ＧａＡｓ高絶縁性バッファ層６にまで達していることに
より、第１の実施例の場合よりも更に素ｒ一分離の効果
を向上させ、ザイドゲ−１〜効果の抑制を向」一させる
ことができる。

次に、本発明の第３の実施例によるｌ−Ｉ　Ｅ　Ｍ　Ｔ
を、第４図を用いて説明する。

なお、上記第１図に示したｌ−Ｉ　ＥＭ　Ｔと同−・の
横成要素には同一符号を付して説明を省略する。

２７ 第４図（ａ）において、半絶縁性Ｇ　ａ　Ａ　ｓ基板２
」二に、成長温度３８０″Ｃで、厚さ４５００人のｊ型
ＧａＡｓバッファ層５を形成する。そしてこのｉ型Ｇれ
Ａｓバッファ層５上に、ｉ型Ｇ　ａ　Ａ　Ｓ高絶縁性バ
ッファ層６、ｉ型ＧａＡｓバッファ層８並びにｉ聖Ｇａ
Ａｓ＃１０．ｎ型Ａｊ　Ｏ．３　Ｇａ。７ＡＳ電子供給
層１２及びｎ型ＧａＡｓキャップ層１４からなる能動層
１６を形成する。

次いで、化学エッチングにより、ｉ型Ｇ　ａ　Ａ　ｓバ
ッファ層６にまで達する溝３０を形成し、能動層１６を
分離する。そしてこの消３０によって分離された素子領
域に、Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕからなるソース・ト
レイン電極２０ａ、２０ｂ及びＡｊからなるゲー１〜電
極２２ａ、２２ｂを形成し、更に層間絶縁層及び配線屑
（図示せず）を形成して、トＩＥＭＴ素子２　４　２１
、２４ｂを完威させる。

このように第３の実施例によれば、半絶縁性ＧａＡｓ基
板２１のｉ型ＧａＡｓバッファ層５は、第４図（ｂ）に
示されるように、威長温度３８０゜Ｃという６　８　０
　’Ｃと２００℃の中間温度でかつ欠２９ ２８ 陥か多く導入され始める限界温度３５０℃よりは高い成
長温度で形威されるため、第４図（Ｃ）、（　ｄ　）に
示されるように、上記第１の実施例におけるｉ型ＧａＡ
ｓバッファ層４と同等の高品質を得ることができる。

そしてこのｉ型Ｇ　２Ｌ　Ａ　ｓバッファ層５の成長温
度が３８０゜Ｃであり、続いて形成するｉ型Ｇ　ａ　Ａ
Ｓ高絶縁性バッファ層６の成長温度２００゜Ｃとの温度
差が小さいために、成長装置のウエーハを固定するホル
タの温度変化に要する時間が！Ｊｒｉ縮され、上記第１
の実施例よりもスループットを向上させることができる
。

また、能動層１６を分離する渦３０が、素子分離領域に
おいてｉ型ＧａＡｓ高絶縁性バッファ層６を完全に除去
しているため、このｉ型ＧａＡｓ高絶縁性バッファ層６
に注入され１ヘラップされるキャリアを減少させると共
に、このｉ型ＧａＡｓ高絶縁性バッファ層６には電界が
縦に加えられることになり、第１の実施例の場合よりも
更に素子分離の効果を向上させ、特にＯ℃以下の低温に
お３　０ （つるーり゛イドゲー１・効果の抑制を向」ニさせるこ
とができる。溝３０はｊ型ＱａＡｓ高絶縁性バッファ層
６に辻していれば効果はあるが、第３の実施例のように
ｊ型ＧａＡｓ高絶縁性バッファ層６を完全に除去した方
が効果は大きい。

なお、−Ｌ記第３の実施例において、ｉ聖Ｇ　ａ　ＡＳ
バッファ層５の成長温度は欠陥が多く導入され始める限
界温度３５０’Ｃからマージンを見込んで３８０℃とし
たが、高品質か保持できる範囲内においてできるたけ限
界温度３５０゜Ｃに近い温度が望ましい。

次に、本発四の第４の実施例に上るＩＩ　ＥＭ　Ｔを、
第５図を用いて説明する。

なお、」二記第３図及び第４図に示したＨ　Ｅ　Ｍ　Ｔ
と同一の構戒要索には同一符七を付して説明を省略する
。

第５図（ａ＞において、半絶縁性ＧａＡｓ基板２上に、
ｉ型Ｑ　ａ　Ａ　ｓ高絶縁性バッファ層２６、ｉ型Ｇａ
Ａｓバッファ層５、ｉ型ＧａＡｓ高絶縁性バッファ層６
、ｊ型ＱａＡｓバッファ層８並び３１ にｉ型Ｇ　ａ．　Ａ　ｓ層１０、ｎ型Ａｊ　Ｏ．３　Ｇ
　ａｏ７ＡＳ電ｒ供給層１２及びｎ型ＧａＡｓキャップ
層１４からなる能動層１６を形成する。

次いで、ｉ型Ｇ　ａ　Ａ　ｓバッファ層６にまで達する
ｄ４　３　０を形成する。そして露出した講３０底部の
ｉ型ＧａＡｓバッファ層５表面に、酸素イオンを約１０
０ｋｃＶの加速電圧で１　０１７ｃｍ−”程度注入して
不活性化領域３２を形成する。こうして講３０及び不活
性化領域３２によって能動層１６を分離する。

次いで、Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕからなるソース・
ドレイン電極２０ａ、２０ｂ及ひＡ．ｌｌからなるゲー
ト電極２２ａ、２２ｂを形成し、更に層間絶縁層及び配
線層（図示せず）を形成して、Ｈ　Ｅ　Ｍ　Ｔ素子２４
ａ、２４ｂを完成させる。

このように第４の実施例によれば、素子分離領域におい
て、能動層１６を分離する消３０がｉ型ＧａＡｓ高絶縁
性バッファ層６を完全に除去すると共に、涌３０底部の
ｉ型ＧａＡｓバッファ層５表面に不活性化領域３２が形
成されていることに３つ より、渦３０底部のｊ型Ｇ　ａ　Ａ　ｓバッファ層５表
面を流れるリーク電流を減少させることができるため、
上記第３の実施例のように消３０だけが形成されている
場合よりも更に素子分離の効果を向」ニさせてほぼ完全
な素子分離を実現することができる。例えば上記第１の
実施例の不活性化領域１８に上る素子分離の場合と比べ
ると、リーク゛社流を約１桁減少させることができた。

このようにしてザイドゲ−１〜効果の抑制を向上させる
ことができる。

また、ｊ型Ｇ　ａ　Ａ　ｓ高絶縁性バッファ層２６の成
長温度２００’Ｃと続いて形成するｉ型ＧａＡｓバッフ
ァ層５の成長温度３　８　０　’Ｃとのｉ品度差が小さ
いために、成長装置のウエーハを固定するホルダの温度
変化に要する時間が短縮され、上記第２の実施例よりも
スループットを向上させることができる。

次に、本発明の第５の実施例によるｌ｛　Ｅ　Ｍ　’Ｆ
を、第６図を用いて説明する。

第６図（ａ）は第５の実施例によるＩＩ　ＥＭ　”Ｖを
３３ 示す断面図、第６図（ｂ）はその平面図である。

なお、上記第１図及び第５図に示したＨ　Ｅ　Ｍ　’Ｖ
と同−の横成要素には同一符号をイ４して説明を省略す
る。

第６図において、半絶縁性ＧａＡｓ基板２上に、ｉ型Ｇ
ａＡｓバッファ層４、ｉ型Ｇ　ａ　Ａ　ｓ高絶縁性バッ
ファ層６、ｉ型ＧａＡｓバッファ層８並びにｉ型ＧａＡ
ｓ層１０、■〕型Ａｊ　Ｏ．３　Ｇ　ａｏ７ＡＳ電子供
給層１２及びｌｌ型ＧａＡｓキャップ層１４からなる能
動層１６を形成する。

次いで、負の高電圧か印加される素子の形成予定領域の
周囲のみに、化学エッチングによってｊ型ＧａＡｓバッ
ファ層６にまで達する講３０を形成し、能動層１６を分
離する。そして酸素イオンの注入により、露出した７１
４３０内のｉ型ＧａＡｓバヅファ層４表面に不活性化領
域３２を形成すると同時に、低電圧が印加される他の素
子の素子分離領域にｉ型ＧａＡｓバッファ層８にまで達
する不活性化領域ｌ８を形成する。

次いで、泊３０及び不活性化領域３２並びに不３４ 活性化領域１８によって分離された素了領域に、Ａ　ｕ
　Ｇ　ｅ　／　Ａ　ｕからなるソース・ドレイン電ｌｆ
Ｊ！２０ａ、２０ｂ、２０ｃ、２０ｄ及びＡ１からなる
ゲート電極２　２　ａ、２２ｂ、２２ｃ、２２ｄを形成
し、更に層間絶縁層及び配線層（図示せず）を形成して
、Ｈ　Ｅ　Ｍ　Ｔ素子２４ａ、２４ｂ、２４ｃ、２４ｄ
を完戒させる。

このように第５の実施例によれは、索予分離領域におい
て、負の高電圧が印加されるＩＩ　ＥＭ　Ｔ索子２４ｌ
）周囲を聞んで素子分離の効果の極めて大きい湧３０及
び不活性化領域３２を形成し、低電圧が印加される他の
Ｈ　Ｅ　Ｍ　Ｔ素予２４ａ、２４ｃ、２４ｄ周囲には不
活性化領域１８を形成することにより、隣接する素子の
電極に負の電圧が印加される場合に発生ずるサイドゲー
１〜効果をＩＩ　Ｅ　Ｍ　Ｔ全体として効果的に抑制す
ることかできる。

また、Ｈ　Ｅ　Ｍ　Ｔ全体としては、溝３０か形成され
る素子分離領域を減少させることができるため、泊３０
形成による非平坦化や素子分離距離の増大を最小に抑え
ることができる。

３　５ なお、上記第５の実施例において、負の高電圧が印加さ
れるＨ　Ｂ　Ｍ　Ｔ素子２４ｂ周囲のみに溝３０及び不
活性化領域３２が形成されているが、このＩ−Ｔ　Ｅ　
Ｍ　Ｔ素子２４ｂ周囲を完全に囲まなくとも、サイドグ
ー１〜効果を抑制する効果を奏することができる。

また、工１の高電圧か印加されるＨ　Ｅ　Ｍ　Ｔ素子２
４ｂではなく、低電圧が印加される他のＨ　Ｅ　Ｍ　Ｔ
素子２４ａ、２４ｃ、２４ｄ周囲に講３０及び不活性化
領域３２を形成しても、同様の効果を奏することがてき
る。

更に、サイドゲート効果の発生しゃずい１｛　Ｆ，　Ｍ
′Ｉ゛索子２４ｂ周囲と発生しにくいＨ　Ｅ　Ｍ　Ｔ素
子２４ａ、２４ｃ、２４ｄ周囲とに形成する素子分離領
域として、消３０及び不活性化領域３２と不活性化領域
１８とを組み合わせて配置しているが、これら以外にも
−Ｌ記第３図に示されるｉ型ＧａＡＳバッファ層４にま
で辻する不活性化領域２８や上記第４図に示されるｉ型
Ｇ　ａ　Ａ　ｓバ・ソファ層６にまで達する消３０たけ
等もあり、これらのうち３　６ の任意の組合わせであってもよい。

次に、本発明の第６の実施例によるＨ　Ｅ　Ｍ　’Ｔ’
を、第７図を用いて説明する。

なお、上記第１図及び第３図に示した｝−Ｉ　Ｅ　Ｍ　
Ｔと同一の構成要素には同一符号を付して説明を省略す
る。

第７図＜ａ＞において、半絶縁性Ｇ　ａ　Ａ　Ｓ基板２
上に、成長温度６８０゜Ｃでｉ型ＧａＡｓバッファ層４
を形成した後、成長温度２００℃でｉ型Ｇａ　Ａ　ｓ　
晶絶縁性バッファ層６を形成するために、成長装置のウ
エーハを固定するホルダの温度を下げるが、第４図（ｂ
）に示されるように、この降温過程においても成長を止
めることなく、温度変化バッファ層３４を形成する。そ
して温度変化バッファ層３４上に、引き続き成長温度２
００℃でｉ型ＧａＡｓ高絶縁性バッファ層６を形成した
後、成長温度６８０゜Ｃでｉ型ＧａＡｓバッファ層８を
形成するためのＹノ温過程においても、同様にして温度
変化バッファ層３６を形成する。

次いで、この温度変化バッファ層３６」二に、ｉ３７ 型ＧａＡｓバッフγ層８並びにｉ型ＧａＡｓ層１０、ｎ
型Ａｊ　Ｏ．３　Ｇ　ａｏ７Ａ　ｓ電子供給層１２及び
ｎ型ＧａＡｓキャップ層１４からなる能動層１６を形成
する。そして酸素イオンの注入により、ｉ聖ＧａＡｓバ
ッファ層４にまで達する不活性化領域２８を形成し、能
動層１６を分離する。

次いで、不括性化領域２８によって分離された素子領域
に、Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕからなるソース・トレ
イン電極２０ａ、２０ｂ及びＡ．Ｑからなるゲート電極
２２ａ、２２ｂを形成し、更に層間絶縁層及び配線層（
図ｊＪ＜せず）を形成して、ＩＩ　ＥＭ　ｉ”素子２４
ａ、２４ｂを完成させる。

このように第６の実施例によれば、上記第１の実施例か
ｉ型ＧａＡｓバッファ層４、ｉ型ＧａＡＳ高絶縁性バッ
ファ層６、ｉ型ＧａＡｓバッファ層８を順に形成する際
、各層の成長の間では一旦成長を止め、それぞれの成長
温度に変化させた後に再び成長を始めているのに対して
、この温度変化の過程においても成長を継続して、温度
変化バッファ層３４、３６を形成することにより、上記
３８ 第１の実施例よりもスループットを向上させることかで
きる。

なお、温度変化バッファ層３４、３６において、第７図
（ｂ）〜（ｄ）に示されるように、欠陥が多く導入され
始める限界温度３５０゜Ｃより高い温度における部分は
、ｉ型ＧａＡｓバッファ層４、８と同じ高品質の改質と
なり、限界記度３５０゜Ｃより低い温度における部分は
、ｉ型Ｇ　ａ　Ａ　Ｓ　Ａ絶縁性バッフγ層６と同じ高
電界に強くかつ高抵抗特性の）模質となる。

次に、本発ＤＪＩの第７の実施例によるＨ　ＥＭ　’Ｖ
を、第８図を用いて説明する。

なお、上記第３図及び第７図に示したＦＩＥＭＴと同−
の楊成要索には同−符弓を｛＝Ｊして説明を省略する。

第８図（ａ）において、半絶縁性ＧａＡｓ基板２上に、
成長温度２００℃で、厚さ５００人のｉ型ＧａＡｓ高絶
縁性バッファ層２６を形威した後、第８図（ｂ）に示さ
れるように、６８０℃への昇温過程においても戚長を止
めることなく、温度変化バッファ層３８を形成する。そ
してこの温度変化バッファ層３８−Ｌに、引き続き成長
温度６８０゜Ｃでｉ型ＧａＡｓバッファ層４を形成する
。

次いで、上記第６の実施例と同様にして、温度変化バッ
ファ層３４、ｉ型ＧａＡｓ高絶縁性バッファ層６、温度
変化バッファ層３６、ｉ型ＧａＡＳバッファ層１ｆｆｌ
ひにｉ型ＧａＡｓ層１０、ｎ型Ａ　ｊ　０．　３　Ｇ　
ａ　０．　７　Ａ　Ｓ電子供給層１２及びｎ型ＧａＡｓ
−ｑヤップ層１４からなる能動層１６を形成する。そし
て酸素イオンの注入により、不活性化領域２８を形成し
、能動［１６を分離する。

次いで、不活性化領域２８によって分離された素子領域
に、Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕからなるソース・ドレ
イン電＆　２　０　ａ、２０ｂ及びＡｆＪからなるゲー
ト電％　２　２　ａ、２２ｂを形成し、更に層間絶縁層
及び配線層（図示せず）を形成して、Ｈ　Ｅ　Ｍ　’Ｆ
素子２４ａ、２４ｂを完成させる。

このように第７の実施例によれは、上記第２の実施例が
ｉ型ＧａＡｓ高絶縁性バッファ層２６、ｉ型ＧａＡｓバ
ッフｙ　Ｎ　４、ｉ型ＧａＡｓ高絶縁３　９ 性バッファ層６、ｉ型ＧａＡｓバッファ層８を順に形成
する際、各層の成長の間では−旦成長を止め、それぞれ
の成長温度に変化させた後に再び成長を始めているのに
対して、この温度変化の過程においても成長を継続して
、温度変化バッファ層３８、３４、３６を形成すること
により、」二記第２の実施例よりもスループットをｉｆ
り上させることかてきる。

なお、温度変化バッファ層３８において、第８図（ｂ）
〜（ｄ）に示されるように、限界温度３５０゜Ｃより高
い温度における部分は、ｉ型ＧａＡＳバッファ層４と同
じ高品質の膜質となり、低い温度にお（つる部分は、ｉ
型ＧａＡｓ高絶縁性バッファ層２６と同じ高電界に強く
かつ高抵抗特性の膜質となる。

次に、本発明の第８の実施例によるＨ　Ｅ　Ｍ　Ｔを、
第９図を用いて説明する。

なお、上記第４図及び第７図に示したＨ　Ｅ　Ｍ　Ｔと
同一の構成要素には同一符号を付して説明を省略する。

４１ ４　Ｕ 第９図において、半絶縁性ＧａＡｓ基板２上に、成長温
度３８０℃でｉ型Ｇ　ａ　Ａ　ｓバッファ層５を形成し
た後、第９図（ｂ）に示されるように、２００℃への降
温過程においても成長を止めることなく、温度変化バッ
フγ層４０を形成する。そしてこの温度変化バッファ層
４０上に、引き続き成長温度２００℃においてｉ型Ｇａ
Ａｓ高絶縁性バッファ層６を形成する。

次いで、上記第７の実施例と同様にして、温度変化バッ
ファ層３６、ｉ型ＧａＡｓバッファ層８並びにｉ型Ｇａ
Ａｓ層１０，ｎ型Ａｊ　０．　３　Ｇ　ａ　ｏ７　Ａ　
ｓ電子供給層１２及びｌ１型ＧａＡｓキャップ層１４か
らなる能動層１６を形成する。そして酸素イオンの注入
により、不活性化領域２８を形成し、能動Ｎ１６を分離
する。

次いで、不活性化領域２８によって分離された素子領域
に、Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕからなるソース・ドレ
イン電極２０ａ、２０ｂ及びＡ．ｌｌからなるゲート電
極２２ａ、２２ｂを形成し、更に眉間絶ＩＩｉｉｎ層及
び配線ｆｇＪ（図示せず〉を形成して、ＩＩ　ＥＭ　’
ｒ素４２ 子２４ａ、２４ｂを完成させる。

このように第８の実施例によれば、ｉ型ＧａＡＳバッフ
ァ層５の成長温度が３８０℃で、ｊ型ＧａＡｓ高絶縁性
バッファ層６の成長温度が２００゜Ｃとその差が小さく
、従ってこれらの間に成長させる温度変化バッファ層４
０の成長温度の変化の範囲も小さくなるため、上記第３
の実施例の場合よりも更にスループッ１〜を向上させる
ことができる。

なお、温度変化バッファ層４０において、第９図（ｂ）
〜（ｄ）に示されるように、限界温度３５０゜Ｃより高
い温度における部分はｉ型Ｇ　ａ　Ａ　ｓバッファ層５
と同じ高品質の膜質となり、低い温度における部分はｉ
型ＧａＡｓ高絶縁性バッファ屑６と同じ高電界に強くか
つ高抵抗特性の膜質となる。

次に、本発明の第９の実施例による｝｛　ＥＭ　’「を
、第１０図を用いて説明する。

なお、上記第５図及び第９図に示したＨＥＭＴと同−・
の椙成要素には同−符号を付して説明を省略する。

第１０図（ａ）において、半絶縁性ＧａＡｓ基板２上に
、成長温度２００℃でｉ型ＧａＡｓ高絶縁性バッファ層
２６を形成した後、第１０図（ｂ）に示されるように、
３８０℃への昇温過程においても成長を止めることなく
、温度変化バッファ層４２を形成する。そしてこの温度
変化バッファ層４２上に、引き続き成長温度３８０℃で
ｊ型ＧａＡｓパッファ層５を形戊する。

次いで、Ｊ二記第８の実施例と同様にして、温度変化ハ
ッファ層４０、ｉ　）Ｊ　Ｇ　ａ　Ａ　ｓバツファ層８
並びにｉ型ＧａＡｓ層１０、ｎ型Ａ　．Ｑ　０．　３　
Ｇ　ａ　ｏ’ｒ　Ａ　ｓ電子供給層１２及びｎ型ＧａＡ
ｓキャップ層１４からなる能動層１６を形成する。そし
て酸素イオンの注入により、不活性化領域２８を形成し
、能動層１６を分離する。

次いで、不活性化領域２８によって分離された素子領域
に、Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕからなるソース・ドレ
イン電Ｍ！２　０　ａ、２０ｂ及びＡ．Ｑからなるゲー
ト電極２２ａ、２２ｂを形威し、更に層間絶縁層４３ 及び配線ＴｖＪ（図示せず）を形成して、Ｈ　Ｆ，　Ｍ
　’Ｔ’素子２４ａ、２４ｂを完成させる。

このように第９の実施例によれば、ｉ型ＧａＡＳ高絶縁
ノト１ミバッファ層２６の成長温度が２　０　０　’Ｃ
であり、ｉ型ＧａＡｓバッファ層５の成長温度が３８０
℃とその温度差が小さく、従ってこれらの間に成長させ
る温度変化バッファ層４２の成長温度の変化の範囲も小
さくなるため、」二記第４の実施例の場合よりもスルー
プッ１〜を向．Ｌさせることができる。

なお、温度変化バッファ層４２において、第１０図（ｂ
）〜（ｄ）に示されるように、限界温度３５０℃より高
い温度におＩｆる部分は、ｉ型ＧａＡｓバッファ層５と
同じ高品質の膜質となり、低い温度における部分は、ｉ
型ＧａＡｓ高絶縁性バッファ層２６と同じ高電界に強く
かつ高抵抗特性の１摸質となる。

また、上記第１乃至第９の実施例においては、バッファ
層にＧａＡｓを用いたＨ　Ｅ　Ｍ　ｉ”の場合について
述べたが、これに限定されず、例えばＡ．ｌｌ４　５ ４　４ ＧａＡｓ、Ｉ　ｎＧａＡｓ，Ｉ　ｎＡｆＪＡｓ等の他の
材料を用いたＨ　Ｅ　Ｍ　’Ｉ’であってもよいし、１
−｛　Ｅ　Ｍ１゛以外のＭＢＳＦＢＴ，ＨＢＴ等の他の
化合物半導体装置であってもよい。

［発明の効果］ 以上のように本発明によれは、半導体基板上に、高品質
の第１のバッファ層と高絶縁性の第２のバヅファ層とを
積層することにより、第１のバツファ層によってバッフ
ァ層全体の厚さが確保され、厚さを薄くした高絶縁性の
第２のバツファ層が能動層の近傍に設けられているため
、この能動層に形成する素子分離領域と合わせて、隣接
する素子間に流れるリーク電流を減少させ、室温、低温
のいずれにおいても、サイドゲート効果の発生を抑制す
ることができる。

更に、半導体基板と第１のバツファ層との間に高絶縁性
の第４のバツファ層が形成されることにより、サイドゲ
ート効果の発生を抑制する効果を更に大きくすることが
できる。

４６ また、素子分離領域として、能動層に不活性イオンを注
入した不活性化領域や溝や溝底部に不活性化領域を形成
することによって素子分離領域を形成することができる
。このとき、高絶縁性の第２のバッファ層が能動層の近
傍に設けられているため、高絶縁性の第２のバッファ層
又は第１のバッファ層にまで達するように素子分離領域
を形成することが容易にでき、サイドゲー１・効果の発
生を抑制する効果を更に大きくすることができる。

また、第１のバッファ層又は第１及び第３のバッファ層
を、欠陥が多く導入され始める限界温度より高い成長温
度で形成し、高絶縁性の第２のバッファ層又は第２及び
第４のバッファ層をその限界温度より低い成長温度で形
成する際に、第１のバッファ層を形成する成長温度を限
界温度の近くまで低くすることにより、成長温度の変化
を小さくすることができ、スループットを向上させるこ
とができる。

更にまた、限界温度より高い成長温度と限界温度より低
い成長温度との間で成長温度が変化している際にもバッ
ファ層の成長を止めずに連続して成長させることにより
、スループッ１〜を１ｒり」ニさせることができる。

これにより、室温、低温を問わすサイドゲート効果の発
生を防止して、高密度化及び高集積化を実現すると共に
、製造におけるスループットを向上させることかできる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるＨ　Ｅ　Ｍ　Ｔを
示ず図、 第２図は第１図のＨＥＭＴの特性を示すグラフ、第３図
乃至第１０図はそれぞれ本発明の第２乃至第９の実施例
によるＨＥＭＴを示ず図、第１１図は従来のＨＥＭＴを
示す図、 第１２図及び第１３図はそれぞれ第１１図のＨＥ　Ｍ　
Ｔの特性を示ずグラフである。 図において、 ２・・・・・・半絶縁性Ｇ　ａ　Ａ　ｓ基板、４　　’
／ ４、５、８、４　６　−・−　−−−　ｊ型Ｇ　ａ　Ａ
　ｓバッファ層、６、２６、４４・・・・・・ｉ型Ｇａ
Ａｓ高絶縁性バッファ層、 １　０−＝−ｉ型ＧａＡｓＪｌ］Ｏ、 １　２　−　−−−　ｎ型Ａ．ｆｌ　Ｏ．ｉ　Ｇａ０．
７　Ａｓ電子供給層、１４・・・・・・ｎ型ＧａＡｓキ
ャップ層、１６・・・・・・能動層、 １８、２８、３２・・・・・・不活性化領域、２０ａ、
２０ｂ・・・・・・ソース・ドレイン電極、２２ａ、２
２ｂ・・・・・・ゲート電極、２４ａ、２４　ｂ−・−
ＨＥＭ”Ｉ’素子、３０・・・・・・溝、 ３４、３６、３８、４０、４２・・・・・・温度変化バ
ッファ層。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成された第１のバッファ層と、 前記第１のバッファ層上に形成された高絶縁性の第２の
   バッファ層と、 前記第２のバッファ層上に形成された能動層と、前記能
   動層に形成される素子を電気的に分離する素子分離領域
   と を有することを特徴とする半導体装置。 ２、請求項１記載の装置において、前記第２のバッファ
   層と前記能動層との間に、第３のバッファ層が形成され
   ていることを特徴とする半導体装置。 ３、請求項１又は２記載の装置において、前記半導体基
   板と前記第１のバッファ層との間に、高絶縁性の第４の
   バッファ層が形成されていることを特徴とする半導体装
   置。 ４、請求項１乃至３のいずれかに記載の装置において、
   前記素子分離領域が、前記能動層への不活性イオンの注
   入によつて形成された不活性化領域を有する第１の素子
   分離領域であることを特徴とする半導体装置。 ５、請求項４記載の装置において、前記第１の素子分離
   領域の前記不活性化領域が、前記第２のバッファ層にま
   で達していることを特徴とする半導体装置。 ６、請求項１乃至３のいずれかに記載の装置において、
   前記素子分離領域が、少なくとも前記第２のバッファ層
   にまで達している溝が形成されている第２の素子分離領
   域であることを特徴とする半導体装置。 ７、請求項６記載の装置において、前記第２の素子分離
   領域が、前記溝底部の前記第１又は第２のバッファ層表
   面に、不活性イオンの注入によって形成された不活性化
   領域を有していることを特徴とする半導体装置。 ８、請求項４又は５記載の前記第１の素子分離領域と、
   請求項６又は７記載の前記第２の素子分離領域とを、共
   に有していることを特徴とする半導体装置。 ９、半導体基板上に、欠陥が多く導入され始める限界温
   度より高い成長温度で第１のバッファ層を形成する工程
   と、 前記第１のバッファ層上に、前記限界温度より低い成長
   温度で高絶縁性の第２のバッファ層を形成する工程と、 前記第２のバッファ層上に、前記限界温度より高い成長
   温度で能動層を形成する工程と、 前記能動層に設けられる素子を電気的に分離する素子分
   離領域を形成する工程と を有することを特徴とする半導体装置の製造方法。 １０、請求項９記載の方法において、前記第２のバッフ
   ァ層を形成する工程と前記能動層を形成する工程との間
   に、前記限界温度より高い成長温度で第３のバッファ層
   を形成する工程を有していることを特徴とする半導体装
   置の製造方法。 １１、請求項９又は１０記載の方法において、前記第１
   のバッファ層を形成する工程の前に、前記半導体基板上
   に、前記限界温度より低い成長温度で高絶縁性の第４の
   バッファ層を形成する工程を有していることを特徴とす
   る半導体装置の製造方法。 １２、請求項９乃至１１のいずれかに記載の方法におい
   て、前記第１のバッファ層を形成する成長温度が、前記
   能動層を形成する成長温度より低いことを特徴とする半
   導体装置の製造方法。 １３、請求項９乃至１２のいずれかに記載の方法におい
   て、前記限界温度より高い成長温度と前記限界温度より
   低い成長温度との間で温度が変化している際にもバッフ
   ァ層の成長を行ない、温度変化バッファ層を形成するこ
   とを特徴とする半導体装置の製造方法。