JPS6360570A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6360570A JPS6360570A JP20367886A JP20367886A JPS6360570A JP S6360570 A JPS6360570 A JP S6360570A JP 20367886 A JP20367886 A JP 20367886A JP 20367886 A JP20367886 A JP 20367886A JP S6360570 A JPS6360570 A JP S6360570A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエピタキシャル結晶により作製される電界効果
トランジスタに係り、特にｎ中型キャップ層を厚膜化し
、キャップ層の下層にアンドープ層又はｎ−層を有する
構造において寄生抵抗を減小せしめるに好適な半導体装
置に関する。
トランジスタに係り、特にｎ中型キャップ層を厚膜化し
、キャップ層の下層にアンドープ層又はｎ−層を有する
構造において寄生抵抗を減小せしめるに好適な半導体装
置に関する。
従来、ヘテロ接合界面に形成される２次元電子ガスをト
ランジスタの能動層に利用したデバイスにおいて、高性
能化のための一方法として、ソース・ゲート間抵抗の低
減化が要求されていた。そのため、ソース電極をゲート
電極に対してセルファラインに２形成する方法がある。
ランジスタの能動層に利用したデバイスにおいて、高性
能化のための一方法として、ソース・ゲート間抵抗の低
減化が要求されていた。そのため、ソース電極をゲート
電極に対してセルファラインに２形成する方法がある。
また、 ＧａＡｓ／Ａ Ｑ Ｇ ａ Ａ ｓへテロ接合
ＦＥＴにおいて、ｎ４−ＧａＡｓキャップ層を厚膜化し
、そのキャップ層を低抵抗にすることにより、ソース・
グー１−間抵抗を低減する方法が考えられている。この
方法は。
ＦＥＴにおいて、ｎ４−ＧａＡｓキャップ層を厚膜化し
、そのキャップ層を低抵抗にすることにより、ソース・
グー１−間抵抗を低減する方法が考えられている。この
方法は。
ソース・ゲート間の領域において、２次元電子ガスとｎ
＋−ＧａＡｓ キャップ層内のバルク電子の両者を電
気伝導の担体として用いることにより抵抗の低減化を図
ることが可能となった。これは、応用物理学会講演予稿
集 ３ Ｐ−Ｔ −１１（１９８６年４月）に論じられ
ている。
＋−ＧａＡｓ キャップ層内のバルク電子の両者を電
気伝導の担体として用いることにより抵抗の低減化を図
ることが可能となった。これは、応用物理学会講演予稿
集 ３ Ｐ−Ｔ −１１（１９８６年４月）に論じられ
ている。
前記ｎ＋−ＧａＡｓ キャップ層厚膜化によるソース
・ゲート間抵抗の低減化の方法は、ｎ＋−ＧａＡｓキャ
ップ層自身の低抵抗化を図るため、１６０ｎｍの膜厚を
有していた。したがってオーミック１１！極は１６０ｍ
の膜厚をもつｎ ＋ −Ｇ ａ Ａ ｓ 層上に形成さ
れている（第２図）。
・ゲート間抵抗の低減化の方法は、ｎ＋−ＧａＡｓキャ
ップ層自身の低抵抗化を図るため、１６０ｎｍの膜厚を
有していた。したがってオーミック１１！極は１６０ｍ
の膜厚をもつｎ ＋ −Ｇ ａ Ａ ｓ 層上に形成さ
れている（第２図）。
また２次元電子ガスへのオーミック接触の検討から、ｎ
＋ＧａＡｓ キャップ層が１５０ｎｍの厚みを有する
と、もはやオーミック合金層が２次元電子ガス層へ到達
していないことが明らかとなっている（応用物理学会予
稿集２ｐ−５−１４（ｉ９８６年４月））。
＋ＧａＡｓ キャップ層が１５０ｎｍの厚みを有する
と、もはやオーミック合金層が２次元電子ガス層へ到達
していないことが明らかとなっている（応用物理学会予
稿集２ｐ−５−１４（ｉ９８６年４月））。
したがって、ｎ÷−Ｇ ａ Ａ ｓ キャップ層の厚
膜化はｎ＋−ＧａＡｓ キャップ層自身の抵抗の低減
化は可能であるが、逆に、２次元電子ガスへのオーミッ
クという立場から言えば、ＧａＡｓキャップ層と２次元
電子ガスとのオーミック性はオーミックアロイ層が寄与
しない分だけ不利に働き、限界がある。
膜化はｎ＋−ＧａＡｓ キャップ層自身の抵抗の低減
化は可能であるが、逆に、２次元電子ガスへのオーミッ
クという立場から言えば、ＧａＡｓキャップ層と２次元
電子ガスとのオーミック性はオーミックアロイ層が寄与
しない分だけ不利に働き、限界がある。
また、高耐圧化のためには、ゲート直下の半導体層とし
て、アンドープ層もしくはｎ−層を設ける構造が知られ
ている。この構造の場合、エピタキシャル結晶を用いた
場合、当然に、ソース電極及びドレイン電極の下方に該
アンドープ層もしくはｎ−層が設けられる。したがって
、ｎ＋−にａＡｓキャップ層が極度に厚い場合、オーミ
ック合金層が該キャップ層を貫通することが不可能とな
り。
て、アンドープ層もしくはｎ−層を設ける構造が知られ
ている。この構造の場合、エピタキシャル結晶を用いた
場合、当然に、ソース電極及びドレイン電極の下方に該
アンドープ層もしくはｎ−層が設けられる。したがって
、ｎ＋−にａＡｓキャップ層が極度に厚い場合、オーミ
ック合金層が該キャップ層を貫通することが不可能とな
り。
該アンドープ層もしくはｎ−層にもオーミック合金層は
貫通しない、そのため、アンドープ層もしくはｎ−層の
存在は、２次元電子ガスへのオーミック性を悪くシ、結
果的に、ソース・ゲート間抵抗の低減化に役立たな（な
るという問題があった。
貫通しない、そのため、アンドープ層もしくはｎ−層の
存在は、２次元電子ガスへのオーミック性を悪くシ、結
果的に、ソース・ゲート間抵抗の低減化に役立たな（な
るという問題があった。
本発明の目的は、キャップ層を厚膜し、低抵抗化を図り
つつ、オーミック合金層を２次元電子へガスへ到達させ
ることにより、ソース・ゲート間抵抗を低減化させるこ
とにある。
つつ、オーミック合金層を２次元電子へガスへ到達させ
ることにより、ソース・ゲート間抵抗を低減化させるこ
とにある。
上記目的は、ｎ＋キャップ層を厚膜化し、かつ。
ソース・ドレイン電極を形成する際、該ｎ＋キャップ層
に、当該キャップ層を貫通しないようにして、言い換え
れば、深さが当該キャップ層の厚さを越えないようにし
て孔を形成し、その孔の少なくとも側壁に接するように
オーミック電極を形成することにより、達成される。
に、当該キャップ層を貫通しないようにして、言い換え
れば、深さが当該キャップ層の厚さを越えないようにし
て孔を形成し、その孔の少なくとも側壁に接するように
オーミック電極を形成することにより、達成される。
第１図は、Ａ Ｑ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ
ｓ ヘテロ接合を用いた本発明によるＦＥＴ （’ａ界
効果型トランジスタ）の断面図であるｓ ｎ＋ −Ｇａ
Ａｓキャップ層６は、厚膜化されていて低抵抗化を図っ
ているのは従来技術通りである。ソース電極７及びドレ
イン電極８を形成する際、ｎ＋ −ＧａＡｓキャップ層
６に孔を形成したのち電極を該キャップ層６に形成する
のは、２次元電子ガス層へのオーミック合金層による電
場の到達が可能となるように、電極と２次元電子ガス層
の距離を縮小させるためである。また、該オーミック電
極とｎ＋キャップ層の孔が隙間なく接するように形成す
るのは、横方向のｎ＋キャップ層を通して流れる電流に
対する抵抗が大きくならないようにするためである。
ｓ ヘテロ接合を用いた本発明によるＦＥＴ （’ａ界
効果型トランジスタ）の断面図であるｓ ｎ＋ −Ｇａ
Ａｓキャップ層６は、厚膜化されていて低抵抗化を図っ
ているのは従来技術通りである。ソース電極７及びドレ
イン電極８を形成する際、ｎ＋ −ＧａＡｓキャップ層
６に孔を形成したのち電極を該キャップ層６に形成する
のは、２次元電子ガス層へのオーミック合金層による電
場の到達が可能となるように、電極と２次元電子ガス層
の距離を縮小させるためである。また、該オーミック電
極とｎ＋キャップ層の孔が隙間なく接するように形成す
るのは、横方向のｎ＋キャップ層を通して流れる電流に
対する抵抗が大きくならないようにするためである。
以下１本発明の詳細な説明する。
実施例
本発明を第１図を用いて説明する。まず半絶縁性Ｇ ａ
Ａ ｓ基板１上に、周知のＭＢＥ （分子線エピタキ
シー）装置により、基板温度６５０℃の条件のもとで、
アンドープＧ ａ Ａ ｓ層（１μｍ）２、アンドープ
Ａ Ｑ ｘＧ ａ ｔ−ｘＡ ｓ 層Ｃｘ＝０．３、通
常！＝０．２より０．４程度のもの、厚さ４０人、通常
２０八〜６０人）３、ｎ” −Ａ Ｑ Ｇ ａ Ａ ｓ
層（濃度：１．８Ｘ１０”■−３、厚さ＝３５０人）４
゜アンドープＡ Ｑ Ｇ ａ Ａ ｓ層（厚さ２１００
人）５、ｎ＋ −−Ｇ ａ Ａ ｓ層（濃度： ３ Ｘ
１０”ｃｙａ’″８．厚さ：１６００人）６を、順次
、エピタキシャル法により成長する。
Ａ ｓ基板１上に、周知のＭＢＥ （分子線エピタキ
シー）装置により、基板温度６５０℃の条件のもとで、
アンドープＧ ａ Ａ ｓ層（１μｍ）２、アンドープ
Ａ Ｑ ｘＧ ａ ｔ−ｘＡ ｓ 層Ｃｘ＝０．３、通
常！＝０．２より０．４程度のもの、厚さ４０人、通常
２０八〜６０人）３、ｎ” −Ａ Ｑ Ｇ ａ Ａ ｓ
層（濃度：１．８Ｘ１０”■−３、厚さ＝３５０人）４
゜アンドープＡ Ｑ Ｇ ａ Ａ ｓ層（厚さ２１００
人）５、ｎ＋ −−Ｇ ａ Ａ ｓ層（濃度： ３ Ｘ
１０”ｃｙａ’″８．厚さ：１６００人）６を、順次
、エピタキシャル法により成長する。
アンドープＡ Ｑ Ｇ ａ Ａ ｓ層５はゲートに接す
る層であり、ゲートリーグ電流をおさえ、耐圧を大きく
するために設けられたものである。
る層であり、ゲートリーグ電流をおさえ、耐圧を大きく
するために設けられたものである。
次に、メサエッチにより素子間分離を行なった後、ＣＶ
Ｄ法によ）Ｊ Ｓ ｉ ０２ 膜（厚さ５０００人）１
０を形成し、通常のホトリソグラフィ・プロセスを用い
て、ソース電極７、及びドレイン電極８のための孔を形
成するが、その方法としてまずＳｊ、０２１０ をド
ライエッチを用いて孔あけしたのち、引き続き、ｎ÷−
〇 ａ Ａ ｓ キキャップ層６を５００人程変りェ
ットエツチングにより孔あけする。この際、ｎ÷−Ｇ
ａ Ａ ｓキャップ層の膜厚が１６００人の場合には、
３００人程４以上のエツチングにより低抵抗化の効果が
あられ九る。さらにＳｉ○２１０をウェットエッチにて
サイドエッチさせ、リフトオフしやすい形にする。その
うち、Ａ ｕ ／ Ｎ ｉ ／ Ａ ｕ Ｇ ｅを蒸着
し、熱処理（４００℃２分）を行ないソースな極７、ド
レイン電極８を形成する。さらに、ＥＢ（電子線）描画
法を用いて、ゲートパターン形成する。その際。
Ｄ法によ）Ｊ Ｓ ｉ ０２ 膜（厚さ５０００人）１
０を形成し、通常のホトリソグラフィ・プロセスを用い
て、ソース電極７、及びドレイン電極８のための孔を形
成するが、その方法としてまずＳｊ、０２１０ をド
ライエッチを用いて孔あけしたのち、引き続き、ｎ÷−
〇 ａ Ａ ｓ キキャップ層６を５００人程変りェ
ットエツチングにより孔あけする。この際、ｎ÷−Ｇ
ａ Ａ ｓキャップ層の膜厚が１６００人の場合には、
３００人程４以上のエツチングにより低抵抗化の効果が
あられ九る。さらにＳｉ○２１０をウェットエッチにて
サイドエッチさせ、リフトオフしやすい形にする。その
うち、Ａ ｕ ／ Ｎ ｉ ／ Ａ ｕ Ｇ ｅを蒸着
し、熱処理（４００℃２分）を行ないソースな極７、ド
レイン電極８を形成する。さらに、ＥＢ（電子線）描画
法を用いて、ゲートパターン形成する。その際。
ｎ＋−ＧａＡｓ 層６はＣＣＡｚＦｚ／Ｈｅ系選択性ド
ライエツチングにより、制御性よく、アンドープＡｌ２
ＧａＡｓ層５の手前までエツチング除去し。
ライエツチングにより、制御性よく、アンドープＡｌ２
ＧａＡｓ層５の手前までエツチング除去し。
かつ、ゲート金属がｎ＋ −ＧａＡｓキャップ層に接し
ないようにするため、ｎ” ＧａＡｓ キャップ層
をサイドエッチし、０．０５〜０．１μｍ程度のすき間
１１を設けた。これは耐圧を大きくとるために必要な工
程である。ＡＱを蒸着し、リフトオフすることにより、
ゲート長０．３μｍ、ゲート幅１５０μｍのゲート電極
９を形成した。
ないようにするため、ｎ” ＧａＡｓ キャップ層
をサイドエッチし、０．０５〜０．１μｍ程度のすき間
１１を設けた。これは耐圧を大きくとるために必要な工
程である。ＡＱを蒸着し、リフトオフすることにより、
ゲート長０．３μｍ、ゲート幅１５０μｍのゲート電極
９を形成した。
本実施例による装置は、耐圧ＨＩＩＶ、にｍ：２８０
ｍ Ｓ ／ ｙ、Ｒｓ ： ０．８Ω・ｏｎ、Ｒｃ：０
．２Ω・塵、と高性能を示し、高周波特性としては、１
２ＧＨｚにおいて、ＮＦ（雑音指数）：０．９ｄＢ、Ｇ
ａ ｉ ｎ（利得）：１２ｄＢであった。
ｍ Ｓ ／ ｙ、Ｒｓ ： ０．８Ω・ｏｎ、Ｒｃ：０
．２Ω・塵、と高性能を示し、高周波特性としては、１
２ＧＨｚにおいて、ＮＦ（雑音指数）：０．９ｄＢ、Ｇ
ａ ｉ ｎ（利得）：１２ｄＢであった。
なお、ゲート直下のアンドープＡ Ｑ Ｇ ａ Ａ ｓ
層５は、耐圧を小さくしない程度に２ Ｘ １． Ｏ”
ｃｓ−８以下のｎ−−ＡＱＧａＡｓ 層を用いてもよ
い、この場合、耐圧は少し悪くなるが、ソース・ゲート
間抵抗はより小さくなる。また、このゲート直下の層が
アンドープもしくはｎ−層の場合、ソース電極とゲート
電極の間の領域では、オーミック合金層も浸透しないた
め′、アンドープ層５の膜厚は１５０Å以下が望ましい
。しかし、あまり薄すぎても耐圧を大きくとることが不
可能となるので５０Å以上の膜厚が必要となり、結局ア
ンドープ層５の膜厚は５０〜１５０人が適切である。
層５は、耐圧を小さくしない程度に２ Ｘ １． Ｏ”
ｃｓ−８以下のｎ−−ＡＱＧａＡｓ 層を用いてもよ
い、この場合、耐圧は少し悪くなるが、ソース・ゲート
間抵抗はより小さくなる。また、このゲート直下の層が
アンドープもしくはｎ−層の場合、ソース電極とゲート
電極の間の領域では、オーミック合金層も浸透しないた
め′、アンドープ層５の膜厚は１５０Å以下が望ましい
。しかし、あまり薄すぎても耐圧を大きくとることが不
可能となるので５０Å以上の膜厚が必要となり、結局ア
ンドープ層５の膜厚は５０〜１５０人が適切である。
本発明によれば、ｎ＋−ＧａＡｓ 層膜化キャップ層
と電極真下の２次元電子が２へのオーミックという二つ
の電流径路についての抵抗の低減化を図ることにより、
ソース・ゲート間抵抗を低減することが可能となり、ま
た、アンドープ又はｎ′″−Ａ Ｑ Ｇ ａ Ａ ｓ層
をゲート直下に設け、かつ、ゲート金属とｎ＋ Ｇ
ａ Ａ ｓ キャップ層を接触しないように設けるこ
とにより、耐圧を大きくとることが可能となり、トラン
ジスタの高性能化を達成する効果がある。
と電極真下の２次元電子が２へのオーミックという二つ
の電流径路についての抵抗の低減化を図ることにより、
ソース・ゲート間抵抗を低減することが可能となり、ま
た、アンドープ又はｎ′″−Ａ Ｑ Ｇ ａ Ａ ｓ層
をゲート直下に設け、かつ、ゲート金属とｎ＋ Ｇ
ａ Ａ ｓ キャップ層を接触しないように設けるこ
とにより、耐圧を大きくとることが可能となり、トラン
ジスタの高性能化を達成する効果がある。
第１図は本発明の実施例のトランジスタの断面図、第２
図は従来技術であるトランジスタの断面図である。
図は従来技術であるトランジスタの断面図である。
Claims (1)
- 【特許請求の範囲】 １、エピタキシャル結晶により作製される電界効果トラ
ンジスタにおいて、ｎ＾＋型キャップ層が厚膜化され、
かつ、当該キャップ層の下層にアンドープもしくはｎ＾
−型の半導体層を有する構造をもち、当該ｎ＾＋型キャ
ップ層の厚みを越えない孔を形成し、当該孔に半埋め込
み式にオーミック電極を形成することを特徴とする半導
体装置。 ２、上記ｎ＾＋型キャップ層に形成された孔の底と当該
キャップ層の下層の半導体層の距離が１３０ｍｍ以下で
あることを特徴とする特許請求の範囲第１項記載の半導
体装置。 ３、上記ｎ＾＋型キャップ層の下層のアンドープもしく
はｎ＾−型半導体層の厚みが５ｍｍ〜１５ｍｍの範囲で
あることを特徴とする特許請求の範囲第１項又は第２項
記載の半導体装置。 ４、上記ｎ＾＋型キャップ層の下層のｎ＾−型半導体層
のドーピングレベルが２×１０＾１＾７ｃｍ＾−＾３以
下であることを特徴とする特許請求の範囲第１項〜第３
項のいずれかに記載の半導体装置。 ５、上記オーミック電極の金属がｎ＾＋−ＧａＡｓキャ
ップ層が接しないような構造に設けることを特徴とする
特許請求の範囲第１項〜第４項のいずれかに記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20367886A JPH0789586B2 (ja) | 1986-09-01 | 1986-09-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20367886A JPH0789586B2 (ja) | 1986-09-01 | 1986-09-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6360570A true JPS6360570A (ja) | 1988-03-16 |
| JPH0789586B2 JPH0789586B2 (ja) | 1995-09-27 |
Family
ID=16478031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20367886A Expired - Lifetime JPH0789586B2 (ja) | 1986-09-01 | 1986-09-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789586B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172197A (en) * | 1990-04-11 | 1992-12-15 | Hughes Aircraft Company | Hemt structure with passivated donor layer |
| US5250822A (en) * | 1991-03-26 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| US5578844A (en) * | 1993-09-07 | 1996-11-26 | Murata Manufacturing Co., Ltd. | Semiconductor element and process for production for the same |
| JP2010522432A (ja) * | 2007-03-20 | 2010-07-01 | ヴェロックス セミコンダクター コーポレーション | デプレッションモードＧａＮベースＦＥＴを使用したカスコード回路 |
-
1986
- 1986-09-01 JP JP20367886A patent/JPH0789586B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172197A (en) * | 1990-04-11 | 1992-12-15 | Hughes Aircraft Company | Hemt structure with passivated donor layer |
| US5250822A (en) * | 1991-03-26 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| US5578844A (en) * | 1993-09-07 | 1996-11-26 | Murata Manufacturing Co., Ltd. | Semiconductor element and process for production for the same |
| JP2010522432A (ja) * | 2007-03-20 | 2010-07-01 | ヴェロックス セミコンダクター コーポレーション | デプレッションモードＧａＮベースＦＥＴを使用したカスコード回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789586B2 (ja) | 1995-09-27 |
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