JP3189769B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体材料を
使用した電界効果トランジスタ及びその製造方法に関
し、特に、高いドレイン破壊耐圧を有する電界効果トラ
ンジスタ及びその製造方法に関する。
使用した電界効果トランジスタ及びその製造方法に関
し、特に、高いドレイン破壊耐圧を有する電界効果トラ
ンジスタ及びその製造方法に関する。
【０００２】
【従来の技術】高周波帯域で動作する高出力素子として
ＧａＡｓ等の化合物半導体材料を使用した電界効果トラ
ンジスタ（以下、ＦＥＴという）が公知である。図７は
従来の高出力用ＦＥＴを示す断面図である。従来の高出
力用ＦＥＴにおいては、半絶縁性ＧａＡｓ基板２１上に
バッファ層２２が形成されており、バッファ層２２上に
ｎ型ＧａＡｓチャネル層２３が形成されている。更に、
ｎ型ＧａＡｓチャネル層２３上に選択的にｎ型ＧａＡｓ
コンタクト層２４が形成されており、ｎ型ＧａＡｓコン
タクト層２４上にソース電極２５及びドレイン電極２７
が形成されている。また、ｎ型ＧａＡｓコンタクト層２
４間に選択的にゲート電極２６が形成されている。
ＧａＡｓ等の化合物半導体材料を使用した電界効果トラ
ンジスタ（以下、ＦＥＴという）が公知である。図７は
従来の高出力用ＦＥＴを示す断面図である。従来の高出
力用ＦＥＴにおいては、半絶縁性ＧａＡｓ基板２１上に
バッファ層２２が形成されており、バッファ層２２上に
ｎ型ＧａＡｓチャネル層２３が形成されている。更に、
ｎ型ＧａＡｓチャネル層２３上に選択的にｎ型ＧａＡｓ
コンタクト層２４が形成されており、ｎ型ＧａＡｓコン
タクト層２４上にソース電極２５及びドレイン電極２７
が形成されている。また、ｎ型ＧａＡｓコンタクト層２
４間に選択的にゲート電極２６が形成されている。
【０００３】このように構成された従来の高出力用ＦＥ
Ｔにおいては、ゲート電極２６及びドレイン電極２７間
に高電圧が印加されると、この領域でアバランシェ降伏
が生じることが知られている。このアバランシェ降伏が
生じると、急激に大きなゲート電流が流れてＦＥＴの動
作が不安定になるだけでなく、バーンアウトが生じて素
子が破壊に至る場合も少なくない。
Ｔにおいては、ゲート電極２６及びドレイン電極２７間
に高電圧が印加されると、この領域でアバランシェ降伏
が生じることが知られている。このアバランシェ降伏が
生じると、急激に大きなゲート電流が流れてＦＥＴの動
作が不安定になるだけでなく、バーンアウトが生じて素
子が破壊に至る場合も少なくない。
【０００４】そこで、アバランシェ降伏の発生を抑制し
てＦＥＴの耐圧を改善する方法が提案されている（特開
昭６４−６１０６７号公報）。図８は特開昭６４−６１
０６７号公報に記載されたＦＥＴを示す断面図である。
この公報に記載されたＦＥＴにおいては、図７に示すＦ
ＥＴと同様に、半絶縁性ＧａＡｓ基板３１上にバッファ
層３２が形成されており、バッファ層３２上にｎ型Ｇａ
Ａｓチャネル層３３が形成されている。更に、ｎ型Ｇａ
Ａｓチャネル層３３上に選択的にｎ型ＧａＡｓコンタク
ト層３４が形成されており、ｎ型ＧａＡｓコンタクト層
３４上にソース電極３５及びドレイン電極３７が形成さ
れている。また、ｎ型ＧａＡｓコンタクト層３４間に選
択的にゲート電極３６が形成されている。なお、ｎ型Ｇ
ａＡｓチャネル層３３の表面近傍でゲート電極３６とド
レイン電極３７との間には、不純物濃度がｎ型ＧａＡｓ
チャネル層３３のそれよりも低い低不純物濃度領域３８
が形成されている。
てＦＥＴの耐圧を改善する方法が提案されている（特開
昭６４−６１０６７号公報）。図８は特開昭６４−６１
０６７号公報に記載されたＦＥＴを示す断面図である。
この公報に記載されたＦＥＴにおいては、図７に示すＦ
ＥＴと同様に、半絶縁性ＧａＡｓ基板３１上にバッファ
層３２が形成されており、バッファ層３２上にｎ型Ｇａ
Ａｓチャネル層３３が形成されている。更に、ｎ型Ｇａ
Ａｓチャネル層３３上に選択的にｎ型ＧａＡｓコンタク
ト層３４が形成されており、ｎ型ＧａＡｓコンタクト層
３４上にソース電極３５及びドレイン電極３７が形成さ
れている。また、ｎ型ＧａＡｓコンタクト層３４間に選
択的にゲート電極３６が形成されている。なお、ｎ型Ｇ
ａＡｓチャネル層３３の表面近傍でゲート電極３６とド
レイン電極３７との間には、不純物濃度がｎ型ＧａＡｓ
チャネル層３３のそれよりも低い低不純物濃度領域３８
が形成されている。
【０００５】このように構成された従来のＦＥＴでは、
低不純物濃度領域３８において、その深さ方向に体積不
純物濃度を積分して求めた表面不純物濃度Ｎｓを小さく
するほど、耐圧がより向上する。
低不純物濃度領域３８において、その深さ方向に体積不
純物濃度を積分して求めた表面不純物濃度Ｎｓを小さく
するほど、耐圧がより向上する。
【０００６】
【発明が解決しようとする課題】しかしながら、特開昭
６４−６１０６７号公報に記載された従来のＦＥＴにお
いては、低不純物濃度領域３８の表面不純物濃度Ｎｓが
ゲート電極３６の直下で求められた表面不純物濃度より
も小さくなると、ＦＥＴが流すことができる最大のドレ
イン電流値が低下するという問題点がある。高出力用Ｆ
ＥＴの出力電力を増加させるためには、ＦＥＴが流すこ
とができる最大ドレイン電流値及びドレイン破壊耐圧の
双方を大きくすることが重要であるが、上述の従来技術
では、最大ドレイン電流値を低下させることなく大幅な
耐圧の改善を実現することができない。
６４−６１０６７号公報に記載された従来のＦＥＴにお
いては、低不純物濃度領域３８の表面不純物濃度Ｎｓが
ゲート電極３６の直下で求められた表面不純物濃度より
も小さくなると、ＦＥＴが流すことができる最大のドレ
イン電流値が低下するという問題点がある。高出力用Ｆ
ＥＴの出力電力を増加させるためには、ＦＥＴが流すこ
とができる最大ドレイン電流値及びドレイン破壊耐圧の
双方を大きくすることが重要であるが、上述の従来技術
では、最大ドレイン電流値を低下させることなく大幅な
耐圧の改善を実現することができない。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、ドレイン破壊耐圧が高く、高いドレイン電
圧を印加することにより大きな出力電力を得ることがで
きる電界効果トランジスタ及びその製造方法を提供する
ことを目的とする。
のであって、ドレイン破壊耐圧が高く、高いドレイン電
圧を印加することにより大きな出力電力を得ることがで
きる電界効果トランジスタ及びその製造方法を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る電界効果ト
ランジスタは、第１の半導体材料からなるチャネル層
と、前記チャネル層上に形成されたゲート電極及びドレ
イン電極とを有する電界効果トランジスタにおいて、前
記ゲート電極と前記ドレイン電極との間の前記チャネル
層内に、不純物濃度が前記第１の半導体材料と等しく禁
制帯幅が前記第１の半導体材料のものよりも大きい第２
の半導体材料からなるｎ型埋込み領域を有することを特
徴とする。また、本発明に係る他の電界効果トランジス
タは、第１の半導体材料からなるチャネル層と、前記チ
ャネル層上に形成されたゲート電極及びドレイン電極と
を有する電界効果トランジスタにおいて、前記ゲート電
極と前記ドレイン電極との間の前記チャネル層内に、禁
制帯幅が前記第１の半導体材料のものよりも大きい第２
の半導体材料からなるｎ型埋込み領域を有し、前記チャ
ネル層と前記ゲート電極及び前記ドレイン電極との間に
禁制帯幅が前記第１の半導体材料のものよりも大きい第
３の半導体材料からなるバリア層が形成されていること
を特徴とする。
ランジスタは、第１の半導体材料からなるチャネル層
と、前記チャネル層上に形成されたゲート電極及びドレ
イン電極とを有する電界効果トランジスタにおいて、前
記ゲート電極と前記ドレイン電極との間の前記チャネル
層内に、不純物濃度が前記第１の半導体材料と等しく禁
制帯幅が前記第１の半導体材料のものよりも大きい第２
の半導体材料からなるｎ型埋込み領域を有することを特
徴とする。また、本発明に係る他の電界効果トランジス
タは、第１の半導体材料からなるチャネル層と、前記チ
ャネル層上に形成されたゲート電極及びドレイン電極と
を有する電界効果トランジスタにおいて、前記ゲート電
極と前記ドレイン電極との間の前記チャネル層内に、禁
制帯幅が前記第１の半導体材料のものよりも大きい第２
の半導体材料からなるｎ型埋込み領域を有し、前記チャ
ネル層と前記ゲート電極及び前記ドレイン電極との間に
禁制帯幅が前記第１の半導体材料のものよりも大きい第
３の半導体材料からなるバリア層が形成されていること
を特徴とする。
【０００９】本発明においては、ゲート電極とドレイン
電極との間のチャネル層内に、禁制帯幅が第１の半導体
材料よりも大きな第２の半導体材料からなるｎ型埋込み
領域を設けているので、キャリアの衝突電離の発生確率
を減少させることができる。このため、電界効果トラン
ジスタのアバランシェ降伏を発生しにくくすることがで
き、ドレイン破壊耐圧が高い。また、ｎ型埋込み領域の
不純物濃度が第１の半導体材料と等しいか、又はゲート
電極及びドレイン電極との間に禁制帯幅が第１の半導体
材料のものよりも大きい第３の半導体材料からなるバリ
ア層が設けられているため、ｎ型埋込み領域内の不純物
濃度を低くする必要がないので、高いドレイン電圧を印
加することにより大きな出力電力を得ることができる。
電極との間のチャネル層内に、禁制帯幅が第１の半導体
材料よりも大きな第２の半導体材料からなるｎ型埋込み
領域を設けているので、キャリアの衝突電離の発生確率
を減少させることができる。このため、電界効果トラン
ジスタのアバランシェ降伏を発生しにくくすることがで
き、ドレイン破壊耐圧が高い。また、ｎ型埋込み領域の
不純物濃度が第１の半導体材料と等しいか、又はゲート
電極及びドレイン電極との間に禁制帯幅が第１の半導体
材料のものよりも大きい第３の半導体材料からなるバリ
ア層が設けられているため、ｎ型埋込み領域内の不純物
濃度を低くする必要がないので、高いドレイン電圧を印
加することにより大きな出力電力を得ることができる。
【００１０】前記第１の半導体材料及び前記第２の半導
体材料は化合物半導体であってもよく、例えば第１の半
導体材料としてはＧａＡｓ及びＩｎＧａＡｓが挙げら
れ、第２の半導体材料としてはＡｌＧａＡｓ及びＩｎＧ
ａＰが挙げられる。
体材料は化合物半導体であってもよく、例えば第１の半
導体材料としてはＧａＡｓ及びＩｎＧａＡｓが挙げら
れ、第２の半導体材料としてはＡｌＧａＡｓ及びＩｎＧ
ａＰが挙げられる。
【００１１】
【００１２】本発明に係る電界効果トランジスタの製造
方法は、半導体基板上に第１の半導体材料からなるチャ
ネル層を形成する工程と、前記チャネル層内に不純物濃
度が前記第１の半導体材料と等しく禁制帯幅が前記第１
の半導体材料のものよりも大きい第２の半導体材料から
なるｎ型埋込み領域を形成する工程と、前記チャネル層
上に前記ｎ型埋込み領域を挟んでゲート電極及びドレイ
ン電極を形成する工程とを有することを特徴とする。
方法は、半導体基板上に第１の半導体材料からなるチャ
ネル層を形成する工程と、前記チャネル層内に不純物濃
度が前記第１の半導体材料と等しく禁制帯幅が前記第１
の半導体材料のものよりも大きい第２の半導体材料から
なるｎ型埋込み領域を形成する工程と、前記チャネル層
上に前記ｎ型埋込み領域を挟んでゲート電極及びドレイ
ン電極を形成する工程とを有することを特徴とする。
【００１３】本発明に係る他の電界効果トランジスタの
製造方法は、半導体基板上に第１の半導体材料からなる
チャネル層を形成する工程と、前記チャネル層内に禁制
帯幅が前記第１の半導体材料のものよりも大きい第２の
半導体材料からなるｎ型埋込み領域をエピタキシャル法
によって選択的に形成する工程と、前記チャネル層上に
前記ｎ型埋込み領域を挟んでゲート電極及びドレイン電
極を形成する工程とを有することを特徴とする。
製造方法は、半導体基板上に第１の半導体材料からなる
チャネル層を形成する工程と、前記チャネル層内に禁制
帯幅が前記第１の半導体材料のものよりも大きい第２の
半導体材料からなるｎ型埋込み領域をエピタキシャル法
によって選択的に形成する工程と、前記チャネル層上に
前記ｎ型埋込み領域を挟んでゲート電極及びドレイン電
極を形成する工程とを有することを特徴とする。
【００１４】また、本発明においては、前記第１の半導
体材料及び前記第２の半導体材料は化合物半導体であっ
てもよい。
体材料及び前記第２の半導体材料は化合物半導体であっ
てもよい。
【００１５】
【発明の実施の形態】本願発明者等が前記課題を解決す
るため、鋭意実験研究を重ねた結果、特開昭６４−６１
０６７号公報に記載された従来のＦＥＴにおいては、低
不純物濃度領域３８が形成されているために、この領域
３８を流れることができる最大の電流値がゲートが最大
に開いた状態でゲートを流れる電流値よりも小さくな
り、最大のドレイン電流値が低下していることに想到し
た。そこで、本発明においては、ゲート電極とドレイン
電極との間にチャネル層よりも禁制帯幅が大きなｎ型埋
込み領域を設けることとした。
るため、鋭意実験研究を重ねた結果、特開昭６４−６１
０６７号公報に記載された従来のＦＥＴにおいては、低
不純物濃度領域３８が形成されているために、この領域
３８を流れることができる最大の電流値がゲートが最大
に開いた状態でゲートを流れる電流値よりも小さくな
り、最大のドレイン電流値が低下していることに想到し
た。そこで、本発明においては、ゲート電極とドレイン
電極との間にチャネル層よりも禁制帯幅が大きなｎ型埋
込み領域を設けることとした。
【００１６】以下、本発明の実施例に係る電界効果トラ
ンジスタについて、添付の図面を参照して具体的に説明
する。図１は本発明の第１の実施例に係る電界効果トラ
ンジスタを示す断面図である。本実施例においては、高
抵抗基板１として半絶縁性ＧａＡｓ基板が使用されてい
る。なお、デバイスの用途によって、他の基板材料を使
用することができる。そして、高抵抗基板１上には、バ
ッファ層２が形成されている。バッファ層２は、例えば
不純物を含有しない膜厚が５００ｎｍのＧａＡｓ層であ
る。更に、バッファ層２上には、ｎ型チャネル層３が形
成されている。ｎ型チャネル層３は、例えばＳｉが２×
１０17（ｃｍ-3）添加された膜厚が２２０ｎｍのｎ型Ｇ
ａＡｓ層である。ｎ型チャネル層３上には、選択的にｎ
型コンタクト層４が形成されている。ｎ型コンタクト層
４は、例えばＳｉが１×１０18（ｃｍ-3）添加された膜
厚が１５０ｎｍのｎ型ＧａＡｓ層である。また、ｎ型コ
ンタクト層４上には、選択的にソース電極５及びドレイ
ン電極７が形成されている。ソース電極５及びドレイン
電極７は、例えばＡｕＧｅ層とＮｉ層とからなる２層構
造（以下、この２層構造を有する層をＡｕＧｅ／Ｎｉ層
という）を有する。このＡｕＧｅ／Ｎｉ層はｎ型ＧａＡ
ｓ層に対して十分小さな抵抗値を与えるように熱処理さ
れている。更に、ｎ型コンタクト層４間には、選択的に
ゲート電極６が形成されている。ゲート電極６は、例え
ばタングステンシリサイド（ＷＳｉ）からなる。なお、
ｎ型チャネル層３のゲート電極６とドレイン電極７との
間に位置する領域の一部には、例えば深さが１００ｎｍ
の溝状のくぼみが形成されており、このくぼみ中にｎ型
埋込み領域８が形成されている。ｎ型埋込み領域８は、
ｎ型チャネル層３を構成する半導体材料よりも大きな禁
制帯幅を有する半導体材料、例えばＳｉが２×１０
17（ｃｍ-3）添加されＡｌを２５原子％含有するＡｌＧ
ａＡｓ又はＧａを５１原子％含有するＩｎＧａＰからな
る。
ンジスタについて、添付の図面を参照して具体的に説明
する。図１は本発明の第１の実施例に係る電界効果トラ
ンジスタを示す断面図である。本実施例においては、高
抵抗基板１として半絶縁性ＧａＡｓ基板が使用されてい
る。なお、デバイスの用途によって、他の基板材料を使
用することができる。そして、高抵抗基板１上には、バ
ッファ層２が形成されている。バッファ層２は、例えば
不純物を含有しない膜厚が５００ｎｍのＧａＡｓ層であ
る。更に、バッファ層２上には、ｎ型チャネル層３が形
成されている。ｎ型チャネル層３は、例えばＳｉが２×
１０17（ｃｍ-3）添加された膜厚が２２０ｎｍのｎ型Ｇ
ａＡｓ層である。ｎ型チャネル層３上には、選択的にｎ
型コンタクト層４が形成されている。ｎ型コンタクト層
４は、例えばＳｉが１×１０18（ｃｍ-3）添加された膜
厚が１５０ｎｍのｎ型ＧａＡｓ層である。また、ｎ型コ
ンタクト層４上には、選択的にソース電極５及びドレイ
ン電極７が形成されている。ソース電極５及びドレイン
電極７は、例えばＡｕＧｅ層とＮｉ層とからなる２層構
造（以下、この２層構造を有する層をＡｕＧｅ／Ｎｉ層
という）を有する。このＡｕＧｅ／Ｎｉ層はｎ型ＧａＡ
ｓ層に対して十分小さな抵抗値を与えるように熱処理さ
れている。更に、ｎ型コンタクト層４間には、選択的に
ゲート電極６が形成されている。ゲート電極６は、例え
ばタングステンシリサイド（ＷＳｉ）からなる。なお、
ｎ型チャネル層３のゲート電極６とドレイン電極７との
間に位置する領域の一部には、例えば深さが１００ｎｍ
の溝状のくぼみが形成されており、このくぼみ中にｎ型
埋込み領域８が形成されている。ｎ型埋込み領域８は、
ｎ型チャネル層３を構成する半導体材料よりも大きな禁
制帯幅を有する半導体材料、例えばＳｉが２×１０
17（ｃｍ-3）添加されＡｌを２５原子％含有するＡｌＧ
ａＡｓ又はＧａを５１原子％含有するＩｎＧａＰからな
る。
【００１７】次に、このように構成された電界効果トラ
ンジスタの作用について説明する。従来のＦＥＴで問題
となっていたアバランシェ降伏はキャリアの衝突電離を
原因としており、この衝突電離は高い電界が印加される
ことにより加速されたキャリアのエネルギが半導体材料
の禁制帯幅以上となったときに生じる現象であり、半導
体材料の禁制帯幅を大きくすることにより、その発生確
率を減少させることができる。また、ＦＥＴにおいて、
最も高い電界が発生する領域はゲート電極とドレイン電
極との間である。前述のように構成された本実施例に係
るＦＥＴにおいては、この領域に禁制帯幅がｎ型チャネ
ル層３を構成する半導体材料のそれよりも大きな半導体
材料から構成されるｎ型埋込み領域８を設けているの
で、衝突電離の発生確率を減少させることができる。こ
のため、ＦＥＴのアバランシェ降伏を発生しにくくする
ことができる。更に、ｎ型埋込み領域８を構成する半導
体材料の禁制帯幅がｎ型チャネル層３のそれよりも大き
ければ、その不純物濃度は自由に選択されるものであ
る。このため、特開昭６４−６１０６７号公報に記載さ
れた従来のＦＥＴのように不純物濃度を低下させること
によって最大ドレイン電流値を低下させてしまうことは
避けられる。
ンジスタの作用について説明する。従来のＦＥＴで問題
となっていたアバランシェ降伏はキャリアの衝突電離を
原因としており、この衝突電離は高い電界が印加される
ことにより加速されたキャリアのエネルギが半導体材料
の禁制帯幅以上となったときに生じる現象であり、半導
体材料の禁制帯幅を大きくすることにより、その発生確
率を減少させることができる。また、ＦＥＴにおいて、
最も高い電界が発生する領域はゲート電極とドレイン電
極との間である。前述のように構成された本実施例に係
るＦＥＴにおいては、この領域に禁制帯幅がｎ型チャネ
ル層３を構成する半導体材料のそれよりも大きな半導体
材料から構成されるｎ型埋込み領域８を設けているの
で、衝突電離の発生確率を減少させることができる。こ
のため、ＦＥＴのアバランシェ降伏を発生しにくくする
ことができる。更に、ｎ型埋込み領域８を構成する半導
体材料の禁制帯幅がｎ型チャネル層３のそれよりも大き
ければ、その不純物濃度は自由に選択されるものであ
る。このため、特開昭６４−６１０６７号公報に記載さ
れた従来のＦＥＴのように不純物濃度を低下させること
によって最大ドレイン電流値を低下させてしまうことは
避けられる。
【００１８】実際に、本実施例におけるゲート幅１ｍｍ
あたりの最大ドレイン電流値は３５０ｍＡであり、ドレ
イン耐圧は２７Ｖであった。一方、ｎ型埋込み領域８に
対応する領域にＳｉが１×１０17（ｃｍ-3）添加された
ＧａＡｓ層が形成されている従来のＦＥＴでは、その最
大ドレイン電流値はゲート幅１ｍｍあたり３２０ｍＡで
あり、ドレイン耐圧は１８Ｖであった。つまり、本実施
例により、最大ドレイン電流値及びドレイン耐圧の双方
を向上させることができる。
あたりの最大ドレイン電流値は３５０ｍＡであり、ドレ
イン耐圧は２７Ｖであった。一方、ｎ型埋込み領域８に
対応する領域にＳｉが１×１０17（ｃｍ-3）添加された
ＧａＡｓ層が形成されている従来のＦＥＴでは、その最
大ドレイン電流値はゲート幅１ｍｍあたり３２０ｍＡで
あり、ドレイン耐圧は１８Ｖであった。つまり、本実施
例により、最大ドレイン電流値及びドレイン耐圧の双方
を向上させることができる。
【００１９】また、ＦＥＴを高速で動作させるために
は、一般にキャリアの移動度が大きい材料を使用するこ
とが効果的であることが知られており、本実施例のよう
に禁制帯幅が大きな半導体材料を使用する場合には、キ
ャリアの移動度の低下が懸念される。しかし、ゲート電
極とドレイン電極との間には、高電界領域が存在するた
め、多くのキャリアが半導体材料の種類にほとんど依存
しない飽和速度で移動することができる。従って、ゲー
トのドレイン側に禁制帯幅が大きくキャリアの移動度が
小さな半導体材料からなるｎ型埋込み領域８が存在して
も、ＦＥＴの高周波特性への影響は極めて小さい。
は、一般にキャリアの移動度が大きい材料を使用するこ
とが効果的であることが知られており、本実施例のよう
に禁制帯幅が大きな半導体材料を使用する場合には、キ
ャリアの移動度の低下が懸念される。しかし、ゲート電
極とドレイン電極との間には、高電界領域が存在するた
め、多くのキャリアが半導体材料の種類にほとんど依存
しない飽和速度で移動することができる。従って、ゲー
トのドレイン側に禁制帯幅が大きくキャリアの移動度が
小さな半導体材料からなるｎ型埋込み領域８が存在して
も、ＦＥＴの高周波特性への影響は極めて小さい。
【００２０】次に、本発明の実施例方法に係る電界効果
トランジスタの製造方法について説明する。本実施例方
法においては、上述の第１の実施例に係るＦＥＴを製造
する。図２（ａ）乃至５（ｂ）は本発明の実施例方法に
係る電界効果トランジスタの製造方法を工程順に示す断
面図である。本実施例方法においては、先ず、図２
（ａ）に示すように、半絶縁性ＧａＡｓ基板からなる高
抵抗基板１上に分子線エピタキシャル法により、不純物
を含有しない膜厚が５００ｎｍのＧａＡｓ層であるバッ
ファ層２、Ｓｉが２×１０17（ｃｍ-3）添加された膜厚
が２２０ｎｍのｎ型ＧａＡｓ層であるｎ型チャネル層３
及びＳｉが１×１０18（ｃｍ-3）添加された膜厚が１５
０ｎｍのｎ型ＧａＡｓ層であるｎ型コンタクト層４を順
次成長させて形成する。
トランジスタの製造方法について説明する。本実施例方
法においては、上述の第１の実施例に係るＦＥＴを製造
する。図２（ａ）乃至５（ｂ）は本発明の実施例方法に
係る電界効果トランジスタの製造方法を工程順に示す断
面図である。本実施例方法においては、先ず、図２
（ａ）に示すように、半絶縁性ＧａＡｓ基板からなる高
抵抗基板１上に分子線エピタキシャル法により、不純物
を含有しない膜厚が５００ｎｍのＧａＡｓ層であるバッ
ファ層２、Ｓｉが２×１０17（ｃｍ-3）添加された膜厚
が２２０ｎｍのｎ型ＧａＡｓ層であるｎ型チャネル層３
及びＳｉが１×１０18（ｃｍ-3）添加された膜厚が１５
０ｎｍのｎ型ＧａＡｓ層であるｎ型コンタクト層４を順
次成長させて形成する。
【００２１】次いで、図２（ｂ）に示すように、フォト
レジストを全面に形成した後、フォトリソグラフィ技術
により、ゲートが形成される予定の領域のフォトレジス
トに開口部を形成する。そして、このフォトレジストを
マスクとして、ｎ型コンタクト層４を選択的にエッチン
グ除去してリセス開口部４ａを形成する。
レジストを全面に形成した後、フォトリソグラフィ技術
により、ゲートが形成される予定の領域のフォトレジス
トに開口部を形成する。そして、このフォトレジストを
マスクとして、ｎ型コンタクト層４を選択的にエッチン
グ除去してリセス開口部４ａを形成する。
【００２２】その後、図３（ａ）に示すように、全面に
膜厚が２００ｎｍのＳｉＯ2膜９を堆積した後、フォト
リソグラフィ技術により、リセス開口部４ａのゲート電
極が形成される予定の領域のＳｉＯ2膜９に１μｍの幅
のゲート開口部９ａを形成する。
膜厚が２００ｎｍのＳｉＯ2膜９を堆積した後、フォト
リソグラフィ技術により、リセス開口部４ａのゲート電
極が形成される予定の領域のＳｉＯ2膜９に１μｍの幅
のゲート開口部９ａを形成する。
【００２３】そして、スパッタリング蒸着により全面に
膜厚が３００ｎｍのタングステンシリサイド（ＷＳｉ）
層を堆積する。次いで、図３（ｂ）に示すように、Ｓｉ
Ｏ2膜９上に堆積した不要なＷＳｉ層のみをＳＦ6ガスを
使用したドライエッチングによって除去することによ
り、ゲート開口部９ａに幅が１μｍのゲート電極６を形
成する。
膜厚が３００ｎｍのタングステンシリサイド（ＷＳｉ）
層を堆積する。次いで、図３（ｂ）に示すように、Ｓｉ
Ｏ2膜９上に堆積した不要なＷＳｉ層のみをＳＦ6ガスを
使用したドライエッチングによって除去することによ
り、ゲート開口部９ａに幅が１μｍのゲート電極６を形
成する。
【００２４】次に、図４（ａ）に示すように、ＳｉＯ2
膜９を除去した後、プラズマＣＶＤ法により全面に膜厚
が２００ｎｍのＳｉＮ膜１０を堆積する。そして、フォ
トリソグラフィ技術により、リセス開口部４ａ内のｎ型
チャネル層３直上のＳｉＮ膜１０に選択的に開口部１０
ａを形成する。
膜９を除去した後、プラズマＣＶＤ法により全面に膜厚
が２００ｎｍのＳｉＮ膜１０を堆積する。そして、フォ
トリソグラフィ技術により、リセス開口部４ａ内のｎ型
チャネル層３直上のＳｉＮ膜１０に選択的に開口部１０
ａを形成する。
【００２５】次に、図４（ｂ）に示すように、燐酸と過
酸化水素水との混合水溶液を使用して開口部１０ａ下の
露出したｎ型チャネル層３を１００ｎｍの深さでエッチ
ング除去することにより、溝状のくぼみ３ａを形成す
る。
酸化水素水との混合水溶液を使用して開口部１０ａ下の
露出したｎ型チャネル層３を１００ｎｍの深さでエッチ
ング除去することにより、溝状のくぼみ３ａを形成す
る。
【００２６】その後、有機金属気相成長装置に溝状のく
ぼみ３ａが形成されたウェハを導入し、成長温度を６５
０℃としてＳｉが２×１０17（ｃｍ-3）添加されＡｌを
２５原子％含有する膜厚が１００ｎｍのｎ型ＡｌＧａＡ
ｓ層を成長させる。このとき、図５（ａ）に示すよう
に、ＳｉＮ膜１０上にはｎ型ＡｌＧａＡｓ層を成長させ
ず、くぼみ３ａ内のみに選択的に成長させることによ
り、ｎ型埋込み領域８を形成する。
ぼみ３ａが形成されたウェハを導入し、成長温度を６５
０℃としてＳｉが２×１０17（ｃｍ-3）添加されＡｌを
２５原子％含有する膜厚が１００ｎｍのｎ型ＡｌＧａＡ
ｓ層を成長させる。このとき、図５（ａ）に示すよう
に、ＳｉＮ膜１０上にはｎ型ＡｌＧａＡｓ層を成長させ
ず、くぼみ３ａ内のみに選択的に成長させることによ
り、ｎ型埋込み領域８を形成する。
【００２７】次いで、図５（ｂ）に示すように、不要に
なったＳｉＮ膜１０を除去した後、ｎ型コンタクト層４
上にＡｕＧｅ／Ｎｉ層を真空蒸着し、４００℃で１分間
の熱処理を施すことにより、ゲート電極６のｎ型埋込み
領域８側のｎ型コンタクト層４上にドレイン電極７が形
成され、他方のｎ型コンタクト層４上にソース電極５が
形成される。こうして、第１の実施例に係るＦＥＴが完
成する。
なったＳｉＮ膜１０を除去した後、ｎ型コンタクト層４
上にＡｕＧｅ／Ｎｉ層を真空蒸着し、４００℃で１分間
の熱処理を施すことにより、ゲート電極６のｎ型埋込み
領域８側のｎ型コンタクト層４上にドレイン電極７が形
成され、他方のｎ型コンタクト層４上にソース電極５が
形成される。こうして、第１の実施例に係るＦＥＴが完
成する。
【００２８】本実施例方法においては、ｎ型埋込み領域
８にＡｌの含有量が２５原子％のｎ型ＡｌＧａＡｓ層を
形成したが、この組成に限定されるものではない。ま
た、ｎ型埋込み領域８にｎ型ＩｎＧａＰ層を形成するこ
ともできる。
８にＡｌの含有量が２５原子％のｎ型ＡｌＧａＡｓ層を
形成したが、この組成に限定されるものではない。ま
た、ｎ型埋込み領域８にｎ型ＩｎＧａＰ層を形成するこ
ともできる。
【００２９】次に、本発明の第２の実施例ついて説明す
る。図６は本発明の第２の実施例に係る電界効果トラン
ジスタを示す断面図である。本実施例においては、高抵
抗基板１１として半絶縁性ＧａＡｓ基板が使用されてい
る。そして、高抵抗基板１１上には、バッファ層１２が
形成されている。バッファ層１２は、例えば不純物を含
有しない膜厚が５００ｎｍのＧａＡｓ層である。更に、
バッファ層１２上には、ｎ型チャネル層１３が形成され
ている。ｎ型チャネル層３は、例えばＳｉが２×１０17
（ｃｍ-3）添加された膜厚が２００ｎｍのｎ型ＧａＡｓ
層である。ｎ型チャネル層３上には、バリア層１９が形
成されている。バリア層１９は、ｎ型チャネル層１３を
構成する半導体材料よりも大きな禁制帯幅を有する半導
体材料からなる層、例えばＳｉが２×１０17（ｃｍ-3）
添加されＡｌを２５原子％含有する膜厚が４０ｎｍのｎ
型ＡｌＧａＡｓ層である。バリア層１９上には、選択的
にｎ型コンタクト層１４が形成されている。ｎ型コンタ
クト層１４は、例えばＳｉが１×１０18（ｃｍ-3）添加
された膜厚が１５０ｎｍのｎ型ＧａＡｓ層である。ま
た、ｎ型コンタクト層１４上には、選択的にソース電極
１５及びドレイン電極１７が形成されている。ソース電
極１５及びドレイン電極１７は、例えばＡｕＧｅ／Ｎｉ
層である。このＡｕＧｅ／Ｎｉ層はｎ型ＧａＡｓ層に対
して十分小さな抵抗値を与えるように熱処理されてい
る。更に、ｎ型コンタクト層１４間には、選択的にゲー
ト電極１６が形成されている。ゲート電極１６は、例え
ばタングステンシリサイド（ＷＳｉ）からなる。なお、
ｎ型チャネル層１３及びバリア層１９のゲート電極１６
とドレイン電極１７との間に位置する領域の一部には、
例えば深さが１００ｎｍの溝状のくぼみが形成されてお
り、このくぼみ中にｎ型埋込み領域１８が形成されてい
る。ｎ型埋込み領域１８は、ｎ型チャネル層１３を構成
する半導体材料よりも大きな禁制帯幅を有する半導体材
料、例えばＳｉが２×１０17（ｃｍ-3）添加されＡｌを
２５原子％含有するＡｌＧａＡｓ又はＧａを５１原子％
含有するＩｎＧａＰからなる。
る。図６は本発明の第２の実施例に係る電界効果トラン
ジスタを示す断面図である。本実施例においては、高抵
抗基板１１として半絶縁性ＧａＡｓ基板が使用されてい
る。そして、高抵抗基板１１上には、バッファ層１２が
形成されている。バッファ層１２は、例えば不純物を含
有しない膜厚が５００ｎｍのＧａＡｓ層である。更に、
バッファ層１２上には、ｎ型チャネル層１３が形成され
ている。ｎ型チャネル層３は、例えばＳｉが２×１０17
（ｃｍ-3）添加された膜厚が２００ｎｍのｎ型ＧａＡｓ
層である。ｎ型チャネル層３上には、バリア層１９が形
成されている。バリア層１９は、ｎ型チャネル層１３を
構成する半導体材料よりも大きな禁制帯幅を有する半導
体材料からなる層、例えばＳｉが２×１０17（ｃｍ-3）
添加されＡｌを２５原子％含有する膜厚が４０ｎｍのｎ
型ＡｌＧａＡｓ層である。バリア層１９上には、選択的
にｎ型コンタクト層１４が形成されている。ｎ型コンタ
クト層１４は、例えばＳｉが１×１０18（ｃｍ-3）添加
された膜厚が１５０ｎｍのｎ型ＧａＡｓ層である。ま
た、ｎ型コンタクト層１４上には、選択的にソース電極
１５及びドレイン電極１７が形成されている。ソース電
極１５及びドレイン電極１７は、例えばＡｕＧｅ／Ｎｉ
層である。このＡｕＧｅ／Ｎｉ層はｎ型ＧａＡｓ層に対
して十分小さな抵抗値を与えるように熱処理されてい
る。更に、ｎ型コンタクト層１４間には、選択的にゲー
ト電極１６が形成されている。ゲート電極１６は、例え
ばタングステンシリサイド（ＷＳｉ）からなる。なお、
ｎ型チャネル層１３及びバリア層１９のゲート電極１６
とドレイン電極１７との間に位置する領域の一部には、
例えば深さが１００ｎｍの溝状のくぼみが形成されてお
り、このくぼみ中にｎ型埋込み領域１８が形成されてい
る。ｎ型埋込み領域１８は、ｎ型チャネル層１３を構成
する半導体材料よりも大きな禁制帯幅を有する半導体材
料、例えばＳｉが２×１０17（ｃｍ-3）添加されＡｌを
２５原子％含有するＡｌＧａＡｓ又はＧａを５１原子％
含有するＩｎＧａＰからなる。
【００３０】本実施例においては、禁制帯幅がｎ型チャ
ネル層１３を構成する半導体材料よりも大きい半導体材
料からなるｎ型埋込み領域１８が形成されているだけで
なく、禁制帯幅がｎ型チャネル層１３を構成する半導体
材料よりも大きい半導体材料からなるバリア層１９がｎ
型チャネル層１３上に形成されているので、最大ドレイ
ン電流値を低下させることなくアバランシェ降伏を抑制
してドレイン耐圧を向上させる効果が高い。実際に、本
実施例におけるゲート幅１ｍｍあたりの最大ドレイン電
流値は３８０ｍＡであり、ドレイン耐圧は２９Ｖであっ
た。一方、バリア層１９は形成されているが、前述の溝
状のくぼみ及びｎ型埋込み領域１８が形成されていない
ＦＥＴでは、その最大ドレイン電流値はゲート幅１ｍｍ
あたり３８０ｍＡであり、ドレイン耐圧は２３Ｖであっ
た。つまり、本実施例により、最大ドレイン電流値及び
ドレイン耐圧の双方を更に一層向上させることができ
る。
ネル層１３を構成する半導体材料よりも大きい半導体材
料からなるｎ型埋込み領域１８が形成されているだけで
なく、禁制帯幅がｎ型チャネル層１３を構成する半導体
材料よりも大きい半導体材料からなるバリア層１９がｎ
型チャネル層１３上に形成されているので、最大ドレイ
ン電流値を低下させることなくアバランシェ降伏を抑制
してドレイン耐圧を向上させる効果が高い。実際に、本
実施例におけるゲート幅１ｍｍあたりの最大ドレイン電
流値は３８０ｍＡであり、ドレイン耐圧は２９Ｖであっ
た。一方、バリア層１９は形成されているが、前述の溝
状のくぼみ及びｎ型埋込み領域１８が形成されていない
ＦＥＴでは、その最大ドレイン電流値はゲート幅１ｍｍ
あたり３８０ｍＡであり、ドレイン耐圧は２３Ｖであっ
た。つまり、本実施例により、最大ドレイン電流値及び
ドレイン耐圧の双方を更に一層向上させることができ
る。
【００３１】このように構成されたＦＥＴは、第１の実
施例方法と同様の工程により製造することができる。即
ち、高抵抗基板１１上に、膜厚が５００ｎｍのバッファ
層１２、膜厚が２００ｎｍのｎ型チャネル層１３、膜厚
が４０ｎｍのバリア層１９及び膜厚が１５０ｎｍのｎ型
コンタクト層１４を順次成膜する工程以外は、第１の実
施例方法と同様の工程である。
施例方法と同様の工程により製造することができる。即
ち、高抵抗基板１１上に、膜厚が５００ｎｍのバッファ
層１２、膜厚が２００ｎｍのｎ型チャネル層１３、膜厚
が４０ｎｍのバリア層１９及び膜厚が１５０ｎｍのｎ型
コンタクト層１４を順次成膜する工程以外は、第１の実
施例方法と同様の工程である。
【００３２】なお、第１及び第２の実施例において、ｎ
型チャネル層はｎ型ＧａＡｓ層であったが、例えばｎ型
ＩｎＧａＡｓ層であってもよい。
型チャネル層はｎ型ＧａＡｓ層であったが、例えばｎ型
ＩｎＧａＡｓ層であってもよい。
【００３３】
【発明の効果】以上詳述したように、本発明によれば、
ゲート電極とドレイン電極との間のチャネル層内に、禁
制帯幅がチャネル層を構成する半導体材料よりも大きな
半導体材料からなるｎ型埋込み領域を設け、更にｎ型埋
込み領域の不純物濃度を第１の半導体材料と等しいもの
とするか、又はゲート電極及びドレイン電極との間に禁
制帯幅が第１の半導体材料のものよりも大きい第３の半
導体材料からなるバリア層を設けているので、最大ドレ
イン電流を減少させることなくドレイン破壊耐圧を向上
させることができる。このため、大きな出力電力を得る
ことができる。また、禁制帯幅がチャネル層を構成する
半導体材料よりも大きな半導体材料からなるバリア層を
形成することにより、更に一層ドレイン破壊耐圧が向上
する。
ゲート電極とドレイン電極との間のチャネル層内に、禁
制帯幅がチャネル層を構成する半導体材料よりも大きな
半導体材料からなるｎ型埋込み領域を設け、更にｎ型埋
込み領域の不純物濃度を第１の半導体材料と等しいもの
とするか、又はゲート電極及びドレイン電極との間に禁
制帯幅が第１の半導体材料のものよりも大きい第３の半
導体材料からなるバリア層を設けているので、最大ドレ
イン電流を減少させることなくドレイン破壊耐圧を向上
させることができる。このため、大きな出力電力を得る
ことができる。また、禁制帯幅がチャネル層を構成する
半導体材料よりも大きな半導体材料からなるバリア層を
形成することにより、更に一層ドレイン破壊耐圧が向上
する。
【図１】本発明の第１の実施例に係る電界効果トランジ
スタを示す断面図である。
スタを示す断面図である。
【図２】本発明の第１の実施例方法に係る電界効果トラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図３】同じく、本発明の第１の実施例方法を示す図で
あって、図２（ａ）及び（ｂ）に示す工程の次工程を工
程順に示す断面図である。
あって、図２（ａ）及び（ｂ）に示す工程の次工程を工
程順に示す断面図である。
【図４】同じく、本発明の第１の実施例方法を示す図で
あって、図３（ａ）及び（ｂ）に示す工程の次工程を工
程順に示す断面図である。
あって、図３（ａ）及び（ｂ）に示す工程の次工程を工
程順に示す断面図である。
【図５】同じく、本発明の第１の実施例方法を示す図で
あって、図４（ａ）及び（ｂ）に示す工程の次工程を工
程順に示す断面図である。
あって、図４（ａ）及び（ｂ）に示す工程の次工程を工
程順に示す断面図である。
【図６】本発明の第２の実施例に係る電界効果トランジ
スタを示す断面図である。
スタを示す断面図である。
【図７】従来の高出力用電界効果トランジスタを示す断
面図である。
面図である。
【図８】特開昭６４−６１０６７号公報に記載された電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
１、１１；高抵抗基板 ２、１２；バッファ層 ３、１３；ｎ型チャネル層 ３ａ；開口部 ４、１４；ｎ型コンタクト層 ４ａ；リセス開口部 ５、１５；ソース電極 ６、１６；ゲート電極 ７、１７；ドレイン電極 ８、１８；ｎ型埋込み領域 ９；ＳｉＯ2膜 ９ａ；ゲート開口部 １０；ＳｉＮ膜 １０ａ；開口部 １９；バリア層
Claims (7)
- 【請求項１】 第１の半導体材料からなるチャネル層
と、前記チャネル層上に形成されたゲート電極及びドレ
イン電極とを有する電界効果トランジスタにおいて、前
記ゲート電極と前記ドレイン電極との間の前記チャネル
層内に、不純物濃度が前記第１の半導体材料と等しく禁
制帯幅が前記第１の半導体材料のものよりも大きい第２
の半導体材料からなるｎ型埋込み領域を有することを特
徴とする電界効果トランジスタ。 - 【請求項２】 第１の半導体材料からなるチャネル層
と、前記チャネル層上に形成されたゲート電極及びドレ
イン電極とを有する電界効果トランジスタにおいて、前
記ゲート電極と前記ドレイン電極との間の前記チャネル
層内に、禁制帯幅が前記第１の半導体材料のものよりも
大きい第２の半導体材料からなるｎ型埋込み領域を有
し、前記チャネル層と前記ゲート電極及び前記ドレイン
電極との間に禁制帯幅が前記第１の半導体材料のものよ
りも大きい第３の半導体材料からなるバリア層が形成さ
れていることを特徴とする電界効果トランジスタ。 - 【請求項３】 前記第１の半導体材料及び前記第２の半
導体材料は化合物半導体であることを特徴とする請求項
１又は２に記載の電界効果トランジスタ。 - 【請求項４】 前記第１の半導体材料はＧａＡｓ及びＩ
ｎＧａＡｓからなる群から選択された１種の半導体であ
り、前記第２の半導体材料はＡｌＧａＡｓ及びＩｎＧａ
Ｐからなる群から選択された１種の半導体であることを
特徴とする請求項３に記載の電界効果トランジスタ。 - 【請求項５】 半導体基板上に第１の半導体材料からな
るチャネル層を形成する工程と、前記チャネル層内に不
純物濃度が前記第１の半導体材料と等しく禁制帯幅が前
記第１の半導体材料のものよりも大きい第２の半導体材
料からなるｎ型埋込み領域を形成する工程と、前記チャ
ネル層上に前記ｎ型埋込み領域を挟んでゲート電極及び
ドレイン電極を形成する工程とを有することを特徴とす
る電界効果トランジスタの製造方法。 - 【請求項６】 半導体基板上に第１の半導体材料からな
るチャネル層を形成する工程と、前記チャネル層内に禁
制帯幅が前記第１の半導体材料のものよりも大きい第２
の半導体材料からなるｎ型埋込み領域をエピタキシャル
法によって選 択的に形成する工程と、前記チャネル層上
に前記ｎ型埋込み領域を挟んでゲート電極及びドレイン
電極を形成する工程とを有することを特徴とする電界効
果トランジスタの製造方法。 - 【請求項７】 前記第１の半導体材料及び前記第２の半
導体材料は化合物半導体であることを特徴とする請求項
５又は６に記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30610097A JP3189769B2 (ja) | 1997-11-07 | 1997-11-07 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30610097A JP3189769B2 (ja) | 1997-11-07 | 1997-11-07 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145157A JPH11145157A (ja) | 1999-05-28 |
| JP3189769B2 true JP3189769B2 (ja) | 2001-07-16 |
Family
ID=17953048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30610097A Expired - Fee Related JP3189769B2 (ja) | 1997-11-07 | 1997-11-07 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189769B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203544A (ja) * | 2004-01-15 | 2005-07-28 | Mitsubishi Electric Corp | 窒化物半導体装置とその製造方法 |
| JP2006086354A (ja) | 2004-09-16 | 2006-03-30 | Toshiba Corp | 窒化物系半導体装置 |
| JP6111821B2 (ja) | 2013-04-25 | 2017-04-12 | 三菱電機株式会社 | 電界効果トランジスタ |
-
1997
- 1997-11-07 JP JP30610097A patent/JP3189769B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11145157A (ja) | 1999-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |