JP2661569B2 - へテロ接合型電界効果トランジスタおよびその製造方法 - Google Patents
へテロ接合型電界効果トランジスタおよびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合型電界効果ト
ランジスタおよびその製造方法に関し、特にソース抵抗
を低減化せしめたヘテロ接合型電界効果トランジスタの
構造およびその製造方法に関するものである。
ランジスタおよびその製造方法に関し、特にソース抵抗
を低減化せしめたヘテロ接合型電界効果トランジスタの
構造およびその製造方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓ基板上等に形成されたヘテロ接
合型電界効果トランジスタは、２次元電子ガスをキャリ
アとして用いているため、良好な高周波特性が得られて
おり、近年、低雑音のマイクロ波用、高速デジタル通信
用の基本素子として広く採用されている。さらに、この
高周波特性は、１Ｖ以下の低電圧においても劣化しない
ため、低消費電力素子としても注目されている。
合型電界効果トランジスタは、２次元電子ガスをキャリ
アとして用いているため、良好な高周波特性が得られて
おり、近年、低雑音のマイクロ波用、高速デジタル通信
用の基本素子として広く採用されている。さらに、この
高周波特性は、１Ｖ以下の低電圧においても劣化しない
ため、低消費電力素子としても注目されている。
【０００３】この素子をさらに低消費電力化、高性能化
にするには、寄生抵抗、特にソース抵抗の低減化と、ゲ
ート−チャネル間のリーク電流の低減化が必要であり、
また、低電圧化することで電圧のマージンが狭まるため
しきい値電圧の変動を抑えることが重要になってきてい
る。
にするには、寄生抵抗、特にソース抵抗の低減化と、ゲ
ート−チャネル間のリーク電流の低減化が必要であり、
また、低電圧化することで電圧のマージンが狭まるため
しきい値電圧の変動を抑えることが重要になってきてい
る。
【０００４】図４は標準的なヘテロ接合型電界効果トラ
ンジスタの構造を示している。この標準的なヘテロ接合
型電界効果トランジスタでは、ソース抵抗を低減化する
ためにソース、ドレイン電極直下にコンタクト層となる
ｎ型ＧａＡｓ層６′を形成する方法がとられている。す
なわち、この構造のトランジスタでは、半絶縁性ＧａＡ
ｓ基板１上に、バッファ層となるノンドープＧａＡｓ層
３、チャネル層となるノンドープのＩｎＧａＡｓ層４、
電子供給層となるｎ型ＡｌＧａＡｓ層５、コンタクト層
となるｎ型ＧａＡｓ層６′を順次成長させ、ゲート電極
をｎ型ＡｌＧａＡｓ層５と接触させるためにｎ型ＧａＡ
ｓ層６′の一部を選択的にエッチング除去している。そ
して、ｎ型ＧａＡｓ層６′の除去された部分にゲート電
極７を設け、ｎ型ＧａＡｓ層６′上にソース電極８とド
レイン電極９を設ける。
ンジスタの構造を示している。この標準的なヘテロ接合
型電界効果トランジスタでは、ソース抵抗を低減化する
ためにソース、ドレイン電極直下にコンタクト層となる
ｎ型ＧａＡｓ層６′を形成する方法がとられている。す
なわち、この構造のトランジスタでは、半絶縁性ＧａＡ
ｓ基板１上に、バッファ層となるノンドープＧａＡｓ層
３、チャネル層となるノンドープのＩｎＧａＡｓ層４、
電子供給層となるｎ型ＡｌＧａＡｓ層５、コンタクト層
となるｎ型ＧａＡｓ層６′を順次成長させ、ゲート電極
をｎ型ＡｌＧａＡｓ層５と接触させるためにｎ型ＧａＡ
ｓ層６′の一部を選択的にエッチング除去している。そ
して、ｎ型ＧａＡｓ層６′の除去された部分にゲート電
極７を設け、ｎ型ＧａＡｓ層６′上にソース電極８とド
レイン電極９を設ける。
【０００５】ゲートとチャネル層（ＩｎＧａＡｓ層４）
との間で電流（ゲートリーク電流）が流れないように、
ｎ型ＡｌＧａＡｓ層５はＩｎＧａＡｓ層４より電子親和
力の小さい半導体を用いて高抵抗にしてある。そして、
ｎ型ＧａＡｓ層６′のキャリア濃度を高くすることによ
り、ソース・ドレイン電極のｎ型ＧａＡｓ層６′へのオ
ーム性接触を可能にし、またｎ型ＡｌＧａＡｓ層５をト
ンネル効果で通過するキャリアの量を増加させ、ソース
抵抗の低減化を図っている。
との間で電流（ゲートリーク電流）が流れないように、
ｎ型ＡｌＧａＡｓ層５はＩｎＧａＡｓ層４より電子親和
力の小さい半導体を用いて高抵抗にしてある。そして、
ｎ型ＧａＡｓ層６′のキャリア濃度を高くすることによ
り、ソース・ドレイン電極のｎ型ＧａＡｓ層６′へのオ
ーム性接触を可能にし、またｎ型ＡｌＧａＡｓ層５をト
ンネル効果で通過するキャリアの量を増加させ、ソース
抵抗の低減化を図っている。
【０００６】図５には、図４の構造のものよりもさらに
ソース抵抗を低減化するべく提案された構造が示されて
いる（１９９０年、パレフスキーら、アイ・イー・イー
・イー・エレクトロン・デバイス・レターズ、第１１巻
５３５ページ、［A.Palevskiet al.,IEEE Electron dev
ice letters,11(11),535(1990) ］など）。図４の構造
との違いは、図４の場合のようにｎ型ＧａＡｓ層６′を
全面に成長させるのではなく、ソースおよびドレイン領
域を形成する部分のｎ型ＡｌＧａＡｓ層５およびＩｎＧ
ａＡｓ層４をエッチング除去した後、改めてｎ型ＧａＡ
ｓ層６を選択成長させている点である。この構造では、
ソース電極とチャネル層となるＩｎＧａＡｓ層４の間に
は高抵抗のｎ型ＡｌＧａＡｓ層５がないため、図４の構
造のものと比較してソース抵抗の低減が図られている。
ソース抵抗を低減化するべく提案された構造が示されて
いる（１９９０年、パレフスキーら、アイ・イー・イー
・イー・エレクトロン・デバイス・レターズ、第１１巻
５３５ページ、［A.Palevskiet al.,IEEE Electron dev
ice letters,11(11),535(1990) ］など）。図４の構造
との違いは、図４の場合のようにｎ型ＧａＡｓ層６′を
全面に成長させるのではなく、ソースおよびドレイン領
域を形成する部分のｎ型ＡｌＧａＡｓ層５およびＩｎＧ
ａＡｓ層４をエッチング除去した後、改めてｎ型ＧａＡ
ｓ層６を選択成長させている点である。この構造では、
ソース電極とチャネル層となるＩｎＧａＡｓ層４の間に
は高抵抗のｎ型ＡｌＧａＡｓ層５がないため、図４の構
造のものと比較してソース抵抗の低減が図られている。
【０００７】ところで、上述したように今後見込まれる
電源の低電圧化に対してはしきい値電圧の変動の抑制が
重要になる。しきい値電圧の変動を抑制する最も簡単な
方法は、基板側にｐ型半導体のバックゲート層を設け、
ゲート電極の反対側から電位を加えることでしきい値電
圧を制御するものである。標準的なヘテロ接合型電界効
果トランジスタにバックゲート層を導入した従来構造を
図６に示す（特開平５−３４３４３４号公報など）。
電源の低電圧化に対してはしきい値電圧の変動の抑制が
重要になる。しきい値電圧の変動を抑制する最も簡単な
方法は、基板側にｐ型半導体のバックゲート層を設け、
ゲート電極の反対側から電位を加えることでしきい値電
圧を制御するものである。標準的なヘテロ接合型電界効
果トランジスタにバックゲート層を導入した従来構造を
図６に示す（特開平５−３４３４３４号公報など）。
【０００８】同図において、図４の従来例の部分と共通
する部分には同一の参照番号が付せられているので重複
する説明は省略する。図６の例では、半絶縁性ＧａＡｓ
基板１上に設けられたｐ型ＧａＡｓ層２がバックゲート
層として用いられる。図６に示す構造では、バックゲー
トを構成するｐ型ＧａＡｓ層２がゲート下以外にも広が
っており、静電容量を増加させデバイスの高周波特性を
劣化させている。
する部分には同一の参照番号が付せられているので重複
する説明は省略する。図６の例では、半絶縁性ＧａＡｓ
基板１上に設けられたｐ型ＧａＡｓ層２がバックゲート
層として用いられる。図６に示す構造では、バックゲー
トを構成するｐ型ＧａＡｓ層２がゲート下以外にも広が
っており、静電容量を増加させデバイスの高周波特性を
劣化させている。
【０００９】そこで、ヘテロ接合を用いないＭＥＳＦＥ
Ｔに関するものではあるが、特開昭５８−１３０５６０
号公報において、イオン注入技術を用いて選択的にバッ
クゲート層を形成する方法が提案されている。この方法
では、はじめにゲート領域にのみｐ型不純物をイオン注
入し、引き続きｎ型不純物を浅めにイオン注入した後、
アニールを行う。
Ｔに関するものではあるが、特開昭５８−１３０５６０
号公報において、イオン注入技術を用いて選択的にバッ
クゲート層を形成する方法が提案されている。この方法
では、はじめにゲート領域にのみｐ型不純物をイオン注
入し、引き続きｎ型不純物を浅めにイオン注入した後、
アニールを行う。
【００１０】
【発明が解決しようとする課題】上述の図４に示した標
準的ヘテロ接合型電界効果トランジスタでは、ｎ型Ａｌ
ＧａＡｓ層５はＩｎＧａＡｓ層４からゲートへのリーク
電流を減らすために高抵抗であることが必要であるが、
一方で、ソース抵抗を低減化するには低抵抗である必要
がある。したがって、図４に示す構造ではゲートリーク
電流の抑制とソース抵抗の低減はトレードオフの関係に
あり、両者をともに小さくすることは困難であるという
問題があり、電界効果トランジスタの高性能化に対する
障害となっていた。
準的ヘテロ接合型電界効果トランジスタでは、ｎ型Ａｌ
ＧａＡｓ層５はＩｎＧａＡｓ層４からゲートへのリーク
電流を減らすために高抵抗であることが必要であるが、
一方で、ソース抵抗を低減化するには低抵抗である必要
がある。したがって、図４に示す構造ではゲートリーク
電流の抑制とソース抵抗の低減はトレードオフの関係に
あり、両者をともに小さくすることは困難であるという
問題があり、電界効果トランジスタの高性能化に対する
障害となっていた。
【００１１】図５の構造では、このようなトレードオフ
の関係はないが、実際に図５の構造にトランジスタを作
製するには、ｎ型ＡｌＧａＡｓ層５およびＩｎＧａＡｓ
層４を選択的にエッチングした後、ｎ型ＧａＡｓ層６を
選択的に成長させなければならず、このｎ型ＧａＡｓ層
６を成長させる面に吸着した不純物のために、ソース・
ドレイン領域を構成するｎ型ＧａＡｓ層６とチャネル層
となるＩｎＧａＡｓ層４とを低抵抗で接触させることが
困難であるという問題がある。この不純物は再成長直前
における基板の高温処理等の清浄化処理により軽減化す
ることはできるが完全には除去することができない（１
９８７年、ヨコヤマら、アイ・イー・イー・イー・エレ
クトロン・デバイス・レターズ、第ＥＤＬ−８巻２８０
ページ、［T.Yokoyama et al.,IEEE Electron device l
etters,EDL-8(6),280(1987) ］など）。
の関係はないが、実際に図５の構造にトランジスタを作
製するには、ｎ型ＡｌＧａＡｓ層５およびＩｎＧａＡｓ
層４を選択的にエッチングした後、ｎ型ＧａＡｓ層６を
選択的に成長させなければならず、このｎ型ＧａＡｓ層
６を成長させる面に吸着した不純物のために、ソース・
ドレイン領域を構成するｎ型ＧａＡｓ層６とチャネル層
となるＩｎＧａＡｓ層４とを低抵抗で接触させることが
困難であるという問題がある。この不純物は再成長直前
における基板の高温処理等の清浄化処理により軽減化す
ることはできるが完全には除去することができない（１
９８７年、ヨコヤマら、アイ・イー・イー・イー・エレ
クトロン・デバイス・レターズ、第ＥＤＬ−８巻２８０
ページ、［T.Yokoyama et al.,IEEE Electron device l
etters,EDL-8(6),280(1987) ］など）。
【００１２】また、図６に示した標準的ヘテロ接合型電
界効果トランジスタにバックゲートとなるｐ型ＧａＡｓ
層２を設けたものでは、本来必要なチャネル領域直下ば
かりでなく、ソースおよびドレイン領域にまでバックゲ
ートが広がっており、静電容量が大きくなるため高周波
特性が劣化するという問題が起こる。ここで、ＭＥＳＦ
ＥＴで提案されているイオン注入技術を用いてチャネル
領域下のみにｐ型バックゲート層を形成するという方法
を採用することも考えられるが、イオン注入後にアニー
ル工程が必要でありアニールによりヘテロ接合が乱れる
という問題があるため、ヘテロ接合型電界効果トランジ
スタではこの方法を採用することができない。
界効果トランジスタにバックゲートとなるｐ型ＧａＡｓ
層２を設けたものでは、本来必要なチャネル領域直下ば
かりでなく、ソースおよびドレイン領域にまでバックゲ
ートが広がっており、静電容量が大きくなるため高周波
特性が劣化するという問題が起こる。ここで、ＭＥＳＦ
ＥＴで提案されているイオン注入技術を用いてチャネル
領域下のみにｐ型バックゲート層を形成するという方法
を採用することも考えられるが、イオン注入後にアニー
ル工程が必要でありアニールによりヘテロ接合が乱れる
という問題があるため、ヘテロ接合型電界効果トランジ
スタではこの方法を採用することができない。
【００１３】本発明は、上記の状況に鑑みてなされたも
のであって、その目的は、第１に、ゲートリークを増加
させることなくヘテロ接合電界効果トランジスタにおけ
るソース抵抗を低減化してデバイスの高性能化を図るこ
とであり、第２に、静電容量の低減化されたバックゲー
ト構造を提供して高周波特性を犠牲にすることなくしき
い値電圧をコントロールできるようにすることである。
のであって、その目的は、第１に、ゲートリークを増加
させることなくヘテロ接合電界効果トランジスタにおけ
るソース抵抗を低減化してデバイスの高性能化を図るこ
とであり、第２に、静電容量の低減化されたバックゲー
ト構造を提供して高周波特性を犠牲にすることなくしき
い値電圧をコントロールできるようにすることである。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半絶縁性半導体基板（１）と、前
記半絶縁性半導体基板上に選択的に形成された、ｐ型不
純物がドープされた半導体からなる突起部（２）と、前
記凸起部上およびその両側の前記半絶縁性半導体基板上
に設けられたノンドープの第１の半導体層（４）と、そ
れぞれの前記第１の半導体層上に設けられた、該第１の
半導体層より電子親和力が小さい、ｎ型不純物がドープ
された第２の半導体層（５）と、前記凸起部の両側に設
けられた前記第２の半導体層上に設けられた、前記第２
の半導体層より電子親和力が大きい、ｎ型不純物がドー
プされた第３の半導体層（６、６ａ）と、前記凸起部上
の前記第２の半導体層上に設けられたゲート電極（７）
と、前記第３の半導体層上に設けられたソース・ドレイ
ン電極（８、９）と、を備え、前記凸起部上の前記第１
の半導体層と前記第３の半導体層とが互いに側面で接触
していることを特徴とするヘテロ接合型電界効果トラン
ジスタ、が提供される。
め、本発明によれば、半絶縁性半導体基板（１）と、前
記半絶縁性半導体基板上に選択的に形成された、ｐ型不
純物がドープされた半導体からなる突起部（２）と、前
記凸起部上およびその両側の前記半絶縁性半導体基板上
に設けられたノンドープの第１の半導体層（４）と、そ
れぞれの前記第１の半導体層上に設けられた、該第１の
半導体層より電子親和力が小さい、ｎ型不純物がドープ
された第２の半導体層（５）と、前記凸起部の両側に設
けられた前記第２の半導体層上に設けられた、前記第２
の半導体層より電子親和力が大きい、ｎ型不純物がドー
プされた第３の半導体層（６、６ａ）と、前記凸起部上
の前記第２の半導体層上に設けられたゲート電極（７）
と、前記第３の半導体層上に設けられたソース・ドレイ
ン電極（８、９）と、を備え、前記凸起部上の前記第１
の半導体層と前記第３の半導体層とが互いに側面で接触
していることを特徴とするヘテロ接合型電界効果トラン
ジスタ、が提供される。
【００１５】また、本発明によれば、（１）半絶縁性半
導体基板上に凸起部を構成する半導体層を形成する工程
と、（２）前記凸起部上およびその両側の前記半絶縁性
半導体基板上に第１の半導体層を成長させる工程と、
（３）前記第１の半導体層上に該第１の半導体層より電
子親和力が小さい材料によりｎ型不純物がドープされた
第２の半導体層を形成する工程と、（４）前記第２の半
導体層上に該第２の半導体層より電子親和力が大きい材
料によりｎ型不純物がドープされた第３の半導体層を形
成する工程と、（５）前記凸起部上の前記第３の半導体
層を選択的に除去する工程と、（６）露出された前記第
２の半導体層上にゲート電極を形成し、前記凸起部の両
側の前記第３の半導体層上にソース電極とドレイン電極
を形成する工程と、を有することを特徴とするヘテロ接
合型電界効果トランジスタの製造方法、提供される。
導体基板上に凸起部を構成する半導体層を形成する工程
と、（２）前記凸起部上およびその両側の前記半絶縁性
半導体基板上に第１の半導体層を成長させる工程と、
（３）前記第１の半導体層上に該第１の半導体層より電
子親和力が小さい材料によりｎ型不純物がドープされた
第２の半導体層を形成する工程と、（４）前記第２の半
導体層上に該第２の半導体層より電子親和力が大きい材
料によりｎ型不純物がドープされた第３の半導体層を形
成する工程と、（５）前記凸起部上の前記第３の半導体
層を選択的に除去する工程と、（６）露出された前記第
２の半導体層上にゲート電極を形成し、前記凸起部の両
側の前記第３の半導体層上にソース電極とドレイン電極
を形成する工程と、を有することを特徴とするヘテロ接
合型電界効果トランジスタの製造方法、提供される。
【００１６】
【作用】本発明によれば、チャネル層を構成する凸起部
上の第１の半導体層の側面に、ソース・ドレイン領域を
構成する第３の半導体層が接触している。したがって、
ソース電極が高抵抗の第２の半導体層を介することなく
チャネル層と接続されることになるため、図４の従来例
で問題となったゲートリークを低減化しようとするとソ
ース抵抗が増大化するという問題を解消することがで
き、ゲートリーク低減化とソース抵抗の低減化を同時に
達成することができる。また、本発明によるトランジス
タ構造は、図５の従来例のようにエッチング部分にソー
ス・ドレイン領域となる半導体層を選択的に成長させる
ものではないので、再成長エピタキシャル層とエッチン
グ面との界面が汚染により高抵抗化するという問題を回
避することができる。
上の第１の半導体層の側面に、ソース・ドレイン領域を
構成する第３の半導体層が接触している。したがって、
ソース電極が高抵抗の第２の半導体層を介することなく
チャネル層と接続されることになるため、図４の従来例
で問題となったゲートリークを低減化しようとするとソ
ース抵抗が増大化するという問題を解消することがで
き、ゲートリーク低減化とソース抵抗の低減化を同時に
達成することができる。また、本発明によるトランジス
タ構造は、図５の従来例のようにエッチング部分にソー
ス・ドレイン領域となる半導体層を選択的に成長させる
ものではないので、再成長エピタキシャル層とエッチン
グ面との界面が汚染により高抵抗化するという問題を回
避することができる。
【００１７】また、半導体基板上に形成した凸起部をバ
ックゲートとして利用することにより、チャネル領域下
にのみバックゲートを設けることが可能になり、静電容
量を増大させることなくすなわちデバイスの高周波特性
を犠牲にすることなく、しきい値電圧をコントロールす
ることができるようになる。
ックゲートとして利用することにより、チャネル領域下
にのみバックゲートを設けることが可能になり、静電容
量を増大させることなくすなわちデバイスの高周波特性
を犠牲にすることなく、しきい値電圧をコントロールす
ることができるようになる。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例の構造を示
す断面図である。同図において、１は半絶縁性ＧａＡｓ
基板、２は、基板１上に選択的に形成された、バックゲ
ート層を構成するｐ型ＧａＡｓ層、３は、バッファ層で
あるノンドープＧａＡｓ層、４はＩｎＧａＡｓ層、５は
ｎ型ＡｌＧａＡｓ層、６はソース・ドレイン領域を構成
するｎ型ＧａＡｓ層、７はゲート電極、８はソース電
極、９はドレイン電極である。
て説明する。図１は、本発明の第１の実施例の構造を示
す断面図である。同図において、１は半絶縁性ＧａＡｓ
基板、２は、基板１上に選択的に形成された、バックゲ
ート層を構成するｐ型ＧａＡｓ層、３は、バッファ層で
あるノンドープＧａＡｓ層、４はＩｎＧａＡｓ層、５は
ｎ型ＡｌＧａＡｓ層、６はソース・ドレイン領域を構成
するｎ型ＧａＡｓ層、７はゲート電極、８はソース電
極、９はドレイン電極である。
【００１９】ｐ型ＧａＡｓ層２は、基板１上において凸
起部を形成しており、この凸起部上において、ＩｎＧａ
Ａｓ層４はチャネル層を構成しており、またｎ型ＡｌＧ
ａＡｓ層５は電子供給層を構成している。ここで、Ｉｎ
ＧａＡｓ層４とｎ型ＡｌＧａＡｓ層５との合計膜厚をｐ
型ＧａＡｓ層２の膜厚と同程度することより、チャネル
層（４）の側面全体にソース・ドレイン領域（６）に接
触させることができるようになり、両者間の接触抵抗の
低減化を図ることができる。
起部を形成しており、この凸起部上において、ＩｎＧａ
Ａｓ層４はチャネル層を構成しており、またｎ型ＡｌＧ
ａＡｓ層５は電子供給層を構成している。ここで、Ｉｎ
ＧａＡｓ層４とｎ型ＡｌＧａＡｓ層５との合計膜厚をｐ
型ＧａＡｓ層２の膜厚と同程度することより、チャネル
層（４）の側面全体にソース・ドレイン領域（６）に接
触させることができるようになり、両者間の接触抵抗の
低減化を図ることができる。
【００２０】図２は、図１に示した本発明の第１の実施
例の製造方法を説明するための工程順断面図である。ま
ず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板１
上に、ｐ型ＧａＡｓ層２を成長させ、フォトリソグラフ
ィ法によりマスクを形成してエッチングを行うことによ
り、ｐ型ＧａＡｓ層２を凸起形状に加工する。凸部の高
さは、将来形成される膜厚１５０ÅのＩｎＧａＡｓ層４
と膜厚３００Åのｎ型ＡｌＧａＡｓ層２の膜厚の和であ
りこの場合４５０Åとなる。凸部のテラス部にチャネル
領域が形成される。凸起形状のｐ型ＧａＡｓ層２をエピ
タキシャル成長／エッチング法で形成するのに代え、選
択成長法で形成するようにしてもよい。
例の製造方法を説明するための工程順断面図である。ま
ず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板１
上に、ｐ型ＧａＡｓ層２を成長させ、フォトリソグラフ
ィ法によりマスクを形成してエッチングを行うことによ
り、ｐ型ＧａＡｓ層２を凸起形状に加工する。凸部の高
さは、将来形成される膜厚１５０ÅのＩｎＧａＡｓ層４
と膜厚３００Åのｎ型ＡｌＧａＡｓ層２の膜厚の和であ
りこの場合４５０Åとなる。凸部のテラス部にチャネル
領域が形成される。凸起形状のｐ型ＧａＡｓ層２をエピ
タキシャル成長／エッチング法で形成するのに代え、選
択成長法で形成するようにしてもよい。
【００２１】次に、図２（ｂ）に示すように、分子線エ
ピタキシー法により、バッファ層として、膜厚１５０Å
のノンドープＧａＡｓ層３を成長させ、その上にチャネ
ル層となるノンドープのＩｎＧａＡｓ層４を成長させ
る。次に、図２（ｃ）に示すように、同じく分子線エピ
タキシー法により、電子供給層となるｎ型ＡｌＧａＡｓ
層５を膜厚３００Åに成長させ、続いて、図２（ｄ）に
示すように、ソース・ドレイン領域となるｎ型ＧａＡｓ
層６を膜厚４００Åに成長させる。
ピタキシー法により、バッファ層として、膜厚１５０Å
のノンドープＧａＡｓ層３を成長させ、その上にチャネ
ル層となるノンドープのＩｎＧａＡｓ層４を成長させ
る。次に、図２（ｃ）に示すように、同じく分子線エピ
タキシー法により、電子供給層となるｎ型ＡｌＧａＡｓ
層５を膜厚３００Åに成長させ、続いて、図２（ｄ）に
示すように、ソース・ドレイン領域となるｎ型ＧａＡｓ
層６を膜厚４００Åに成長させる。
【００２２】続いて、図２（ｅ）に示すように、凸起部
上のｎ型ＧａＡｓ層６を削り、露出したｎ型ＡｌＧａＡ
ｓ層５上にゲート電極７を形成する。さらに、ゲート電
極７を挟むｎ型ＧａＡｓ層６上にソース電極８とドレイ
ン電極９を形成する。なお、図示されてはいないが、ｐ
型ＧａＡｓ層２の表面は一部露出されその部分にバック
ゲート電極が形成される。
上のｎ型ＧａＡｓ層６を削り、露出したｎ型ＡｌＧａＡ
ｓ層５上にゲート電極７を形成する。さらに、ゲート電
極７を挟むｎ型ＧａＡｓ層６上にソース電極８とドレイ
ン電極９を形成する。なお、図示されてはいないが、ｐ
型ＧａＡｓ層２の表面は一部露出されその部分にバック
ゲート電極が形成される。
【００２３】このように構成することにより、チャネル
領域は凸部のｐ型ＧａＡｓ層２上にのみ形成されること
になり、したがって、ｐ型のバックゲート層はチャネル
領域（４）下のみに存在することになり静電容量の増加
を抑制することができる。また、ソース・ドレイン領域
（６）は自動的にチャネル領域と接続されることにな
り、そして、ソース・ドレイン領域とチャネル領域との
間に再成長界面が存在しないようにすることができるた
め、ソース抵抗、ドレイン抵抗の低減化を実現すること
ができる。なお、上記の実施例では、ＩｎＧａＡｓ層４
とｎ型ＡｌＧａＡｓ層５との合計膜厚をｐ型ＧａＡｓ層
２の膜厚と等しくしていたがこれより幾分薄くするよう
にしてもよい。
領域は凸部のｐ型ＧａＡｓ層２上にのみ形成されること
になり、したがって、ｐ型のバックゲート層はチャネル
領域（４）下のみに存在することになり静電容量の増加
を抑制することができる。また、ソース・ドレイン領域
（６）は自動的にチャネル領域と接続されることにな
り、そして、ソース・ドレイン領域とチャネル領域との
間に再成長界面が存在しないようにすることができるた
め、ソース抵抗、ドレイン抵抗の低減化を実現すること
ができる。なお、上記の実施例では、ＩｎＧａＡｓ層４
とｎ型ＡｌＧａＡｓ層５との合計膜厚をｐ型ＧａＡｓ層
２の膜厚と等しくしていたがこれより幾分薄くするよう
にしてもよい。
【００２４】図３は、本発明の第２の実施例のヘテロ接
合型電界効果トランジスタの断面図である。同図におい
て、図１に示した第１の実施例の部分と同等の部分には
同一の参照番号が付されているので重複する説明は省略
する。本実施例の図１に示した先の実施例と相違する点
は、先の実施例におけるｎ型ＧａＡｓ層６を、チャネル
層（４）と接する部分ではチャネル層と同じＩｎ組成比
のＩｎＧａＡｓとしその組成比から上に向かってＩｎＡ
ｓまで徐々にＩｎ組成比を増加させたｎ型ＩｎＧａＡｓ
／ＩｎＡｓ層６ａとした点である。
合型電界効果トランジスタの断面図である。同図におい
て、図１に示した第１の実施例の部分と同等の部分には
同一の参照番号が付されているので重複する説明は省略
する。本実施例の図１に示した先の実施例と相違する点
は、先の実施例におけるｎ型ＧａＡｓ層６を、チャネル
層（４）と接する部分ではチャネル層と同じＩｎ組成比
のＩｎＧａＡｓとしその組成比から上に向かってＩｎＡ
ｓまで徐々にＩｎ組成比を増加させたｎ型ＩｎＧａＡｓ
／ＩｎＡｓ層６ａとした点である。
【００２５】これによりアロイ工程なしにオーミックコ
ンタクトを取ることができるようになり、アロイ工程に
よるヘテロ接合の劣化を防止することができる。また、
ＩｎＧａＡｓ層４とｎ型ＩｎＧａＡｓ／ＩｎＡｓ層６ａ
の間にコンダクションバンドの不連続が存在しなくなる
ため、ソース抵抗をさらに低減化することが可能にな
る。
ンタクトを取ることができるようになり、アロイ工程に
よるヘテロ接合の劣化を防止することができる。また、
ＩｎＧａＡｓ層４とｎ型ＩｎＧａＡｓ／ＩｎＡｓ層６ａ
の間にコンダクションバンドの不連続が存在しなくなる
ため、ソース抵抗をさらに低減化することが可能にな
る。
【００２６】なお、以上の実施例では、ＡｌＧａＡｓ／
ＩｎＧａＡｓのヘテロ接合を用いた電界効果トランジス
タについて説明したが、本発明はこの組み合わせに限定
されるものではなく、チャネル層（４）に対して電子供
給層（５）の電子親和力が小さい組み合せであればよ
く、ＧａＡｓ／ＩｎＧａＡｓ、ＡｌＧａＡｓ／ＧａＡ
ｓ、ＡｌＩｎＡｓ／ＩｎＧａＡｓ、ＡｌＧａＰ／ＩｎＧ
ａＡｓ等のIII −Ｖ族半導体の組み合せであってもよ
い。
ＩｎＧａＡｓのヘテロ接合を用いた電界効果トランジス
タについて説明したが、本発明はこの組み合わせに限定
されるものではなく、チャネル層（４）に対して電子供
給層（５）の電子親和力が小さい組み合せであればよ
く、ＧａＡｓ／ＩｎＧａＡｓ、ＡｌＧａＡｓ／ＧａＡ
ｓ、ＡｌＩｎＡｓ／ＩｎＧａＡｓ、ＡｌＧａＰ／ＩｎＧ
ａＡｓ等のIII −Ｖ族半導体の組み合せであってもよ
い。
【００２７】
【発明の効果】以上説明したように、本発明によるヘテ
ロ接合型電界効果トランジスタは、凸型のｐ型半導体層
上にチャネル層と電子供給層とを設け、チャネル層の両
側にこれと側面から接触するソース・ドレイン領域を設
けたものであるので、ソース・ドレイン電極を電子供給
層を介することなくチャネル層と接続することができる
ようになり、そしてチャネル層とソース・ドレイン領域
間に高抵抗の再成長界面を介在せしめないようにするこ
とができ、ソース抵抗およびドレイン抵抗を低減化する
ことができる。
ロ接合型電界効果トランジスタは、凸型のｐ型半導体層
上にチャネル層と電子供給層とを設け、チャネル層の両
側にこれと側面から接触するソース・ドレイン領域を設
けたものであるので、ソース・ドレイン電極を電子供給
層を介することなくチャネル層と接続することができる
ようになり、そしてチャネル層とソース・ドレイン領域
間に高抵抗の再成長界面を介在せしめないようにするこ
とができ、ソース抵抗およびドレイン抵抗を低減化する
ことができる。
【００２８】また、ソース・ドレイン電極を電子供給層
を介することなくチャネル層と接続することができるた
め、電子供給層（ｎ型ＡｌＧａＡｓ層５）としてソース
抵抗について考慮することなく電子親和力の小さい高抵
抗層を用いることが可能になり、ゲートリーク電流を抑
制することができる。
を介することなくチャネル層と接続することができるた
め、電子供給層（ｎ型ＡｌＧａＡｓ層５）としてソース
抵抗について考慮することなく電子親和力の小さい高抵
抗層を用いることが可能になり、ゲートリーク電流を抑
制することができる。
【００２９】また、凸部をｐ型の半導体層により形成す
ることでバックゲート用の層が自動的に形成されること
となり、これを用いることにより温度変化などによるし
きい値電圧の変動を抑制したり、ショートチャネル効果
を抑制したりすることが可能となる。
ることでバックゲート用の層が自動的に形成されること
となり、これを用いることにより温度変化などによるし
きい値電圧の変動を抑制したり、ショートチャネル効果
を抑制したりすることが可能となる。
【図１】本発明の第１の実施例のヘテロ接合型電界効果
トランジスタの断面図。
トランジスタの断面図。
【図２】図１に示した第１の実施例の製造方法を説明す
るための工程順断面図。
るための工程順断面図。
【図３】本発明の第２の実施例のヘテロ接合型電界効果
トランジスタの断面図。
トランジスタの断面図。
【図４】第１の従来例の断面図。
【図５】第２の従来例の断面図。
【図６】第３の従来例の断面図。
１ 半絶縁性ＧａＡｓ基板 ２ ｐ型ＧａＡｓ層（バックゲート層） ３ ノンドープＧａＡｓ層（バッファ層） ４ ＩｎＧａＡｓ層（チャネル層） ５ ｎ型ＡｌＧａＡｓ層（電子供給層） ６ ｎ型ＧａＡｓ層（ソース・ドレイン領域） ６ａ ｎ型ＩｎＧａＡｓ／ＩｎＡｓ層（ソース・ドレイ
ン領域） ６′ ｎ型ＧａＡｓ層（コンタクト領域） ７ ゲート電極 ８ ソース電極 ９ ドレイン電極
ン領域） ６′ ｎ型ＧａＡｓ層（コンタクト領域） ７ ゲート電極 ８ ソース電極 ９ ドレイン電極
Claims (5)
- 【請求項１】 半絶縁性半導体基板と、前記半絶縁性半
導体基板上に選択的に形成された、ｐ型不純物がドープ
された半導体からなる突起部と、前記凸起部上およびそ
の両側の前記半絶縁性半導体基板上に設けられたノンド
ープの第１の半導体層と、それぞれの前記第１の半導体
層上に設けられた、該第１の半導体層より電子親和力が
小さい、ｎ型不純物がドープされた第２の半導体層と、
前記凸起部の両側の前記第２の半導体層上に設けられ
た、前記第２の半導体層より電子親和力が大きい、ｎ型
不純物がドープされた第３の半導体層と、前記凸起部上
の前記第２の半導体層上に設けられたゲート電極と、前
記第３の半導体層上に設けられたソース・ドレイン電極
と、を備え、前記凸起部上の前記第１の半導体層と前記
第３の半導体層とが互いに側面で接触していることを特
徴とするヘテロ接合型電界効果トランジスタ。 - 【請求項２】 前記半導体基板と前記第１の半導体層と
の間にバッファ層が形成されていることを特徴とする請
求項１記載のヘテロ接合型電界効果トランジスタ。 - 【請求項３】 前記第３の半導体層は、前記第１の半導
体層と接触する部分において該第１の半導体層のバンド
ギャップとほぼ等しいバンドギャップを有しかつ上に向
かって徐々にバンドギャップが狭められていることを特
徴とする請求項１記載のヘテロ接合型電界効果トランジ
スタ。 - 【請求項４】 前記凸起部の厚さが、前記第１の半導体
層と前記第２の半導体層との合計膜厚とほぼ等しいかこ
れより幾分厚いことを特徴とする請求項１記載のヘテロ
接合型電界効果トランジスタ。 - 【請求項５】 （１）半絶縁性半導体基板上に凸起部を
構成する半導体層を形成する工程と、 （２）前記凸起部上およびその両側の前記半絶縁性半導
体基板上に第１の半導体層を成長させる工程と、 （３）前記第１の半導体層上に該第１の半導体層より電
子親和力が小さい材料によりｎ型不純物がドープされた
第２の半導体層を形成する工程と、 （４）前記第２の半導体層上に該第２の半導体層より電
子親和力が大きい材料によりｎ型不純物がドープされた
第３の半導体層を形成する工程と、 （５）前記凸起部上の前記第３の半導体層を選択的に除
去する工程と、 （６）露出された前記第２の半導体層上にゲート電極を
形成し、前記凸起部の両側の前記第３の半導体層上にソ
ース電極とドレイン電極を形成する工程と、 を有することを特徴とするヘテロ接合型電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6307073A JP2661569B2 (ja) | 1994-11-17 | 1994-11-17 | へテロ接合型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6307073A JP2661569B2 (ja) | 1994-11-17 | 1994-11-17 | へテロ接合型電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148672A JPH08148672A (ja) | 1996-06-07 |
| JP2661569B2 true JP2661569B2 (ja) | 1997-10-08 |
Family
ID=17964721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6307073A Expired - Fee Related JP2661569B2 (ja) | 1994-11-17 | 1994-11-17 | へテロ接合型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661569B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130560A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体メモリ集積装置 |
| JPH0223626A (ja) * | 1988-07-13 | 1990-01-25 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH02235347A (ja) * | 1989-03-08 | 1990-09-18 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| JP3047052B2 (ja) * | 1991-06-27 | 2000-05-29 | 横河電機株式会社 | Ｍｅｓｆｅｔを用いた装置 |
-
1994
- 1994-11-17 JP JP6307073A patent/JP2661569B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08148672A (ja) | 1996-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |