JP3047052B2 - Ｍｅｓｆｅｔを用いた装置 - Google Patents
Ｍｅｓｆｅｔを用いた装置Info
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Description
【０００１】
【産業上の利用分野】本発明は，バックゲート効果の低
減を図って性能を向上させたＧａＡｓ ＭＥＳＦＥＴを
用いた装置に関する。
減を図って性能を向上させたＧａＡｓ ＭＥＳＦＥＴを
用いた装置に関する。
【０００２】
【従来の技術】図９はＭＥＳＦＥＴの一般的な構成を示
す断面図である。図において１は半絶縁性ＧａＡｓ基板
であり，この基板１の上にバッファ層２および動作層３
が形成されている。４はソ―ス，５はゲ―ト，６はドレ
インである。上記の構成において，ドレイン６にソ―ス
４に対して正の電位Ｖd を印加すると，動作層３内で電
子がソ―スからドレインに向かって流れる。ゲ―ト電極
はショットキ―障壁であるから第１空乏層Ａが動作領域
内に伸びており，ゲ―ト電圧Ｖg を変化させることによ
り第１空乏層Ａの深さが変り，チャネルの断面積が変化
して，ドレイン・ソ―ス間電流Ｉd が変化する。
す断面図である。図において１は半絶縁性ＧａＡｓ基板
であり，この基板１の上にバッファ層２および動作層３
が形成されている。４はソ―ス，５はゲ―ト，６はドレ
インである。上記の構成において，ドレイン６にソ―ス
４に対して正の電位Ｖd を印加すると，動作層３内で電
子がソ―スからドレインに向かって流れる。ゲ―ト電極
はショットキ―障壁であるから第１空乏層Ａが動作領域
内に伸びており，ゲ―ト電圧Ｖg を変化させることによ
り第１空乏層Ａの深さが変り，チャネルの断面積が変化
して，ドレイン・ソ―ス間電流Ｉd が変化する。
【０００３】図１０は上記従来のＭＥＳＦＥＴを用いて
高周波オシロスコ―プのアクティブプロ―ブを構成した
一例を示す回路構成図である。図１０においてＱ1 ，Ｑ
2 は第１，第２のＭＥＳＦＥＴであり，Ｑ1 のソ―スと
Ｑ2 のドレインが接続され，その接続点に第３ＭＥＳＦ
ＥＴＱ3 のゲ―トを接続し，前記Ｑ1 のドレイン側にド
レイン電源ＶDDが，前記Ｑ2 のソ―スにソ―ス電源ＶSS
が接続され，Ｑ2 のゲートはＱ2 のソースに接続されて
いる。そして，前記Ｑ1 のゲ―トには入力端子が，前記
Ｑ3 のソ―スには出力端子が設けられている。上記の構
成においてＱ1 ，Ｑ2 は入力インピ―ダンスを高める為
のバッファ段であり，Ｑ2 はＱ1 の定電流負荷として機
能する。Ｑ3 は電流利得を得るための出力段である。
高周波オシロスコ―プのアクティブプロ―ブを構成した
一例を示す回路構成図である。図１０においてＱ1 ，Ｑ
2 は第１，第２のＭＥＳＦＥＴであり，Ｑ1 のソ―スと
Ｑ2 のドレインが接続され，その接続点に第３ＭＥＳＦ
ＥＴＱ3 のゲ―トを接続し，前記Ｑ1 のドレイン側にド
レイン電源ＶDDが，前記Ｑ2 のソ―スにソ―ス電源ＶSS
が接続され，Ｑ2 のゲートはＱ2 のソースに接続されて
いる。そして，前記Ｑ1 のゲ―トには入力端子が，前記
Ｑ3 のソ―スには出力端子が設けられている。上記の構
成においてＱ1 ，Ｑ2 は入力インピ―ダンスを高める為
のバッファ段であり，Ｑ2 はＱ1 の定電流負荷として機
能する。Ｑ3 は電流利得を得るための出力段である。
【０００４】図１１はミキサの従来例を示すもので，４
０はＧａＡｓからなるデュアルゲートＭＥＳＦＥＴであ
り，ＲＦ入力端子４０ａ及び第１局部発振入力端子４０
ｂを有している。４１はドレイン電源ＶDDに接続される
とともにデュアルゲートＭＥＳＦＥＴ４０に接続された
第１インピーダンス整合回路であり，４２は整合回路４
１の後段に接続された第１バンドパスフィルタである。
４５はＳｉトランジスタであり，ベースにバンドパスフ
ィルタ４２の出力が入力され，エミッタには抵抗Ｒ1,Ｒ
2 の接続点を介して第２局部発振が入力する。４６は第
２インピーダンス整合回路であり，入力側にはＳｉトラ
ンジスタ４５のコレクタが接続され，この整合回路４６
の後段に第２バンドパスフィルタ４７が接続されて所定
の周波数を出力する。上記の構成において，デュアルゲ
ートＦＥＴ４０を含むＡで囲った部分は高周波用であ
り，Ｓｉトランジスタ４５を含むＢで囲った部分は低周
波用として機能する。なお，ミキシング素子としてはこ
れらのほかにアナログ乗算器やバイポ―ラトランジスタ
等も用いられる。
０はＧａＡｓからなるデュアルゲートＭＥＳＦＥＴであ
り，ＲＦ入力端子４０ａ及び第１局部発振入力端子４０
ｂを有している。４１はドレイン電源ＶDDに接続される
とともにデュアルゲートＭＥＳＦＥＴ４０に接続された
第１インピーダンス整合回路であり，４２は整合回路４
１の後段に接続された第１バンドパスフィルタである。
４５はＳｉトランジスタであり，ベースにバンドパスフ
ィルタ４２の出力が入力され，エミッタには抵抗Ｒ1,Ｒ
2 の接続点を介して第２局部発振が入力する。４６は第
２インピーダンス整合回路であり，入力側にはＳｉトラ
ンジスタ４５のコレクタが接続され，この整合回路４６
の後段に第２バンドパスフィルタ４７が接続されて所定
の周波数を出力する。上記の構成において，デュアルゲ
ートＦＥＴ４０を含むＡで囲った部分は高周波用であ
り，Ｓｉトランジスタ４５を含むＢで囲った部分は低周
波用として機能する。なお，ミキシング素子としてはこ
れらのほかにアナログ乗算器やバイポ―ラトランジスタ
等も用いられる。
【０００５】
【発明が解決しようとする課題】ところで，上記従来の
ＭＥＳＦＥＴにおいては半絶縁性基板１の漏れ電流を原
因とする縦方向のチャネル長変調によりドレイン電流が
変動する。この漏れ電流は深いトラップの電荷の出入り
によって起こり，チャネルと基板間に空間電荷領域を形
成し，ゲ―ト直下の速度飽和領域に基板１側から蓄積し
た空間電荷の為にゲ―トと同じ様にチャネルを空乏化し
第２空乏層Ｂが形成される（この現象はバックゲ―ト効
果と呼ばれている）。そして，このバックゲ―ト効果に
は，深いトラップが関係している為温度，光照射等によ
り特性が著しく変化する。そのために，ＭＥＳＦＥＴを
測定器等のアナログおよびディジタル回路に応用した場
合には本質的な問題となる。特に直流結合の線系アンプ
を形成したときに低周波領域でゲインの異常変動が見ら
れ，更に光照射の有無によりその特性も大きく変化す
る。従来バックゲ―ト効果の抑制法としては基板１の裏
側に直接メタルをつける方法（バックゲ―ト）や動作層
の下部を高抵抗化する方法（低温成長等）が知られてい
るが，いずれも満足できる効果が得られていない。
ＭＥＳＦＥＴにおいては半絶縁性基板１の漏れ電流を原
因とする縦方向のチャネル長変調によりドレイン電流が
変動する。この漏れ電流は深いトラップの電荷の出入り
によって起こり，チャネルと基板間に空間電荷領域を形
成し，ゲ―ト直下の速度飽和領域に基板１側から蓄積し
た空間電荷の為にゲ―トと同じ様にチャネルを空乏化し
第２空乏層Ｂが形成される（この現象はバックゲ―ト効
果と呼ばれている）。そして，このバックゲ―ト効果に
は，深いトラップが関係している為温度，光照射等によ
り特性が著しく変化する。そのために，ＭＥＳＦＥＴを
測定器等のアナログおよびディジタル回路に応用した場
合には本質的な問題となる。特に直流結合の線系アンプ
を形成したときに低周波領域でゲインの異常変動が見ら
れ，更に光照射の有無によりその特性も大きく変化す
る。従来バックゲ―ト効果の抑制法としては基板１の裏
側に直接メタルをつける方法（バックゲ―ト）や動作層
の下部を高抵抗化する方法（低温成長等）が知られてい
るが，いずれも満足できる効果が得られていない。
【０００６】そして，上記従来のＧａＡｓ ＭＥＳＦＥ
Ｔを用いて図１０に示すようなアクティブプローブを構
成した場合は，バックゲート効果によりＤＣドリフトが
大きく低周波特性が安定しないという問題がある。ま
た，このＧａＡｓ ＭＥＳＦＥＴを用いて図１１に示す
ミキサ回路を構成した場合，高周波〜低周波までの広い
範囲に渡る周波数を得たい場合は各素子の使用周波数帯
域は限られている為，高周波用と低周波用の２つの素子
が必要となる。一般に高周波用としてはＧａＡｓ基板，
低周波用としてはＳｉ基板上に素子が形成される。従っ
てこれらを同一基板上にモノリシックに作製することは
できないという問題がある。本発明は上記従来のＭＥＳ
ＦＥＴ及びそれを用いた装置における問題点を解決する
ためになされたもので，図９に示す第２空乏層Ｂの電位
を零にすることにより温度変化や，光照射等によりドレ
イン・ソース間電流の変化のないＭＥＳＦＥＴを作製
し，これを用いた装置を提供することを目的とする。
Ｔを用いて図１０に示すようなアクティブプローブを構
成した場合は，バックゲート効果によりＤＣドリフトが
大きく低周波特性が安定しないという問題がある。ま
た，このＧａＡｓ ＭＥＳＦＥＴを用いて図１１に示す
ミキサ回路を構成した場合，高周波〜低周波までの広い
範囲に渡る周波数を得たい場合は各素子の使用周波数帯
域は限られている為，高周波用と低周波用の２つの素子
が必要となる。一般に高周波用としてはＧａＡｓ基板，
低周波用としてはＳｉ基板上に素子が形成される。従っ
てこれらを同一基板上にモノリシックに作製することは
できないという問題がある。本発明は上記従来のＭＥＳ
ＦＥＴ及びそれを用いた装置における問題点を解決する
ためになされたもので，図９に示す第２空乏層Ｂの電位
を零にすることにより温度変化や，光照射等によりドレ
イン・ソース間電流の変化のないＭＥＳＦＥＴを作製
し，これを用いた装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決する為に
本発明は，請求項１においては，電極形成箇所を含むｎ
形ＧａＡｓ層の下部にｐ-層が，該ｐ-層の下部にｐ++層
が形成され、該ｐ++層に取出し電極が形成されたＭＥＳ
ＦＥＴを用いた装置であって，該ＭＥＳＦＥＴを3個用
いてアクティブプローブを構成するに際し，第1，第2Ｍ
ＥＳＦＥＴのソースとドレインを接続し，その接続点に
第３ＭＥＳＦＥＴのゲートを接続し，前記第１ＭＥＳＦ
ＥＴのドレイン側にドレイン電源を，前記第２ＭＥＳＦ
ＥＴのソースにソース電源を接続し，前記第１ＭＥＳＦ
ＥＴのゲートに入力端子を，前記第３ＭＥＳＦＥＴのソ
ースに出力端子を設け，前記第１，第３ＭＥＳＦＥＴの
取出し電極をそれぞれのソースに接続し，前記第２ＭＥ
ＳＦＥＴの取出し電極に電圧補正用入力端子を設けたも
のであり，請求項２においては，電極形成箇所を含むｎ
形ＧａＡｓ層の下部にｐ-層が，該ｐ-層の下部にｐ++層
が形成され、該ｐ++層に取出し電極が形成されたＭＥＳ
ＦＥＴを用いた装置であって，該ＭＥＳＦＥＴを用いて
ミキサを構成するに際し，該ＭＥＳＦＥＴのゲートに第
１の周波数を入力し，取出し電極に第２の周波数を入力
するとともにドレイン側に出力端子を設けたことを特徴
とするものである。
本発明は，請求項１においては，電極形成箇所を含むｎ
形ＧａＡｓ層の下部にｐ-層が，該ｐ-層の下部にｐ++層
が形成され、該ｐ++層に取出し電極が形成されたＭＥＳ
ＦＥＴを用いた装置であって，該ＭＥＳＦＥＴを3個用
いてアクティブプローブを構成するに際し，第1，第2Ｍ
ＥＳＦＥＴのソースとドレインを接続し，その接続点に
第３ＭＥＳＦＥＴのゲートを接続し，前記第１ＭＥＳＦ
ＥＴのドレイン側にドレイン電源を，前記第２ＭＥＳＦ
ＥＴのソースにソース電源を接続し，前記第１ＭＥＳＦ
ＥＴのゲートに入力端子を，前記第３ＭＥＳＦＥＴのソ
ースに出力端子を設け，前記第１，第３ＭＥＳＦＥＴの
取出し電極をそれぞれのソースに接続し，前記第２ＭＥ
ＳＦＥＴの取出し電極に電圧補正用入力端子を設けたも
のであり，請求項２においては，電極形成箇所を含むｎ
形ＧａＡｓ層の下部にｐ-層が，該ｐ-層の下部にｐ++層
が形成され、該ｐ++層に取出し電極が形成されたＭＥＳ
ＦＥＴを用いた装置であって，該ＭＥＳＦＥＴを用いて
ミキサを構成するに際し，該ＭＥＳＦＥＴのゲートに第
１の周波数を入力し，取出し電極に第２の周波数を入力
するとともにドレイン側に出力端子を設けたことを特徴
とするものである。
【０００８】
【作用】請求項１に関し，ＭＥＳＦＥＴは第２空乏層の
電位をｐ-，ｐ++層を介して取出し電極により取出し，
その電極を任意の電位に固定する。このことにより温度
変化や光照射等によるドレイン・ソ―ス間電流の変化が
低減する。そのためＤＣ特性が極めて安定し，高周波特
性も有しているので広帯域にわたる電気信号を伝送する
ことができる。請求項２に関し，ＭＥＳＦＥＴは第２空
乏層の電位をｐ - ，ｐ ++ 層を介して取出し電極により取
出し，その電極を任意の電位に固定する。このことによ
り温度変化や光照射等によるドレイン・ソース間電流の
変化が低減する。そのため広帯域にわたって同一の素子
で設計することができるので，設計が容易となり，モノ
リシック化が可能となり高周波回路としての性能が向上
する。
電位をｐ-，ｐ++層を介して取出し電極により取出し，
その電極を任意の電位に固定する。このことにより温度
変化や光照射等によるドレイン・ソ―ス間電流の変化が
低減する。そのためＤＣ特性が極めて安定し，高周波特
性も有しているので広帯域にわたる電気信号を伝送する
ことができる。請求項２に関し，ＭＥＳＦＥＴは第２空
乏層の電位をｐ - ，ｐ ++ 層を介して取出し電極により取
出し，その電極を任意の電位に固定する。このことによ
り温度変化や光照射等によるドレイン・ソース間電流の
変化が低減する。そのため広帯域にわたって同一の素子
で設計することができるので，設計が容易となり，モノ
リシック化が可能となり高周波回路としての性能が向上
する。
【０００９】
【実施例】図１は本発明で用いるＭＥＳＦＥＴの一実施
例を示す構成断面図である。図１において図９と同一要
素には同一符号を付して重複する説明は省略し，配線部
分も省略する。このＭＥＳＦＥＴにおいては，はじめに
基板１上に０．５〜１μｍ程度の厚さのｐ++層８を形成
し，その上にｐ-層７を例えば１〜２μｍ程度の厚さに
形成する。次にバッファ層２および動作層３を形成し，
ソ―ス，ドレインとなる部分にコンタクト層としてのＩ
ｎＧａＡｓ層９を形成するとともに，そのコンタクト層
の上に例えばＷＳｉ／Ａｕからなる電極を形成する。な
お，ゲート電極５としては動作層３に直接Ｗ／ＷＳｉを
形成する。次に，ＭＥＳＦＥＴの近傍に穴１１を形成
し，その穴１１に基板表面に達する取出し電極１２を形
成する。
例を示す構成断面図である。図１において図９と同一要
素には同一符号を付して重複する説明は省略し，配線部
分も省略する。このＭＥＳＦＥＴにおいては，はじめに
基板１上に０．５〜１μｍ程度の厚さのｐ++層８を形成
し，その上にｐ-層７を例えば１〜２μｍ程度の厚さに
形成する。次にバッファ層２および動作層３を形成し，
ソ―ス，ドレインとなる部分にコンタクト層としてのＩ
ｎＧａＡｓ層９を形成するとともに，そのコンタクト層
の上に例えばＷＳｉ／Ａｕからなる電極を形成する。な
お，ゲート電極５としては動作層３に直接Ｗ／ＷＳｉを
形成する。次に，ＭＥＳＦＥＴの近傍に穴１１を形成
し，その穴１１に基板表面に達する取出し電極１２を形
成する。
【００１０】上記の構成によれば，取出し電極１２を例
えば接地することにより第２空乏層の電位を零電位とし
たり，適当な安定電位を有する箇所に接続することによ
り固定することができ，温度変化や，光照射等によるド
レイン・ソース間の電流（Ｉd ）の変化を抑制すること
ができる。図２，図３は本発明者等が作製した取出し電
極付きＧａＡｓＭＥＳＦＥＴ（以下，ＰＧ−ＦＥＴとい
う）と取出し電極なしの場合の各ＦＥＴの特性を示す比
較図である。図２はＦＥＴに光を照射した場合のバック
ゲート電圧とドレイン・ソース間電流の変化率の関係を
示す図であり，（ａ）は取出し電極付き，（ｂ）は取出
し電極なしの場合である。なお，バックゲート電圧はソ
ースを基準にした時の基板の裏側の電位を表し，ＰＧ−
ＦＥＴの測定時には取出し電極はソース電極に接続し
た。光照射（タングステンランプ）によりディープレベ
ルトラップ（Ｄｅｅｐｌｅｖｅｌ ｔｒａｐ）やその他
の欠陥（ｄｅｆｅｃｔ）は強力に活性化され，更に半絶
縁性ＧａＡｓ基板の漏れ電流の増大をあおり絶縁性を著
しく低下させる。 図２によれば取出し電極付きの場合
は光照射の有無にかかわらず極めて安定であり，バック
ゲート電位の影響を全くうけていないことが分る。図３
はゲインが１０ｄＢ程度の直流アンプを形成し，低周波
領域における周波数とドレイン出力電圧の変化率の関係
を示すもので，（ａ）は取出し電極付き，（ｂ）は取出
し電極なしの場合である。図によれば，取出し電極なし
の場合は周波数の変化に対して出力電圧が３０〜４０％
程度変化するが，取出し電極付きの場合は２％程度の範
囲であり，極めて精度よく安定していることが分る。図
４は本発明で用いるＭＥＳＦＥＴの他の実施例を示す構
成断面図である。図１の実施例とはｐ++層の長さが異な
る。即ち，ｐ++層を挿入したことによりドレイン・ソー
ス間の容量増大が問題となる場合はｐ++層の長さをゲー
トの空乏層付近までとする。
えば接地することにより第２空乏層の電位を零電位とし
たり，適当な安定電位を有する箇所に接続することによ
り固定することができ，温度変化や，光照射等によるド
レイン・ソース間の電流（Ｉd ）の変化を抑制すること
ができる。図２，図３は本発明者等が作製した取出し電
極付きＧａＡｓＭＥＳＦＥＴ（以下，ＰＧ−ＦＥＴとい
う）と取出し電極なしの場合の各ＦＥＴの特性を示す比
較図である。図２はＦＥＴに光を照射した場合のバック
ゲート電圧とドレイン・ソース間電流の変化率の関係を
示す図であり，（ａ）は取出し電極付き，（ｂ）は取出
し電極なしの場合である。なお，バックゲート電圧はソ
ースを基準にした時の基板の裏側の電位を表し，ＰＧ−
ＦＥＴの測定時には取出し電極はソース電極に接続し
た。光照射（タングステンランプ）によりディープレベ
ルトラップ（Ｄｅｅｐｌｅｖｅｌ ｔｒａｐ）やその他
の欠陥（ｄｅｆｅｃｔ）は強力に活性化され，更に半絶
縁性ＧａＡｓ基板の漏れ電流の増大をあおり絶縁性を著
しく低下させる。 図２によれば取出し電極付きの場合
は光照射の有無にかかわらず極めて安定であり，バック
ゲート電位の影響を全くうけていないことが分る。図３
はゲインが１０ｄＢ程度の直流アンプを形成し，低周波
領域における周波数とドレイン出力電圧の変化率の関係
を示すもので，（ａ）は取出し電極付き，（ｂ）は取出
し電極なしの場合である。図によれば，取出し電極なし
の場合は周波数の変化に対して出力電圧が３０〜４０％
程度変化するが，取出し電極付きの場合は２％程度の範
囲であり，極めて精度よく安定していることが分る。図
４は本発明で用いるＭＥＳＦＥＴの他の実施例を示す構
成断面図である。図１の実施例とはｐ++層の長さが異な
る。即ち，ｐ++層を挿入したことによりドレイン・ソー
ス間の容量増大が問題となる場合はｐ++層の長さをゲー
トの空乏層付近までとする。
【００１１】図５は本発明の請求項１に関する一実施例
を示す回路構成図である。図５において，従来のアクテ
ィブプローブ（図１０）と異なる点は第１〜第３ＭＥＳ
ＦＥＴとして図1に示すＰＧ-ＦＥＴを用い，第１，第３
ＰＧ−ＦＥＴＱ１'，Ｑ２'の取出し電極をそれぞれのソ
ースに接続し，第３ＰＧ−ＦＥＴＱ３'の取出し電極に
電圧補正用入力端子を接続している。上記の構成におい
てＱ２'はＱ１'の定電流負荷として機能し，Ｑ２'のバ
ックゲートに接続された補正用端子３０に所定の電圧を
印加することによりＱ１'の動作点の変動を押えること
ができる。その結果，ノイズの少ないアクティブプロー
ブを実現することができる。
を示す回路構成図である。図５において，従来のアクテ
ィブプローブ（図１０）と異なる点は第１〜第３ＭＥＳ
ＦＥＴとして図1に示すＰＧ-ＦＥＴを用い，第１，第３
ＰＧ−ＦＥＴＱ１'，Ｑ２'の取出し電極をそれぞれのソ
ースに接続し，第３ＰＧ−ＦＥＴＱ３'の取出し電極に
電圧補正用入力端子を接続している。上記の構成におい
てＱ２'はＱ１'の定電流負荷として機能し，Ｑ２'のバ
ックゲートに接続された補正用端子３０に所定の電圧を
印加することによりＱ１'の動作点の変動を押えること
ができる。その結果，ノイズの少ないアクティブプロー
ブを実現することができる。
【００１２】図６は本発明の請求項２に関する一実施例
を示す回路構成図である。図６において５０は入力信号
（ＲＦ）が入力する第１バンドパスフィルタ，５１はそ
の後段に接続された第１インピーダンス整合回路であ
る。この整合回路５１の出力はコンデンサＣ1 及び抵抗
Ｒ1 ，Ｒ2 の接続点を介して線形動作を行う様にバイア
スされてＰＧ−ＦＥＴのゲ―トに接続されている。
を示す回路構成図である。図６において５０は入力信号
（ＲＦ）が入力する第１バンドパスフィルタ，５１はそ
の後段に接続された第１インピーダンス整合回路であ
る。この整合回路５１の出力はコンデンサＣ1 及び抵抗
Ｒ1 ，Ｒ2 の接続点を介して線形動作を行う様にバイア
スされてＰＧ−ＦＥＴのゲ―トに接続されている。
【００１３】５２は局部発振信号（ＬＯ）が入力する第
２バンドパスフィルタ，５３はその後段に接続された第
２インピ―ダンス整合回路である。この整合回路５２の
出力はコンデンサＣ2 及び抵抗Ｒ3 ，Ｒ4 の接続点を介
して非線形動作を行う様にバイアスされてＰＧ−ＦＥＴ
６０の取出し電極に接続されている。５６はドレイン電
源ＶDD及びＰＧ−ＦＥＴ６０のドレイン側に接続された
第３インピ―ダンス整合回路，５７は整合回路５６の後
段に接続された第３バンドパスフィルタである。
２バンドパスフィルタ，５３はその後段に接続された第
２インピ―ダンス整合回路である。この整合回路５２の
出力はコンデンサＣ2 及び抵抗Ｒ3 ，Ｒ4 の接続点を介
して非線形動作を行う様にバイアスされてＰＧ−ＦＥＴ
６０の取出し電極に接続されている。５６はドレイン電
源ＶDD及びＰＧ−ＦＥＴ６０のドレイン側に接続された
第３インピ―ダンス整合回路，５７は整合回路５６の後
段に接続された第３バンドパスフィルタである。
【００１４】図７は上記回路におけるＰＧ−ＦＥＴの空
乏層の変化を示すもので，ＰＧ−ＦＥＴのドレイン−ソ
―ス間に流れる電流は第１空乏層およぴ第２空乏層の拡
がりによって決定される。これらの空乏層はゲ―ト―ソ
―ス間電圧およびバックゲ―ト−ソ―ス間電圧によって
その拡がりを制御することが出来る。従ってゲ―ト―ソ
―ス間およびバックゲ―ト−ソ―ス間に図に示すように
入力信号（ＲＦ）および局部発振信号（ＬＯ）を接続す
れば第１空乏層およぴ第２空乏層が矢印で示すように変
化し，その変化によってドレイン−ソ―ス間電流が変化
する。つまり，第１空乏層の変化に比例して変化してい
るドレイン−ソ―ス間電流が第２空乏層の変化によって
変調を受けることになる。このドレイン−ソ―ス間電流
はＲＦ信号の定数倍の周波数およびＬＯ信号の定数倍の
周波数の和と差の成分を含んでおり，この中から必要な
成分を取り出すことができる。
乏層の変化を示すもので，ＰＧ−ＦＥＴのドレイン−ソ
―ス間に流れる電流は第１空乏層およぴ第２空乏層の拡
がりによって決定される。これらの空乏層はゲ―ト―ソ
―ス間電圧およびバックゲ―ト−ソ―ス間電圧によって
その拡がりを制御することが出来る。従ってゲ―ト―ソ
―ス間およびバックゲ―ト−ソ―ス間に図に示すように
入力信号（ＲＦ）および局部発振信号（ＬＯ）を接続す
れば第１空乏層およぴ第２空乏層が矢印で示すように変
化し，その変化によってドレイン−ソ―ス間電流が変化
する。つまり，第１空乏層の変化に比例して変化してい
るドレイン−ソ―ス間電流が第２空乏層の変化によって
変調を受けることになる。このドレイン−ソ―ス間電流
はＲＦ信号の定数倍の周波数およびＬＯ信号の定数倍の
周波数の和と差の成分を含んでおり，この中から必要な
成分を取り出すことができる。
【００１５】
【発明の効果】以上実施例とともに具体的に説明した様
に，本発明では電極形成箇所を含むｎ形ＧａＡｓ層の下
部をｐ- 層とし，該ｐ- 層の下部にｐ++層を形成し，該
ｐ++層に取出し電極を形成したＭＥＳＦＥＴを用いたの
で，温度変化や，光照射等によりドレイン・ソース間電
流の変化を低減させることができ，このＰＧ−ＦＥＴを
用いたアクティブプローブは広帯域にわたる正確な信号
伝達が実現でき，ミキサを構成した場合は広帯域におけ
るミキシング素子を同一基板上に形成することができる
ので設計が容易となり，高周波回路としての性能を向上
させることができる。
に，本発明では電極形成箇所を含むｎ形ＧａＡｓ層の下
部をｐ- 層とし，該ｐ- 層の下部にｐ++層を形成し，該
ｐ++層に取出し電極を形成したＭＥＳＦＥＴを用いたの
で，温度変化や，光照射等によりドレイン・ソース間電
流の変化を低減させることができ，このＰＧ−ＦＥＴを
用いたアクティブプローブは広帯域にわたる正確な信号
伝達が実現でき，ミキサを構成した場合は広帯域におけ
るミキシング素子を同一基板上に形成することができる
ので設計が容易となり，高周波回路としての性能を向上
させることができる。
【図１】本発明に使用するＭＥＳＦＥＴの一実施例を示
す構成断面図である。
す構成断面図である。
【図２】本発明に使用するＭＥＳＦＥＴと従来のＭＥＳ
ＦＥＴに光を照射した場合のバックゲート電圧とドレイ
ン・ソース間電流の変化率の関係を示す図である。
ＦＥＴに光を照射した場合のバックゲート電圧とドレイ
ン・ソース間電流の変化率の関係を示す図である。
【図３】本発明に使用するＭＥＳＦＥＴと従来のＭＥＳ
ＦＥＴの低周波領域における周波数とドレイン出力電圧
の変化率の関係を示す図である。
ＦＥＴの低周波領域における周波数とドレイン出力電圧
の変化率の関係を示す図である。
【図４】本発明に使用するＭＥＳＦＥＴの他の実施例を
示す構成断面図である。
示す構成断面図である。
【図５】本発明に使用するＭＥＳＦＥＴをアクティブフ
イルタに用いた一実施例を示す回路構成図である。
イルタに用いた一実施例を示す回路構成図である。
【図６】本発明に使用するＭＥＳＦＥＴをミキサとして
用いた一実施例を示す回路構成図である。
用いた一実施例を示す回路構成図である。
【図７】本発明に使用するＭＥＳＦＥＴをミキサに用い
た場合の空乏層の変化を示す図である。
た場合の空乏層の変化を示す図である。
【図８】本発明に使用するＭＥＳＦＥＴをミキサとして
用いた他の実施例を示す回路構成図である。
用いた他の実施例を示す回路構成図である。
【図９】ＭＥＳＦＥＴの一般的な構成を示す断面図であ
る。
る。
【図１０】アクティブフィルタの従来例を示す回路構成
図である。
図である。
【図１１】ミキサの従来例を示す回路構成図である。
１ 半絶縁性ＧａＡｓ基板 ２ バッファ層 ３ 動作層 ４ ソース ５ ゲート ６ ドレイン ７ ｐ- 層 ８ ｐ++層 ９ ＩｎＧａＡｓ層 １０ 電極 １１ 穴 １２ 取出し電極 ５０ 第１バンドパスフィルタ ５１ 第１インピーダンス整合回路 ５２ 第２バンドパスフィルタ ５３ 第２インピーダンス整合回路 ５６ 第３バンドパスフィルタ ５７ 第３インピーダンス整合回路 ６０ ＰＧ−ＦＥＴ（取出し電極付ＧａＡｓ ＭＥＳＦ
ＥＴ） ６１ モノリシックＩＣ
ＥＴ） ６１ モノリシックＩＣ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 明 東京都武蔵野市中町２丁目９番32号 横 河電機株式会社内 審査官 菅野 智子 (56)参考文献 特開 平１−304785（ＪＰ，Ａ) 特開 昭62−214672（ＪＰ，Ａ) 特開 平１−147870（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 - 21/338 H01L 29/80 - 29/812 H01L 29/775 - 29/778 H03D 7/00 - 9/06 H03K 17/00 - 17/70
Claims (2)
- 【請求項１】電極形成箇所を含むｎ形ＧａＡｓ層の下部
にｐ-層が，該ｐ-層の下部にｐ++層が形成され、該ｐ++
層に取出し電極が形成されたＭＥＳＦＥＴを用いた装置
であって，該ＭＥＳＦＥＴを3個用いてアクティブプロ
ーブを構成するに際し，第1，第2ＭＥＳＦＥＴのソース
とドレインを接続し，その接続点に第３ＭＥＳＦＥＴの
ゲートを接続し，前記第１ＭＥＳＦＥＴのドレイン側に
ドレイン電源を，前記第２ＭＥＳＦＥＴのソースにソー
ス電源を接続し，前記第１ＭＥＳＦＥＴのゲートに入力
端子を，前記第３ＭＥＳＦＥＴのソースに出力端子を設
け，前記第１，第３ＭＥＳＦＥＴの取出し電極をそれぞ
れのソースに接続し，前記第２ＭＥＳＦＥＴの取出し電
極に電圧補正用入力端子を設けたことを特徴とするＭＥ
ＳＦＥＴを用いた装置。 - 【請求項２】電極形成箇所を含むｎ形ＧａＡｓ層の下部
にｐ - 層が，該ｐ - 層の下部にｐ ++ 層が形成され、該ｐ ++
層に取出し電極が形成されたＭＥＳＦＥＴを用いた装置
であって，該ＭＥＳＦＥＴを用いてミキサを構成するに
際し，該ＭＥＳＦＥＴのゲートに第１の周波数を入力
し，取出し電極に第２の周波数を入力するとともにドレ
イン側に出力端子を設けたことを特徴とするＭＥＳＦＥ
Ｔを用いた装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-156712 | 1991-06-27 | ||
| JP15671291 | 1991-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343434A JPH05343434A (ja) | 1993-12-24 |
| JP3047052B2 true JP3047052B2 (ja) | 2000-05-29 |
Family
ID=15633690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03304888A Expired - Fee Related JP3047052B2 (ja) | 1991-06-27 | 1991-11-20 | Ｍｅｓｆｅｔを用いた装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047052B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2661569B2 (ja) * | 1994-11-17 | 1997-10-08 | 日本電気株式会社 | へテロ接合型電界効果トランジスタおよびその製造方法 |
-
1991
- 1991-11-20 JP JP03304888A patent/JP3047052B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343434A (ja) | 1993-12-24 |
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