JPH0729917A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JPH0729917A JPH0729917A JP19390293A JP19390293A JPH0729917A JP H0729917 A JPH0729917 A JP H0729917A JP 19390293 A JP19390293 A JP 19390293A JP 19390293 A JP19390293 A JP 19390293A JP H0729917 A JPH0729917 A JP H0729917A
- Authority
- JP
- Japan
- Prior art keywords
- channel layer
- gate electrode
- drain
- fet
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ＦＥＴ特性における周波数分散を低減し、かつ
ゲート耐圧などのＦＥＴ特性に優れたＦＥＴの構造およ
び製造方法を提供する。 【構成】化合物半導体からなりｎ型不純物を含有するチ
ャンネル層３と、該チャンネル層上の所定領域に設けら
れたｐ型不純物を含有するゲート電極４と、該ゲート電
極をはさむように形成されたドレイン８およびソース電
極７と、該ゲート電極と前記ドレインおよびソース電極
間の前記チャンネル層上に設けられた実質的に不純物を
含有しない高抵抗半導体層５とを含むものである。 【効果】化合物半導体の固有欠陥に起因する周波数分散
がなく、かつ、高いドレイン耐圧と低いゲート−ソース
間容量を有する優れた特性のＦＥＴが得られる。
ゲート耐圧などのＦＥＴ特性に優れたＦＥＴの構造およ
び製造方法を提供する。 【構成】化合物半導体からなりｎ型不純物を含有するチ
ャンネル層３と、該チャンネル層上の所定領域に設けら
れたｐ型不純物を含有するゲート電極４と、該ゲート電
極をはさむように形成されたドレイン８およびソース電
極７と、該ゲート電極と前記ドレインおよびソース電極
間の前記チャンネル層上に設けられた実質的に不純物を
含有しない高抵抗半導体層５とを含むものである。 【効果】化合物半導体の固有欠陥に起因する周波数分散
がなく、かつ、高いドレイン耐圧と低いゲート−ソース
間容量を有する優れた特性のＦＥＴが得られる。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓなどの化合物
半導体を用いた電界効果トランジスタ（以下、ＦＥＴと
いう）の構造に関し、特には、マイクロ波以上の高周波
や高速度の動作に適するＦＥＴの構造に関する。
半導体を用いた電界効果トランジスタ（以下、ＦＥＴと
いう）の構造に関し、特には、マイクロ波以上の高周波
や高速度の動作に適するＦＥＴの構造に関する。
【０００２】
【従来技術】現在、マイクロ波以上の高周波帯域でのア
ナログ応用あるいは超高速動作のデジタル応用における
能動素子として、Ｓｉ半導体に比べて電子移動度の高い
化合物半導体を用いたトランジスタが使用されている。
特にＧａＡｓ半導体は結晶およびデバイス作製技術が成
熟しており、その中心的な役割を果たしている。ＧａＡ
ｓ半導体を用いた能動素子としては、ショットキー接合
ゲートを用いたＭＥＳ−ＦＥＴが主に用いられている。
ＭＥＳ−ＦＥＴの断面構造の一例を図１に示す。ＧａＡ
ｓ半導体からなる基板１０の上にｎ型不純物を含有した
ＧａＡｓからなるチャンネル層１３が設けられ、このチ
ャンネル層１３の表面にショットキー接合を形成する金
属からなるゲート電極１４、およびその両側にチャンネ
ル層１３とオーミックコンタクトを形成するソース電極
１７、ドレイン電極１８が設けられている。なお、ゲー
ト電極として、キャリア層と逆の導電型の不純物を含有
する半導体領域を用いる構造（ＪＦＥＴ）も知られてい
る。
ナログ応用あるいは超高速動作のデジタル応用における
能動素子として、Ｓｉ半導体に比べて電子移動度の高い
化合物半導体を用いたトランジスタが使用されている。
特にＧａＡｓ半導体は結晶およびデバイス作製技術が成
熟しており、その中心的な役割を果たしている。ＧａＡ
ｓ半導体を用いた能動素子としては、ショットキー接合
ゲートを用いたＭＥＳ−ＦＥＴが主に用いられている。
ＭＥＳ−ＦＥＴの断面構造の一例を図１に示す。ＧａＡ
ｓ半導体からなる基板１０の上にｎ型不純物を含有した
ＧａＡｓからなるチャンネル層１３が設けられ、このチ
ャンネル層１３の表面にショットキー接合を形成する金
属からなるゲート電極１４、およびその両側にチャンネ
ル層１３とオーミックコンタクトを形成するソース電極
１７、ドレイン電極１８が設けられている。なお、ゲー
ト電極として、キャリア層と逆の導電型の不純物を含有
する半導体領域を用いる構造（ＪＦＥＴ）も知られてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、従来構
造のＭＥＳ−ＦＥＴでは、実際の動作周波数よりもずっ
と低い周波数でドレイン電流、トランスコンダクタン
ス、ドレインコンダクタンスなどに分散を生じる。例え
ば、１Ｈｚと１ＧＨｚで測定したドレイン電流Ｉｄ−ド
レイン電圧Ｖｄの結果を図２に示す。このように、使用
周波数程度の周波数では直流特性（近似的に１Ｈｚでの
測定）と比較してＦＥＴ特性が大きく変化していること
（周波数分散）が分かる。この周波数分散は、動作モー
ドによっては致命的な障害となる。
造のＭＥＳ−ＦＥＴでは、実際の動作周波数よりもずっ
と低い周波数でドレイン電流、トランスコンダクタン
ス、ドレインコンダクタンスなどに分散を生じる。例え
ば、１Ｈｚと１ＧＨｚで測定したドレイン電流Ｉｄ−ド
レイン電圧Ｖｄの結果を図２に示す。このように、使用
周波数程度の周波数では直流特性（近似的に１Ｈｚでの
測定）と比較してＦＥＴ特性が大きく変化していること
（周波数分散）が分かる。この周波数分散は、動作モー
ドによっては致命的な障害となる。
【０００４】このような周波数分散は、化合物半導体の
内部および界面に存在する固有欠陥に起因するキャリア
トラップによりキャリア電子がトラップされることで、
生じることが知られている。しかしながら、化合物半導
体の固有欠陥の制御は困難であり、また、実際のＦＥＴ
ではこの固有欠陥によりゲート耐圧の向上を得ている。
このため、このような周波数分散が改善されるＦＥＴ構
造を具体的に提案することは困難であった。そして、従
来のＦＥＴおよびこれを含む回路は設計通り動作しない
場合が多く見受けられ、また、ＦＥＴ構造の適正化にお
いては明確な設計指針の無いまま非効率的な開発が行な
われていた。
内部および界面に存在する固有欠陥に起因するキャリア
トラップによりキャリア電子がトラップされることで、
生じることが知られている。しかしながら、化合物半導
体の固有欠陥の制御は困難であり、また、実際のＦＥＴ
ではこの固有欠陥によりゲート耐圧の向上を得ている。
このため、このような周波数分散が改善されるＦＥＴ構
造を具体的に提案することは困難であった。そして、従
来のＦＥＴおよびこれを含む回路は設計通り動作しない
場合が多く見受けられ、また、ＦＥＴ構造の適正化にお
いては明確な設計指針の無いまま非効率的な開発が行な
われていた。
【０００５】本発明は、このような課題を解決するもの
で、その目的は、ＦＥＴ特性における周波数分散を低減
し、かつゲート耐圧などのＦＥＴ特性に優れたＦＥＴの
構造および製造方法を提供するものである。
で、その目的は、ＦＥＴ特性における周波数分散を低減
し、かつゲート耐圧などのＦＥＴ特性に優れたＦＥＴの
構造および製造方法を提供するものである。
【０００６】
【課題を解決するための手段および作用】本発明による
ＦＥＴの製造方法は、化合物半導体上にｎ型不純物を含
有するチャンネル層と実質的に不純物を含有しない高抵
抗半導体層を順次エピタキシャル成長し、該高抵抗半導
体層の所定領域にｐ型不純物をドープすることでゲート
電極を形成し、該ゲート電極をはさむようにドレインお
よびソース電極を形成するものである。
ＦＥＴの製造方法は、化合物半導体上にｎ型不純物を含
有するチャンネル層と実質的に不純物を含有しない高抵
抗半導体層を順次エピタキシャル成長し、該高抵抗半導
体層の所定領域にｐ型不純物をドープすることでゲート
電極を形成し、該ゲート電極をはさむようにドレインお
よびソース電極を形成するものである。
【０００７】また、本発明によるＦＥＴの構造は、化合
物半導体からなりｎ型不純物を含有するチャンネル層
と、該チャンネル層上の所定領域に設けられたｐ型不純
物を含有するゲート電極と、該ゲート電極をはさむよう
に形成されたドレインおよびソース電極と、該ゲート電
極と前記ドレインおよびソース電極間の前記チャンネル
層上に設けられた実質的に不純物を含有しない高抵抗半
導体層とを含むものである。
物半導体からなりｎ型不純物を含有するチャンネル層
と、該チャンネル層上の所定領域に設けられたｐ型不純
物を含有するゲート電極と、該ゲート電極をはさむよう
に形成されたドレインおよびソース電極と、該ゲート電
極と前記ドレインおよびソース電極間の前記チャンネル
層上に設けられた実質的に不純物を含有しない高抵抗半
導体層とを含むものである。
【０００８】本発明によれば、ゲート電極はチャンネル
層内にｐ／ｎ接合を形成し、チャンネル層の表面は高抵
抗半導体層により覆われているため、半導体界面の固有
欠陥がなく、また、ソース、ドレイン電極とゲート電極
間は、充分に電気的に分離されている。したがって、化
合物半導体の固有欠陥に起因する周波数分散がなく、か
つ、高いドレイン耐圧と低いゲート−ソース間容量を有
する優れた特性のＦＥＴが得られる。
層内にｐ／ｎ接合を形成し、チャンネル層の表面は高抵
抗半導体層により覆われているため、半導体界面の固有
欠陥がなく、また、ソース、ドレイン電極とゲート電極
間は、充分に電気的に分離されている。したがって、化
合物半導体の固有欠陥に起因する周波数分散がなく、か
つ、高いドレイン耐圧と低いゲート−ソース間容量を有
する優れた特性のＦＥＴが得られる。
【０００９】
【実施例】以下、本発明の実施例であるＦＥＴをその断
面概念図である図３を用いて詳細に説明する。半絶縁性
のＧａＡｓからなる基板１上に形成されたｐ型不純物
（Ｂｅ，1.0×1016/cm3）を含有するＧａＡｓからなる
バッファ層２（厚さ1.0μｍ）があり、その上にｎ型不
純物（Ｓｉ，1.5×1017/cm3）を含有するＧａＡｓから
なるチャンネル層３（厚さ0.2μｍ）がある。チャンネ
ル層３とｐ／ｎ接合を形成するｐ型不純物を含有するＧ
ａＡｓ（Ｂｅ，2.0×1017/cm3）からなるゲート電極４
（厚さ0.1μｍ、長さ1.0μｍ）があり、その両側のチャ
ンネル層３上には実質的に不純物を含有しないＧａＡｓ
（不純物濃度1×1015/cm3以下）からなる高抵抗半導体
層５（厚さ0.15μｍ）が設けられている。高抵抗半導体
層５の外側には、ｎ型不純物を多く含有するＧａＡｓ
（Ｓｉ，1.0×1018/cm3）からなる低抵抗半導体層６
（厚さ0.2μｍ）があり、その上には、ソース電極７お
よびドレイン電極８がある。
面概念図である図３を用いて詳細に説明する。半絶縁性
のＧａＡｓからなる基板１上に形成されたｐ型不純物
（Ｂｅ，1.0×1016/cm3）を含有するＧａＡｓからなる
バッファ層２（厚さ1.0μｍ）があり、その上にｎ型不
純物（Ｓｉ，1.5×1017/cm3）を含有するＧａＡｓから
なるチャンネル層３（厚さ0.2μｍ）がある。チャンネ
ル層３とｐ／ｎ接合を形成するｐ型不純物を含有するＧ
ａＡｓ（Ｂｅ，2.0×1017/cm3）からなるゲート電極４
（厚さ0.1μｍ、長さ1.0μｍ）があり、その両側のチャ
ンネル層３上には実質的に不純物を含有しないＧａＡｓ
（不純物濃度1×1015/cm3以下）からなる高抵抗半導体
層５（厚さ0.15μｍ）が設けられている。高抵抗半導体
層５の外側には、ｎ型不純物を多く含有するＧａＡｓ
（Ｓｉ，1.0×1018/cm3）からなる低抵抗半導体層６
（厚さ0.2μｍ）があり、その上には、ソース電極７お
よびドレイン電極８がある。
【００１０】本ＦＥＴの動作は、ゲート電極４に印加さ
れる電圧により、ゲート電極４からチャンネル層３内に
張り出した空乏層９の厚みを制御することにより、ソー
ス電極７、ドレイン電極８間のチャンネル層３を流れる
電流（ドレイン電流）を変調することができる。そし
て、チャンネル層３上には高抵抗半導体層５が設けられ
ているので、半導体の表面の固有欠陥にキャリア電子が
トラップされ、周波数応答の遅い表面電荷が生じていて
もチャンネル層３を流れる電流に影響を与えることはな
く、有効ゲート長はほとんどゲート電極４とチャンネル
層３の界面にのみ依存する。同時に、ゲート電極４とド
レイン電極８間の半導体表面は高抵抗半導体層５で覆わ
れているため、半導体の表面の固有欠陥とは独立に高い
ドレイン耐圧が得られる。
れる電圧により、ゲート電極４からチャンネル層３内に
張り出した空乏層９の厚みを制御することにより、ソー
ス電極７、ドレイン電極８間のチャンネル層３を流れる
電流（ドレイン電流）を変調することができる。そし
て、チャンネル層３上には高抵抗半導体層５が設けられ
ているので、半導体の表面の固有欠陥にキャリア電子が
トラップされ、周波数応答の遅い表面電荷が生じていて
もチャンネル層３を流れる電流に影響を与えることはな
く、有効ゲート長はほとんどゲート電極４とチャンネル
層３の界面にのみ依存する。同時に、ゲート電極４とド
レイン電極８間の半導体表面は高抵抗半導体層５で覆わ
れているため、半導体の表面の固有欠陥とは独立に高い
ドレイン耐圧が得られる。
【００１１】さらに、ｐ型のバッファ層２を用いている
ため、バッファ層２とチャンネル層３界面に固有欠陥が
生じても、その固有欠陥にキャリア電子がトラップされ
ることがなく、チャンネル層３を流れる電流に影響を与
えることもない。また、ゲート電極４から広がる空乏層
９の深さ方向の広がりが制限されるため、ゲート容量も
低減できる。なお、バッファ層２としては、チャンネル
層３との界面にトラップされたキャリアを排除する（キ
ャリアに対して障壁となる）ことのできるものであれば
よく、チャンネル層３と格子整合し、それよりもバンド
ギャップが広い半導体を用いても同様な効果が得られ
る。
ため、バッファ層２とチャンネル層３界面に固有欠陥が
生じても、その固有欠陥にキャリア電子がトラップされ
ることがなく、チャンネル層３を流れる電流に影響を与
えることもない。また、ゲート電極４から広がる空乏層
９の深さ方向の広がりが制限されるため、ゲート容量も
低減できる。なお、バッファ層２としては、チャンネル
層３との界面にトラップされたキャリアを排除する（キ
ャリアに対して障壁となる）ことのできるものであれば
よく、チャンネル層３と格子整合し、それよりもバンド
ギャップが広い半導体を用いても同様な効果が得られ
る。
【００１２】以下、本実施例の製造工程を説明する。ま
ず、ＭＢＥ装置を用いて半絶縁性のＧａＡｓからなる基
板１上にｐ型不純物を含有するＧａＡｓからなるバッフ
ァ層２、ｎ型不純物を含有するＧａＡｓからなるチャン
ネル層３、および実質的に不純物を含有しないＧａＡｓ
からなる高抵抗半導体層５をエピタキシャル成長する。
高抵抗半導体層５表面のゲート電極４領域にＢｅを、ま
た、ソース電極７およびドレイン電極８を形成する領域
にＳｉをそれぞれイオン注入し、窒化シリコン膜を用い
て活性化アニールを行う。その後、ゲート電極４として
ＡｕＺｎ合金を、ソース電極７およびドレイン電極８と
してＡｕＧｅ／Ｎｉを蒸着し合金化アニールする。
ず、ＭＢＥ装置を用いて半絶縁性のＧａＡｓからなる基
板１上にｐ型不純物を含有するＧａＡｓからなるバッフ
ァ層２、ｎ型不純物を含有するＧａＡｓからなるチャン
ネル層３、および実質的に不純物を含有しないＧａＡｓ
からなる高抵抗半導体層５をエピタキシャル成長する。
高抵抗半導体層５表面のゲート電極４領域にＢｅを、ま
た、ソース電極７およびドレイン電極８を形成する領域
にＳｉをそれぞれイオン注入し、窒化シリコン膜を用い
て活性化アニールを行う。その後、ゲート電極４として
ＡｕＺｎ合金を、ソース電極７およびドレイン電極８と
してＡｕＧｅ／Ｎｉを蒸着し合金化アニールする。
【００１３】特に本製造方法によれば、高抵抗半導体層
５、チャンネル層３またはバッファ層２の界面、表面に
おける固有欠陥を低減することができ、キャリア電子が
トラップされることが少なく、周波数応答の遅い表面電
荷を生じにくい。
５、チャンネル層３またはバッファ層２の界面、表面に
おける固有欠陥を低減することができ、キャリア電子が
トラップされることが少なく、周波数応答の遅い表面電
荷を生じにくい。
【００１４】以上の実施例では、化合物半導体としてＧ
ａＡｓを用いているが、ＩｎＰなどの他のIII-Ｖ族化合
物半導体でもよい。エピタキシャル成長方法としてはＭ
ＯＣＶＤなどの成長方法でもよく、ゲート電極を形成す
る不純物のドープ方法はイオン注入以外の拡散方法でも
よい。
ａＡｓを用いているが、ＩｎＰなどの他のIII-Ｖ族化合
物半導体でもよい。エピタキシャル成長方法としてはＭ
ＯＣＶＤなどの成長方法でもよく、ゲート電極を形成す
る不純物のドープ方法はイオン注入以外の拡散方法でも
よい。
【００１５】
【発明の効果】本発明によるＦＥＴの製造方法は、化合
物半導体上にｎ型不純物を含有するチャンネル層と実質
的に不純物を含有しない高抵抗半導体層を順次エピタキ
シャル成長し、該高抵抗半導体層の所定領域にｐ型不純
物をドープすることでゲート電極を形成し、該ゲート電
極をはさむようにドレインおよびソース電極を形成する
ものである。
物半導体上にｎ型不純物を含有するチャンネル層と実質
的に不純物を含有しない高抵抗半導体層を順次エピタキ
シャル成長し、該高抵抗半導体層の所定領域にｐ型不純
物をドープすることでゲート電極を形成し、該ゲート電
極をはさむようにドレインおよびソース電極を形成する
ものである。
【００１６】また、本発明によるＦＥＴの構造は、化合
物半導体からなりｎ型不純物を含有するチャンネル層
と、該チャンネル層上の所定領域に設けられたｐ型不純
物を含有するゲート電極と、該ゲート電極をはさむよう
に形成されたドレインおよびソース電極と、該ゲート電
極と前記ドレインおよびソース電極間の前記チャンネル
層上に設けられた実質的に不純物を含有しない高抵抗半
導体層とを含むものである。
物半導体からなりｎ型不純物を含有するチャンネル層
と、該チャンネル層上の所定領域に設けられたｐ型不純
物を含有するゲート電極と、該ゲート電極をはさむよう
に形成されたドレインおよびソース電極と、該ゲート電
極と前記ドレインおよびソース電極間の前記チャンネル
層上に設けられた実質的に不純物を含有しない高抵抗半
導体層とを含むものである。
【００１７】本発明によれば、ゲート電極はチャンネル
層内にｐ／ｎ接合を形成し、チャンネル層の表面は高抵
抗半導体層により覆われているため、半導体界面の固有
欠陥がなく、また、ソース、ドレイン電極とゲート電極
間は、充分に電気的に分離されている。したがって、化
合物半導体の固有欠陥に起因する周波数分散がなく、か
つ、高いドレイン耐圧と低いゲート−ソース間容量を有
する優れた特性のＦＥＴが得られる。
層内にｐ／ｎ接合を形成し、チャンネル層の表面は高抵
抗半導体層により覆われているため、半導体界面の固有
欠陥がなく、また、ソース、ドレイン電極とゲート電極
間は、充分に電気的に分離されている。したがって、化
合物半導体の固有欠陥に起因する周波数分散がなく、か
つ、高いドレイン耐圧と低いゲート−ソース間容量を有
する優れた特性のＦＥＴが得られる。
【図１】従来技術によるＭＥＳ−ＦＥＴの断面構造を説
明するための概念図。
明するための概念図。
【図２】従来技術によるＭＥＳ−ＦＥＴの周波数分散を
説明するための図。
説明するための図。
【図３】本発明の一実施例であるＦＥＴの断面構造を説
明するための概念図。
明するための概念図。
１ 基板（半絶縁性ＧａＡｓ） ２ バッファ層（ｐ型ＧａＡｓ） ３ チャンネル層（ｎ型ＧａＡｓ） ４ ゲート電極 ５ 高抵抗半導体層 ６ 低抵抗半導体層 ７ ソース電極 ８ ドレイン電極 ９ 空乏層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】本発明によれば、ゲート電極はチャンネル
層内にｐ／ｎ接合を形成し、チャンネル層の表面は高抵
抗半導体層により覆われている。半導体層の表面ポテン
シャルは、ｐ／ｎ接合ポテンシャルより小さいため、半
導体の固有欠陥のチャンネルに及ぼす影響が小さく、ま
た、ソース、ドレイン電極とゲート電極間は、充分に電
気的に分離されている。したがって、化合物半導体の固
有欠陥に起因する周波数分散がなく、かつ、高いドレイ
ン耐圧と低いゲートーソース間容量を有する優れた特性
のＦＥＴが得られる。
層内にｐ／ｎ接合を形成し、チャンネル層の表面は高抵
抗半導体層により覆われている。半導体層の表面ポテン
シャルは、ｐ／ｎ接合ポテンシャルより小さいため、半
導体の固有欠陥のチャンネルに及ぼす影響が小さく、ま
た、ソース、ドレイン電極とゲート電極間は、充分に電
気的に分離されている。したがって、化合物半導体の固
有欠陥に起因する周波数分散がなく、かつ、高いドレイ
ン耐圧と低いゲートーソース間容量を有する優れた特性
のＦＥＴが得られる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】さらに、ｐ型のバッファ層２を用いている
ため、バッファ層２とチャンネル層３界面に固有欠陥が
生じても、その固有欠陥にキャリア電子がトラップされ
ることが低減され、チャンネル層３を流れる電流に影響
を与えることも少ない。また、ゲート電極４から広がる
空乏層９の深さ方向の広がりが制限されるため、ゲート
容量も低減できる。なお、バッファ層２としては、チャ
ンネル層３との界面にトラップされたキャリアを排除す
る（キャリアに対して障壁となる）ことのできるもので
あればよく、チャンネル層３と格子整合し、それよりも
バンドギャップが広い半導体を用いても同様な効果が得
られる。
ため、バッファ層２とチャンネル層３界面に固有欠陥が
生じても、その固有欠陥にキャリア電子がトラップされ
ることが低減され、チャンネル層３を流れる電流に影響
を与えることも少ない。また、ゲート電極４から広がる
空乏層９の深さ方向の広がりが制限されるため、ゲート
容量も低減できる。なお、バッファ層２としては、チャ
ンネル層３との界面にトラップされたキャリアを排除す
る（キャリアに対して障壁となる）ことのできるもので
あればよく、チャンネル層３と格子整合し、それよりも
バンドギャップが広い半導体を用いても同様な効果が得
られる。
Claims (2)
- 【請求項１】 化合物半導体上にｎ型不純物を含有する
チャンネル層と実質的に不純物を含有しない高抵抗半導
体層を順次エピタキシャル成長し、該高抵抗半導体層の
所定領域にｐ型不純物をドープすることでゲート電極を
形成し、該ゲート電極をはさむようにドレインおよびソ
ース電極を形成することを特徴とする電界効果トランジ
スタの製造方法。 - 【請求項２】 化合物半導体からなりｎ型不純物を含有
するチャンネル層と、該チャンネル層上の所定領域に設
けられたｐ型不純物を含有するゲート電極と、該ゲート
電極をはさむように形成されたドレインおよびソース電
極と、該ゲート電極と前記ドレインおよびソース電極間
の前記チャンネル層上に設けられた実質的に不純物を含
有しない高抵抗半導体層とを含むことを特徴とする電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19390293A JPH0729917A (ja) | 1993-07-12 | 1993-07-12 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19390293A JPH0729917A (ja) | 1993-07-12 | 1993-07-12 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729917A true JPH0729917A (ja) | 1995-01-31 |
Family
ID=16315647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19390293A Pending JPH0729917A (ja) | 1993-07-12 | 1993-07-12 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729917A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203119A (ja) * | 2005-01-24 | 2006-08-03 | Sumitomo Electric Ind Ltd | 接合型電界効果トランジスタ |
| KR101309187B1 (ko) * | 2012-04-17 | 2013-09-23 | (주)대한특수금속 | 패드 부착기 |
-
1993
- 1993-07-12 JP JP19390293A patent/JPH0729917A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203119A (ja) * | 2005-01-24 | 2006-08-03 | Sumitomo Electric Ind Ltd | 接合型電界効果トランジスタ |
| JP4586547B2 (ja) * | 2005-01-24 | 2010-11-24 | 住友電気工業株式会社 | 接合型電界効果トランジスタ |
| KR101309187B1 (ko) * | 2012-04-17 | 2013-09-23 | (주)대한특수금속 | 패드 부착기 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07335867A (ja) | 電界効果トランジスタ | |
| JP2001217257A (ja) | 半導体装置およびその製造方法 | |
| JP3376078B2 (ja) | 高電子移動度トランジスタ | |
| KR920003799B1 (ko) | 반도체 장치 | |
| JP3177951B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS61256675A (ja) | シヨツトキゲ−ト電界効果トランジスタの製造方法 | |
| US5847414A (en) | Semiconductor device having a hetero-junction between SiC and a Group 3B-nitride | |
| JP2758803B2 (ja) | 電界効果トランジスタ | |
| JPH0729917A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3441968B2 (ja) | 電界効果トランジスタの製造方法 | |
| GB2239557A (en) | High electron mobility transistors | |
| JPH02111073A (ja) | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 | |
| JPH0793323B2 (ja) | 電界効果トランジスタ | |
| JP3505884B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH05275453A (ja) | 接合ｆｅｔ及びその製造方法 | |
| JPH05259192A (ja) | ヘテロ接合型電界効果トランジスタおよびその製造方法 | |
| JP2661569B2 (ja) | へテロ接合型電界効果トランジスタおよびその製造方法 | |
| JP2728427B2 (ja) | 電界効果型トランジスタとその製法 | |
| JPS6068661A (ja) | 半導体装置 | |
| JPS6255316B2 (ja) | ||
| JPH0945896A (ja) | 化合物半導体エピタキシャルウェハ及びその製造方法 | |
| JPH0349242A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH06163602A (ja) | 高電子移動度トランジスタ及びその製造方法 | |
| JPH01179460A (ja) | 電界効果トランジスタ | |
| JPH1079395A (ja) | 電界効果型トランジスタおよびその製造方法 |