JPH1079395A - 電界効果型トランジスタおよびその製造方法 - Google Patents
電界効果型トランジスタおよびその製造方法Info
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- JPH1079395A JPH1079395A JP23401896A JP23401896A JPH1079395A JP H1079395 A JPH1079395 A JP H1079395A JP 23401896 A JP23401896 A JP 23401896A JP 23401896 A JP23401896 A JP 23401896A JP H1079395 A JPH1079395 A JP H1079395A
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- layer
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Abstract
(57)【要約】
【課題】 低いコンタクト抵抗と高いゲート耐圧を有す
る高性能な電界効果型トランジスタを提供する。 【解決手段】 基板１の上に、バッファ層２、ｎ型Ｇａ
Ａｓチャネル層３、Ａｌ0.2Ｇａ0.8Ａｓアンドープ層
４、ｎ型ＧａＡｓコンタクト層１５をこの順序にエピタ
キシャル成長する。次に、エッチング液を用いて前記コ
ンタクト層１５に第１のリセス開口３１を形成する。次
にエッチング液を用いて第１のリセス開口３１の内部に
この幅よりも狭い幅をもつ第２のリセス開口３２を形成
する。次に、ソース側コンタクト層６およびドレイン側
コンタクト層７の表面にソース電極８とドレイン電極９
を形成する。Ａｌ0.2Ｇａ0.8Ａｓ層４の表面にＡｌから
なるゲート電極１０を形成する。コンタクト層１５のゲ
ート電極１０側の厚みｄを、表面ポテンシャルによりＧ
ａＡｓの表面に生じる空乏層幅と同じであるとき、ＦＥ
Ｔのゲート耐圧と高周波特性が最適となる。
る高性能な電界効果型トランジスタを提供する。 【解決手段】 基板１の上に、バッファ層２、ｎ型Ｇａ
Ａｓチャネル層３、Ａｌ0.2Ｇａ0.8Ａｓアンドープ層
４、ｎ型ＧａＡｓコンタクト層１５をこの順序にエピタ
キシャル成長する。次に、エッチング液を用いて前記コ
ンタクト層１５に第１のリセス開口３１を形成する。次
にエッチング液を用いて第１のリセス開口３１の内部に
この幅よりも狭い幅をもつ第２のリセス開口３２を形成
する。次に、ソース側コンタクト層６およびドレイン側
コンタクト層７の表面にソース電極８とドレイン電極９
を形成する。Ａｌ0.2Ｇａ0.8Ａｓ層４の表面にＡｌから
なるゲート電極１０を形成する。コンタクト層１５のゲ
ート電極１０側の厚みｄを、表面ポテンシャルによりＧ
ａＡｓの表面に生じる空乏層幅と同じであるとき、ＦＥ
Ｔのゲート耐圧と高周波特性が最適となる。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ、特に半絶縁性ＧａＡｓ基板やＩｎＰ基板上に形成さ
れたショットキー接合を有する電界効果トランジスタ
（以下ＭＥＳＦＥＴと記す。）およびその製造方法に関
するものである。
タ、特に半絶縁性ＧａＡｓ基板やＩｎＰ基板上に形成さ
れたショットキー接合を有する電界効果トランジスタ
（以下ＭＥＳＦＥＴと記す。）およびその製造方法に関
するものである。
【０００２】
【従来の技術】ガリウム砒素（ＧａＡｓ）ＭＥＳＦＥＴ
は、その優れた高周波特性により携帯電話をはじめとす
る移動体通信機器用のデバイスとして大幅に需要を拡大
している。なかでも送信用アンプ等に用いられるＧａＡ
ｓパワーＦＥＴは、低電圧動作及び低消費電力の特徴を
活かして飛躍的な成長を遂げてきた。今後の課題とし
て、さらなる高出力化や高周波化とともに、通信方式の
アナログからデジタルへの進化によってより低歪のデバ
イスが求められている。
は、その優れた高周波特性により携帯電話をはじめとす
る移動体通信機器用のデバイスとして大幅に需要を拡大
している。なかでも送信用アンプ等に用いられるＧａＡ
ｓパワーＦＥＴは、低電圧動作及び低消費電力の特徴を
活かして飛躍的な成長を遂げてきた。今後の課題とし
て、さらなる高出力化や高周波化とともに、通信方式の
アナログからデジタルへの進化によってより低歪のデバ
イスが求められている。
【０００３】エピタキシャル成長膜を有するＧａＡｓＭ
ＥＳＦＥＴや、ゲート電極直下に不純物が混入されてい
ないアンドープ層を介在させて耐圧を向上させたＭＩＳ
ＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ ＦＥＴ）等はパワーデバイスとして
実用化されている。また、チャネル層に２次元電子ガス
領域を有するヘテロ接合ＦＥＴ（以下、ＨＦＥＴと称
す。）は、より高い周波数においてさまざまな実用化が
なされている。
ＥＳＦＥＴや、ゲート電極直下に不純物が混入されてい
ないアンドープ層を介在させて耐圧を向上させたＭＩＳ
ＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ ＦＥＴ）等はパワーデバイスとして
実用化されている。また、チャネル層に２次元電子ガス
領域を有するヘテロ接合ＦＥＴ（以下、ＨＦＥＴと称
す。）は、より高い周波数においてさまざまな実用化が
なされている。
【０００４】ところで、ＦＥＴの高周波特性の向上を実
現するためには微細化が必要であるが、微細化に伴って
パワーデバイスとして不可欠なゲート・ドレイン間の耐
圧（ＢＶｇｄ）を維持するのが難しくなるという問題が
ある。ゲート電極とドレイン電極との間の距離の長い方
が耐圧に優れているからである。また、ＦＥＴの利得を
向上するためにはゲート・ドレイン間の容量（Ｃｇｄ）
を減少させる必要があり、具体的にはＣｇｄを半分に低
減できれば利得は３ｄＢ向上する。
現するためには微細化が必要であるが、微細化に伴って
パワーデバイスとして不可欠なゲート・ドレイン間の耐
圧（ＢＶｇｄ）を維持するのが難しくなるという問題が
ある。ゲート電極とドレイン電極との間の距離の長い方
が耐圧に優れているからである。また、ＦＥＴの利得を
向上するためにはゲート・ドレイン間の容量（Ｃｇｄ）
を減少させる必要があり、具体的にはＣｇｄを半分に低
減できれば利得は３ｄＢ向上する。
【０００５】以下、従来のＧａＡｓＭＥＳＦＥＴについ
て説明する。前記の各ＦＥＴの基本動作原理は同一であ
るから、以下の説明においては、前記の各ＦＥＴを単に
ＦＥＴと総称して説明する。
て説明する。前記の各ＦＥＴの基本動作原理は同一であ
るから、以下の説明においては、前記の各ＦＥＴを単に
ＦＥＴと総称して説明する。
【０００６】図７は、エピタキシャル成長膜を有する従
来のＭＩＳＦＥＴの断面構造を示しており、１は半絶縁
性ＧａＡｓ基板、２はＧａＡｓまたはＡｌＧａＡｓもし
くはこれらのヘテロ接合によって構成されているバッフ
ァー層、３はＳｉが不純物としてドープされたｎ型Ｇａ
Ａｓよりなるチャネル層、４は不純物の添加されていな
いＧａＡｓまたはＡｌＧａＡｓのアンドープ層、１５は
Ｓｉが不純物として高濃度にドープされたｎ+型ＧａＡ
ｓよりなるコンタクト層、８はソース電極、９はドレイ
ン電極、１０はゲート電極である。ここで、ショットキ
ー層としてＧａＡｓまたはＡｌＧａＡｓのアンドープ層
４を形成することによりゲート耐圧が改善される。アン
ドープ層を５０ｎｍ以上形成した場合、ソース電極８と
コンタクト層１５とのコンタクト抵抗を低減するために
はコンタクト層を５０ｎｍ以上形成する必要がある。
来のＭＩＳＦＥＴの断面構造を示しており、１は半絶縁
性ＧａＡｓ基板、２はＧａＡｓまたはＡｌＧａＡｓもし
くはこれらのヘテロ接合によって構成されているバッフ
ァー層、３はＳｉが不純物としてドープされたｎ型Ｇａ
Ａｓよりなるチャネル層、４は不純物の添加されていな
いＧａＡｓまたはＡｌＧａＡｓのアンドープ層、１５は
Ｓｉが不純物として高濃度にドープされたｎ+型ＧａＡ
ｓよりなるコンタクト層、８はソース電極、９はドレイ
ン電極、１０はゲート電極である。ここで、ショットキ
ー層としてＧａＡｓまたはＡｌＧａＡｓのアンドープ層
４を形成することによりゲート耐圧が改善される。アン
ドープ層を５０ｎｍ以上形成した場合、ソース電極８と
コンタクト層１５とのコンタクト抵抗を低減するために
はコンタクト層を５０ｎｍ以上形成する必要がある。
【０００７】この従来構造をもつＦＥＴでは、コンタク
ト層１５にリセス開口３０を形成する手法として、ゲー
ト電極形成用のレジストパターンを用いてゲート近傍の
コンタクト層をエッチング除去するという工程が用いら
れる。この作製方法はプロセス工程が簡易であるという
利点を有する一方で、ゲート電極１０とコンタクト層１
５との間隔が狭くなるため十分なゲート耐圧を実現する
ことが難しいという欠点を有している。
ト層１５にリセス開口３０を形成する手法として、ゲー
ト電極形成用のレジストパターンを用いてゲート近傍の
コンタクト層をエッチング除去するという工程が用いら
れる。この作製方法はプロセス工程が簡易であるという
利点を有する一方で、ゲート電極１０とコンタクト層１
５との間隔が狭くなるため十分なゲート耐圧を実現する
ことが難しいという欠点を有している。
【０００８】ところで、ＦＥＴの耐圧を改善する手法と
して、ＩｎＰ基板上に形成されたヘテロ接合ＦＥＴにお
いて、ＩｎＧａＡｓからなるコンタクト層を薄層化する
ことが、例えば、Dickmannらによって文献"Influence o
f a Surface Layer on DC- and RF- Performance of Al
InAs/GaInAs HFETs", 3rd International Conferenceon
InP and Related Materials, April 1991, pp. 292-29
5. に報告されている。このようなヘテロ接合ＦＥＴの
断面構造図の概略を図８に示す。
して、ＩｎＰ基板上に形成されたヘテロ接合ＦＥＴにお
いて、ＩｎＧａＡｓからなるコンタクト層を薄層化する
ことが、例えば、Dickmannらによって文献"Influence o
f a Surface Layer on DC- and RF- Performance of Al
InAs/GaInAs HFETs", 3rd International Conferenceon
InP and Related Materials, April 1991, pp. 292-29
5. に報告されている。このようなヘテロ接合ＦＥＴの
断面構造図の概略を図８に示す。
【０００９】要点のみを示したこの図において、２５は
半絶縁性ＩｎＰ基板、２６はＩｎＧａＡｓチャネル層、
２７はＩｎＡｌＡｓ電子供給層、２８はＩｎＡｌＡｓア
ンドープ層、２９は高濃度にドープされたｎ+型ＩｎＧ
ａＡｓコンタクト層、８はソース電極、９はドレイン電
極、１０はゲート電極である。当文献では、Ｉｎ0.53Ｇ
ａ0.47Ａｓコンタクト層２９の厚みと不純物濃度をパラ
メータとして検討した結果、高濃度に不純物が添加さ
れ、かつ表面ポテンシャルで空乏化する薄いＩｎＧａＡ
ｓコンタクト層２９を用いることにより、高いゲート・
ドレイン間耐圧（ＢＶｇｄ）と良好な高周波特性を有す
るＦＥＴが得られている。ＩｎＧａＡｓコンタクト層２
９の膜厚を薄くしても低いコンタクト抵抗が得られる理
由は、ＩｎＧａＡｓコンタクト層の表面ポテンシャルが
０．０５〜０．１Ｖ以下と低いからである。
半絶縁性ＩｎＰ基板、２６はＩｎＧａＡｓチャネル層、
２７はＩｎＡｌＡｓ電子供給層、２８はＩｎＡｌＡｓア
ンドープ層、２９は高濃度にドープされたｎ+型ＩｎＧ
ａＡｓコンタクト層、８はソース電極、９はドレイン電
極、１０はゲート電極である。当文献では、Ｉｎ0.53Ｇ
ａ0.47Ａｓコンタクト層２９の厚みと不純物濃度をパラ
メータとして検討した結果、高濃度に不純物が添加さ
れ、かつ表面ポテンシャルで空乏化する薄いＩｎＧａＡ
ｓコンタクト層２９を用いることにより、高いゲート・
ドレイン間耐圧（ＢＶｇｄ）と良好な高周波特性を有す
るＦＥＴが得られている。ＩｎＧａＡｓコンタクト層２
９の膜厚を薄くしても低いコンタクト抵抗が得られる理
由は、ＩｎＧａＡｓコンタクト層の表面ポテンシャルが
０．０５〜０．１Ｖ以下と低いからである。
【００１０】しかしながら、コンタクト層にＧａＡｓを
用いた従来構成のＦＥＴでは、ＧａＡｓコンタクト層を
表面ポテンシャルで空乏化される程度に薄くした場合に
コンタクト抵抗が高くなるという問題が発生した。具体
例を図９を参考にしながら説明する。４はＡｌＧａＡｓ
からなる厚さ５０ｎｍのアンドープ層、１５はＳｉを
１．５×１０18ｃｍー3程度ドープした厚さ２４ｎｍのＧ
ａＡｓコンタクト層である。ＧａＡｓコンタクト層１５
は表面ポテンシャル（０．６Ｖ）でちょうど空乏化する
よう不純物濃度と膜厚が設定されている。このときのコ
ンタクト抵抗は１×１０ー5Ω・ｃｍと高抵抗であった。
一方でコンタクト層を５０ｎｍ以上形成した場合のコン
タクト抵抗は４×１０ー6Ω・ｃｍ以下であった。すなわ
ち、コンタクト層にＧａＡｓを用いたＦＥＴでは、コン
タクト層を薄層化するとコンタクト抵抗が高くなるとい
う問題点がある。この理由は、Ｉｎ0.53Ｇａ0.47Ａｓの
表面ポテンシャルが０．０５〜０．１Ｖ以下と小さいの
に対し、ＧａＡｓの表面ポテンシャルは０．６〜０．７
Ｖと大きいことによる。
用いた従来構成のＦＥＴでは、ＧａＡｓコンタクト層を
表面ポテンシャルで空乏化される程度に薄くした場合に
コンタクト抵抗が高くなるという問題が発生した。具体
例を図９を参考にしながら説明する。４はＡｌＧａＡｓ
からなる厚さ５０ｎｍのアンドープ層、１５はＳｉを
１．５×１０18ｃｍー3程度ドープした厚さ２４ｎｍのＧ
ａＡｓコンタクト層である。ＧａＡｓコンタクト層１５
は表面ポテンシャル（０．６Ｖ）でちょうど空乏化する
よう不純物濃度と膜厚が設定されている。このときのコ
ンタクト抵抗は１×１０ー5Ω・ｃｍと高抵抗であった。
一方でコンタクト層を５０ｎｍ以上形成した場合のコン
タクト抵抗は４×１０ー6Ω・ｃｍ以下であった。すなわ
ち、コンタクト層にＧａＡｓを用いたＦＥＴでは、コン
タクト層を薄層化するとコンタクト抵抗が高くなるとい
う問題点がある。この理由は、Ｉｎ0.53Ｇａ0.47Ａｓの
表面ポテンシャルが０．０５〜０．１Ｖ以下と小さいの
に対し、ＧａＡｓの表面ポテンシャルは０．６〜０．７
Ｖと大きいことによる。
【００１１】
【発明が解決しようとする課題】ＧａＡｓをコンタクト
層に用いた従来のＦＥＴでは、コンタクト層を薄層化す
るとコンタクト抵抗が高くなるという問題点があった。
このため、ゲート耐圧を改善するためにコンタクト層を
薄層化すると、コンタクト抵抗（特にソース抵抗）が高
くなるために、ＦＥＴの利得の低下やノイズ特性の劣化
などの新たな課題が生じていた。
層に用いた従来のＦＥＴでは、コンタクト層を薄層化す
るとコンタクト抵抗が高くなるという問題点があった。
このため、ゲート耐圧を改善するためにコンタクト層を
薄層化すると、コンタクト抵抗（特にソース抵抗）が高
くなるために、ＦＥＴの利得の低下やノイズ特性の劣化
などの新たな課題が生じていた。
【００１２】本発明は、前記に課題に鑑み、低いコンタ
クト抵抗と高いゲート耐圧を有する高性能な電界効果型
トランジスタと歩留まり良く得るための方法を提供する
ことを目的とする。
クト抵抗と高いゲート耐圧を有する高性能な電界効果型
トランジスタと歩留まり良く得るための方法を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】本発明は上記課題を解決
するために、半絶縁性ＧａＡｓ基板と、前記半絶縁性基
板上に形成されたチャネル層と、前記チャネル層の上に
形成された複数の厚さを有し少なくともゲート電極側の
一部の厚さｄが表面ポテンシャルにより空乏化する程度
（ほぼ√（２・εr・φb／ｑ・Ｎd））であるコンタクト層
と、前記コンタクト層における前記厚さｄの領域を貫通
して形成されたリセス開口と、前記コンタクト層の上に
形成されたドレイン電極およびソース電極から構成され
ている構成としている。ただし、Ｎdは前記コンタクト
層の含有するｎ型の不純物濃度、εrは前記コンタクト
層の比誘電率、φbは前記コンタクト層の表面ポテンシ
ャル、ｑは電子の電荷量である。
するために、半絶縁性ＧａＡｓ基板と、前記半絶縁性基
板上に形成されたチャネル層と、前記チャネル層の上に
形成された複数の厚さを有し少なくともゲート電極側の
一部の厚さｄが表面ポテンシャルにより空乏化する程度
（ほぼ√（２・εr・φb／ｑ・Ｎd））であるコンタクト層
と、前記コンタクト層における前記厚さｄの領域を貫通
して形成されたリセス開口と、前記コンタクト層の上に
形成されたドレイン電極およびソース電極から構成され
ている構成としている。ただし、Ｎdは前記コンタクト
層の含有するｎ型の不純物濃度、εrは前記コンタクト
層の比誘電率、φbは前記コンタクト層の表面ポテンシ
ャル、ｑは電子の電荷量である。
【００１４】上記構成により、ゲート金属付近のコンタ
クト層を空乏化する程度に薄くしながら、同時にソース
電極およびドレイン電極直下のコンタクト層を厚く形成
することができる。ゲート付近のコンタクト層を空乏化
することにより、チャネル層においてゲート電極の直下
からドレイン電極側に伸びる空乏層の端がクリップされ
ないので、ゲート・ドレイン間の耐圧が向上するととも
に、容量の低減により利得が向上する。さらに、ドレイ
ン電極直下のコンタクト層を厚く形成できるのでコンタ
クト抵抗を低くできる。このように、高いゲート耐圧、
高い利得、さらには低いコンタクト抵抗を同時に有する
高性能なＦＥＴを実現することができる。
クト層を空乏化する程度に薄くしながら、同時にソース
電極およびドレイン電極直下のコンタクト層を厚く形成
することができる。ゲート付近のコンタクト層を空乏化
することにより、チャネル層においてゲート電極の直下
からドレイン電極側に伸びる空乏層の端がクリップされ
ないので、ゲート・ドレイン間の耐圧が向上するととも
に、容量の低減により利得が向上する。さらに、ドレイ
ン電極直下のコンタクト層を厚く形成できるのでコンタ
クト抵抗を低くできる。このように、高いゲート耐圧、
高い利得、さらには低いコンタクト抵抗を同時に有する
高性能なＦＥＴを実現することができる。
【００１５】
【発明の実施の形態】以下、本発明に係る電界効果トラ
ンジスタの実施の形態について、図面を参照しながら説
明する。
ンジスタの実施の形態について、図面を参照しながら説
明する。
【００１６】（実施の形態１）図１は本発明の実施の形
態１に係るＦＥＴの断面構成図である。従来のＦＥＴと
の違いは、ソース側およびドレイン側のコンタクト層
６、７の厚みがゲート電極１０の近傍とソースおよびド
レイン電極８、９の直下で異なっている点である。
態１に係るＦＥＴの断面構成図である。従来のＦＥＴと
の違いは、ソース側およびドレイン側のコンタクト層
６、７の厚みがゲート電極１０の近傍とソースおよびド
レイン電極８、９の直下で異なっている点である。
【００１７】このＦＥＴを作製方法にもとづき図２を参
照しながら以下に説明する。まず、半絶縁性ＧａＡｓ基
板１の上に、バッファー層２としてアンドープＧａＡｓ
層を３００ｎｍ、続いてＡｌ0.2Ｇａ0.8Ａｓ層を３００
ｎｍ、Ｓｉを５×１０17ｃｍー3程度ドープしたｎ型Ｇａ
Ａｓチャネル層３を５０ｎｍ、Ａｌ0.2Ｇａ0 .8Ａｓアン
ドープ層４を８０ｎｍ、Ｓｉを１．５×１０18ｃｍー3程
度ドープしたｎ型ＧａＡｓコンタクト層１５を５０ｎ
ｍ、この順序にエピタキシャル成長する（図２−ａ）。
ここで、アンドープ（ショットキー）層４として形成し
たＡｌ0. 2Ｇａ0.8Ａｓ層は、アンドープのＧａＡｓ層よ
りもゲート耐圧を改善する効果がある。さらに、アンド
ープ層４としてＩｎＧａＰ（例えばＩｎ0.49Ｇａ
0.51Ｐ）を形成することにより、Ａｌ0.2Ｇａ0.8Ａｓを
用いた場合よりもさらにゲート耐圧改善することができ
る。
照しながら以下に説明する。まず、半絶縁性ＧａＡｓ基
板１の上に、バッファー層２としてアンドープＧａＡｓ
層を３００ｎｍ、続いてＡｌ0.2Ｇａ0.8Ａｓ層を３００
ｎｍ、Ｓｉを５×１０17ｃｍー3程度ドープしたｎ型Ｇａ
Ａｓチャネル層３を５０ｎｍ、Ａｌ0.2Ｇａ0 .8Ａｓアン
ドープ層４を８０ｎｍ、Ｓｉを１．５×１０18ｃｍー3程
度ドープしたｎ型ＧａＡｓコンタクト層１５を５０ｎ
ｍ、この順序にエピタキシャル成長する（図２−ａ）。
ここで、アンドープ（ショットキー）層４として形成し
たＡｌ0. 2Ｇａ0.8Ａｓ層は、アンドープのＧａＡｓ層よ
りもゲート耐圧を改善する効果がある。さらに、アンド
ープ層４としてＩｎＧａＰ（例えばＩｎ0.49Ｇａ
0.51Ｐ）を形成することにより、Ａｌ0.2Ｇａ0.8Ａｓを
用いた場合よりもさらにゲート耐圧改善することができ
る。
【００１８】次に、例えばＨ2ＳＯ4−Ｈ2Ｏ2−Ｈ2Ｏ系
のエッチング液を用いて前記コンタクト層１５に第１の
リセス開口３１を形成する（図２−ｂ）。このとき第１
のリセス開口３１の底部に厚さｄだけコンタクト層を残
してエッチングを停止する。次に同様のエッチング液を
用いて第１のリセス開口３１の内部にこの幅よりも狭い
幅をもつ第２のリセス開口３２を形成する（図２−
ｃ）。次に、ソース側コンタクト層６およびドレイン側
コンタクト層７の表面にＡｕＧｅ／Ｎｉからなるソース
電極８とドレイン電極９を形成した後、温度４５０℃程
度の熱処理によってオーム性接触を形成する。次に、第
２のリセス開口３２の底部に露出したアンドープＡｌ
0.2Ｇａ0.8Ａｓ層４の表面にＡｌからなるゲート電極１
０を形成する（図１）。
のエッチング液を用いて前記コンタクト層１５に第１の
リセス開口３１を形成する（図２−ｂ）。このとき第１
のリセス開口３１の底部に厚さｄだけコンタクト層を残
してエッチングを停止する。次に同様のエッチング液を
用いて第１のリセス開口３１の内部にこの幅よりも狭い
幅をもつ第２のリセス開口３２を形成する（図２−
ｃ）。次に、ソース側コンタクト層６およびドレイン側
コンタクト層７の表面にＡｕＧｅ／Ｎｉからなるソース
電極８とドレイン電極９を形成した後、温度４５０℃程
度の熱処理によってオーム性接触を形成する。次に、第
２のリセス開口３２の底部に露出したアンドープＡｌ
0.2Ｇａ0.8Ａｓ層４の表面にＡｌからなるゲート電極１
０を形成する（図１）。
【００１９】図１において、厚さｄが表面ポテンシャル
によりＧａＡｓの表面に生じる空乏層幅とほぼ同じであ
るとき、すなわちｄ＝√（２・εr・φb／ｑ・Ｎd）である
とき、ＦＥＴの特性が最適となった。ここで、ＮdはＧ
ａＡｓコンタクト層の含有するｎ型不純物濃度でＮd＝
１．５×１０18ｃｍー3、εrはＧａＡｓコンタクト層の
比誘電率でεr＝１３、φbはＧａＡｓコンタクト層の表
面のポテンシャルで約０．６Ｖ、ｑは電子の電荷量であ
る。したがってｄの最適値は２４ｎｍであり、ＢＶｇｄ
＝２５Ｖであった。ｄが２４ｎｍより厚いとき、ＢＶｇ
ｄは低下して２５Ｖ以下となった。ｄが２４ｎｍより薄
いときは、ゲート側のコンタクト層の下のチャネル層に
も空乏層が広がるため、チャネル層が高抵抗化してＦＥ
Ｔの特性が劣下した。
によりＧａＡｓの表面に生じる空乏層幅とほぼ同じであ
るとき、すなわちｄ＝√（２・εr・φb／ｑ・Ｎd）である
とき、ＦＥＴの特性が最適となった。ここで、ＮdはＧ
ａＡｓコンタクト層の含有するｎ型不純物濃度でＮd＝
１．５×１０18ｃｍー3、εrはＧａＡｓコンタクト層の
比誘電率でεr＝１３、φbはＧａＡｓコンタクト層の表
面のポテンシャルで約０．６Ｖ、ｑは電子の電荷量であ
る。したがってｄの最適値は２４ｎｍであり、ＢＶｇｄ
＝２５Ｖであった。ｄが２４ｎｍより厚いとき、ＢＶｇ
ｄは低下して２５Ｖ以下となった。ｄが２４ｎｍより薄
いときは、ゲート側のコンタクト層の下のチャネル層に
も空乏層が広がるため、チャネル層が高抵抗化してＦＥ
Ｔの特性が劣下した。
【００２０】上記構成により、ゲート金属付近のコンタ
クト層を空乏化する程度に薄く（２４ｎｍ）しながら、
同時にソース電極およびドレイン電極直下のコンタクト
層を厚く（５０ｎｍ）形成することができる。ゲート付
近のコンタクト層が空乏化することにより、チャネル層
においてゲート電極の直下からドレイン電極側に伸びる
空乏層の端がクリップされないので、ゲート・ドレイン
間の耐圧が向上するとともに、容量の低減により利得が
向上する。さらに、ドレイン電極直下のコンタクト層を
厚く形成できるのでコンタクト抵抗を低くできる。ＦＥ
Ｔを作製・評価した結果、２５Ｖ以上の高いゲート・ド
レイン間の耐圧と、４×１０ー6Ω・ｃｍ以下の低いコン
タクト抵抗を確認した。これらのことから、本実施の形
態によるＦＥＴは、耐圧、利得、効率に優れた高周波デ
バイスとして広い用途に利用することができる。
クト層を空乏化する程度に薄く（２４ｎｍ）しながら、
同時にソース電極およびドレイン電極直下のコンタクト
層を厚く（５０ｎｍ）形成することができる。ゲート付
近のコンタクト層が空乏化することにより、チャネル層
においてゲート電極の直下からドレイン電極側に伸びる
空乏層の端がクリップされないので、ゲート・ドレイン
間の耐圧が向上するとともに、容量の低減により利得が
向上する。さらに、ドレイン電極直下のコンタクト層を
厚く形成できるのでコンタクト抵抗を低くできる。ＦＥ
Ｔを作製・評価した結果、２５Ｖ以上の高いゲート・ド
レイン間の耐圧と、４×１０ー6Ω・ｃｍ以下の低いコン
タクト抵抗を確認した。これらのことから、本実施の形
態によるＦＥＴは、耐圧、利得、効率に優れた高周波デ
バイスとして広い用途に利用することができる。
【００２１】また、本実施の形態によるＦＥＴでは、第
２のリセス開口３２をその中心が第１のリセス開口３１
の中心よりもソース側になるように形成することによ
り、コンタクト層の空乏化される領域をソース側で減ら
し、ドレイン側で増すことができる。このことにより、
ソース抵抗を低減できるとともに、ＢＶｇｄをさらに向
上することができる。また、本実施の形態として示した
構成および製造方法は、アンドープ層４の有無およびチ
ャネル層の種類等に関係なく、ＧａＡｓ以外の材料系に
も幅広く適用できる。
２のリセス開口３２をその中心が第１のリセス開口３１
の中心よりもソース側になるように形成することによ
り、コンタクト層の空乏化される領域をソース側で減ら
し、ドレイン側で増すことができる。このことにより、
ソース抵抗を低減できるとともに、ＢＶｇｄをさらに向
上することができる。また、本実施の形態として示した
構成および製造方法は、アンドープ層４の有無およびチ
ャネル層の種類等に関係なく、ＧａＡｓ以外の材料系に
も幅広く適用できる。
【００２２】（実施の形態２）図３は本発明の実施の形
態２に係るＦＥＴの断面構成図である。実施の形態１の
ＦＥＴとの違いは、ソース側のコンタクト層６とドレイ
ン側のコンタクト層７の厚みが異なっている点である。
態２に係るＦＥＴの断面構成図である。実施の形態１の
ＦＥＴとの違いは、ソース側のコンタクト層６とドレイ
ン側のコンタクト層７の厚みが異なっている点である。
【００２３】このＦＥＴの作製方法を図４を参照しなが
ら以下に説明する。まず、半絶縁性ＧａＡｓ基板１の上
に、バッファー層２としてアンドープＧａＡｓ層を３０
０ｎｍ、続いてＡｌ0.2Ｇａ0.8Ａｓ層を３００ｎｍ、Ｓ
ｉを５×１０17ｃｍー3程度ドープしたｎ型ＧａＡｓチャ
ネル層３を５０ｎｍ、Ａｌ0.2Ｇａ0.8Ａｓアンドープ層
４を８０ｎｍ、Ｓｉを１．５×１０18ｃｍー3程度ドープ
したｎ型ＧａＡｓコンタクト層１５を５０ｎｍ、この順
序にエピタキシャル成長する（図４−ａ）。
ら以下に説明する。まず、半絶縁性ＧａＡｓ基板１の上
に、バッファー層２としてアンドープＧａＡｓ層を３０
０ｎｍ、続いてＡｌ0.2Ｇａ0.8Ａｓ層を３００ｎｍ、Ｓ
ｉを５×１０17ｃｍー3程度ドープしたｎ型ＧａＡｓチャ
ネル層３を５０ｎｍ、Ａｌ0.2Ｇａ0.8Ａｓアンドープ層
４を８０ｎｍ、Ｓｉを１．５×１０18ｃｍー3程度ドープ
したｎ型ＧａＡｓコンタクト層１５を５０ｎｍ、この順
序にエピタキシャル成長する（図４−ａ）。
【００２４】次に、例えばＨ2ＳＯ4−Ｈ2Ｏ2−Ｈ2Ｏ系
のエッチング液を用いて前記コンタクト層に第１のリセ
ス開口３１を形成する（図４−ｂ）。図２ーｂと比較し
て、ドレイン側のコンタクト層７をより広い領域でエッ
チングしているのが特徴である。このとき第１のリセス
開口３１の底部に厚さｄだけコンタクト層を残してエッ
チングを停止する。実施の形態１と同様に、厚さｄが表
面ポテンシャルによりＧａＡｓの表面に生じる空乏層幅
と同じであるとき、すなわちｄ＝√（２・εr・φb／ｑ・
Ｎd）であるとき、ＦＥＴの特性が最適となった。次に
同様のエッチング液を用いて第１のリセス開口３１の内
部にこの幅よりも狭い幅をもつ第２のリセス開口３２を
形成する（図４−ｃ）。次に、ＡｕＧｅ／Ｎｉからなる
ソース電極８とドレイン電極９を形成した後、温度４５
０℃程度の熱処理によってオーム性接触を形成する。次
に、第２のリセス開口３２の底部に露出したアンドープ
Ａｌ0.2Ｇａ0.8Ａｓ層４の表面にＡｌからなるゲート電
極１０を形成する（図３）。
のエッチング液を用いて前記コンタクト層に第１のリセ
ス開口３１を形成する（図４−ｂ）。図２ーｂと比較し
て、ドレイン側のコンタクト層７をより広い領域でエッ
チングしているのが特徴である。このとき第１のリセス
開口３１の底部に厚さｄだけコンタクト層を残してエッ
チングを停止する。実施の形態１と同様に、厚さｄが表
面ポテンシャルによりＧａＡｓの表面に生じる空乏層幅
と同じであるとき、すなわちｄ＝√（２・εr・φb／ｑ・
Ｎd）であるとき、ＦＥＴの特性が最適となった。次に
同様のエッチング液を用いて第１のリセス開口３１の内
部にこの幅よりも狭い幅をもつ第２のリセス開口３２を
形成する（図４−ｃ）。次に、ＡｕＧｅ／Ｎｉからなる
ソース電極８とドレイン電極９を形成した後、温度４５
０℃程度の熱処理によってオーム性接触を形成する。次
に、第２のリセス開口３２の底部に露出したアンドープ
Ａｌ0.2Ｇａ0.8Ａｓ層４の表面にＡｌからなるゲート電
極１０を形成する（図３）。
【００２５】このように作製されたＦＥＴの特徴を説明
する。まず、ソース側のコンタクト層６は厚い（５０ｎ
ｍ）のでソース側のコンタクト抵抗を低くすることがで
きる。ソース側のゲート付近のコンタクト層を薄層化し
なくても、通常ゲート・ソース間には高い耐圧が要求さ
れないので、耐圧の不足が問題にならないことが多い。
一方で、ドレイン電極９直下のコンタクト層７は薄い
（２４ｎｍ）ので、第１の実施の形態のＦＥＴと比較し
て、ドレイン側のコンタクト抵抗は高くなるが、ゲート
・ドレイン間の耐圧はさらに向上する。この構成による
ＦＥＴは、低いソース抵抗と高いゲート・ドレイン耐圧
が要求される分野への応用に適している。
する。まず、ソース側のコンタクト層６は厚い（５０ｎ
ｍ）のでソース側のコンタクト抵抗を低くすることがで
きる。ソース側のゲート付近のコンタクト層を薄層化し
なくても、通常ゲート・ソース間には高い耐圧が要求さ
れないので、耐圧の不足が問題にならないことが多い。
一方で、ドレイン電極９直下のコンタクト層７は薄い
（２４ｎｍ）ので、第１の実施の形態のＦＥＴと比較し
て、ドレイン側のコンタクト抵抗は高くなるが、ゲート
・ドレイン間の耐圧はさらに向上する。この構成による
ＦＥＴは、低いソース抵抗と高いゲート・ドレイン耐圧
が要求される分野への応用に適している。
【００２６】（実施の形態３）図５は本発明の実施の形
態３に係るＦＥＴの断面構成図である。実施の形態１の
ＦＥＴとの違いは、コンタクト層が２つの層から構成さ
れており、コンタクト層（下層）１１はコンタクト層
（上層）１３に対してエッチングに選択性があることで
ある。
態３に係るＦＥＴの断面構成図である。実施の形態１の
ＦＥＴとの違いは、コンタクト層が２つの層から構成さ
れており、コンタクト層（下層）１１はコンタクト層
（上層）１３に対してエッチングに選択性があることで
ある。
【００２７】このようなＦＥＴは以下のようにして作製
することができる。まず、半絶縁性ＧａＡｓ基板上に、
バッファー層２としてアンドープＧａＡｓ層を３００ｎ
ｍ、続いてＡｌ0.2Ｇａ0.8Ａｓ層を３００ｎｍ、Ｓｉを
５×１０17ｃｍー3程度ドープしたｎ型ＧａＡｓチャネル
層３を５０ｎｍ、Ａｌ0.2Ｇａ0.8Ａｓアンドープ層４を
８０ｎｍ、ｎ型不純物をＮd＝１．５×１０18ｃｍー3程
度添加したＩｎ0.49Ｇａ0.51Ｐからなるコンタクト層
（下層）１１を２０ｎｍ、ｎ型不純物を高濃度に添加し
たＧａＡｓを５０ｎｍをこの順序にエピタキシャル成長
する。
することができる。まず、半絶縁性ＧａＡｓ基板上に、
バッファー層２としてアンドープＧａＡｓ層を３００ｎ
ｍ、続いてＡｌ0.2Ｇａ0.8Ａｓ層を３００ｎｍ、Ｓｉを
５×１０17ｃｍー3程度ドープしたｎ型ＧａＡｓチャネル
層３を５０ｎｍ、Ａｌ0.2Ｇａ0.8Ａｓアンドープ層４を
８０ｎｍ、ｎ型不純物をＮd＝１．５×１０18ｃｍー3程
度添加したＩｎ0.49Ｇａ0.51Ｐからなるコンタクト層
（下層）１１を２０ｎｍ、ｎ型不純物を高濃度に添加し
たＧａＡｓを５０ｎｍをこの順序にエピタキシャル成長
する。
【００２８】次に、例えばＨ2ＳＯ4−Ｈ2Ｏ2−Ｈ2Ｏ系
のエッチング液を用いて前記ＧａＡｓからなるコンタク
ト層（上層）１３に第１のリセス開口を形成する。この
とき、この系のエッチング液ではＩｎ0.49Ｇａ0.51Ｐの
コンタクト層（下層）１１はほとんどエッチングされな
いため、コンタクト層（下層）１１の表面が露出した時
点でエッチングは自動的に停止する。次に、例えばＨＣ
ｌ−Ｈ2Ｏ系のエッチング液を用いて前記第１のリセス
開口内のコンタクト層（下層）１１に第２のリセス開口
を形成する。このとき、この系のエッチング液ではＡｌ
0.2Ｇａ0.8Ａｓアンドープ層４はほとんどエッチングさ
れないため、アンドープ層４の表面が露出した時点でエ
ッチングは自動的に停止する。ここで、Ｉｎ0.49Ｇａ
0.51Ｐのコンタクト層（下層）１１の濃度と膜厚が、表
面ポテンシャルでほぼ空乏化される様に、√（２・εr・
φb／ｑ・Ｎd）に設計されているところに特徴がある。
ここで、εrはＩｎＧａＰコンタクト層（下層）１１の
比誘電率でεr＝１３、φbはＩｎＧａＰコンタクト層
（下層）１１の表面のポテンシャルで約０．５Ｖ、Ｎd
はＩｎＧａＰコンタクト層（下層）１１のｎ型不純物濃
度でＮd＝１．５×１０18ｃｍー3、ｑは電子の電荷量で
ある。次にＡｕＧｅ／Ｎｉからなるソース電極８とドレ
イン電極９を形成した後、温度４５０℃程度の熱処理に
よってオーム性接触を形成する。次に、第２のリセス開
口の底部に露出したアンドープＡｌ0.2Ｇａ0 .8Ａｓ層の
表面にＡｌからなるゲート電極１０を形成する。
のエッチング液を用いて前記ＧａＡｓからなるコンタク
ト層（上層）１３に第１のリセス開口を形成する。この
とき、この系のエッチング液ではＩｎ0.49Ｇａ0.51Ｐの
コンタクト層（下層）１１はほとんどエッチングされな
いため、コンタクト層（下層）１１の表面が露出した時
点でエッチングは自動的に停止する。次に、例えばＨＣ
ｌ−Ｈ2Ｏ系のエッチング液を用いて前記第１のリセス
開口内のコンタクト層（下層）１１に第２のリセス開口
を形成する。このとき、この系のエッチング液ではＡｌ
0.2Ｇａ0.8Ａｓアンドープ層４はほとんどエッチングさ
れないため、アンドープ層４の表面が露出した時点でエ
ッチングは自動的に停止する。ここで、Ｉｎ0.49Ｇａ
0.51Ｐのコンタクト層（下層）１１の濃度と膜厚が、表
面ポテンシャルでほぼ空乏化される様に、√（２・εr・
φb／ｑ・Ｎd）に設計されているところに特徴がある。
ここで、εrはＩｎＧａＰコンタクト層（下層）１１の
比誘電率でεr＝１３、φbはＩｎＧａＰコンタクト層
（下層）１１の表面のポテンシャルで約０．５Ｖ、Ｎd
はＩｎＧａＰコンタクト層（下層）１１のｎ型不純物濃
度でＮd＝１．５×１０18ｃｍー3、ｑは電子の電荷量で
ある。次にＡｕＧｅ／Ｎｉからなるソース電極８とドレ
イン電極９を形成した後、温度４５０℃程度の熱処理に
よってオーム性接触を形成する。次に、第２のリセス開
口の底部に露出したアンドープＡｌ0.2Ｇａ0 .8Ａｓ層の
表面にＡｌからなるゲート電極１０を形成する。
【００２９】このように作製されたＦＥＴは、ゲート付
近のコンタクト層が表面ポテンシャルで空乏化される程
度に薄いコンタクト層（下層）１１だけから構成されて
おり、２５Ｖ以上の高いゲート・ドレイン間の耐圧を示
した。また、薄層化されたコンタクト層の直下では空乏
層がクリップされないことから、ゲート・ドレイン間の
容量（Ｃｇｄ）が低減され高周波特性が良好であった。
一方、ソース電極８およびドレイン電極９の直下のコン
タクト層はコンタクト層（下層）１１とコンタクト層
（上層）１３から構成されているため、コンタクト抵抗
は４×１０ー6Ω・ｃｍ以下の低い値となった。このよう
に本実施の形態のＦＥＴでは、高いゲート・ドレイン間
の耐圧と低いコンタクト抵抗を同時に実現することがで
きた。さらに、コンタクト層（下層）１１の形成におい
て選択エッチングを適用できることから、実施の形態１
で説明したＦＥＴと比較して、エッチング液の濃度やエ
ッチング時間のばらつきに影響を受けることが少なく、
量産時の歩留りを大幅に向上できた。
近のコンタクト層が表面ポテンシャルで空乏化される程
度に薄いコンタクト層（下層）１１だけから構成されて
おり、２５Ｖ以上の高いゲート・ドレイン間の耐圧を示
した。また、薄層化されたコンタクト層の直下では空乏
層がクリップされないことから、ゲート・ドレイン間の
容量（Ｃｇｄ）が低減され高周波特性が良好であった。
一方、ソース電極８およびドレイン電極９の直下のコン
タクト層はコンタクト層（下層）１１とコンタクト層
（上層）１３から構成されているため、コンタクト抵抗
は４×１０ー6Ω・ｃｍ以下の低い値となった。このよう
に本実施の形態のＦＥＴでは、高いゲート・ドレイン間
の耐圧と低いコンタクト抵抗を同時に実現することがで
きた。さらに、コンタクト層（下層）１１の形成におい
て選択エッチングを適用できることから、実施の形態１
で説明したＦＥＴと比較して、エッチング液の濃度やエ
ッチング時間のばらつきに影響を受けることが少なく、
量産時の歩留りを大幅に向上できた。
【００３０】（実施の形態４）図６は本発明の実施の形
態４に係るＦＥＴの断面構成図である。実施の形態１の
ＦＥＴとの違いは、コンタクト層が３つの層から構成さ
れており、コンタクト層（中層）１２はコンタクト層
（下層）１１およびコンタクト層（上層）１３に対して
エッチングに選択性があることである。
態４に係るＦＥＴの断面構成図である。実施の形態１の
ＦＥＴとの違いは、コンタクト層が３つの層から構成さ
れており、コンタクト層（中層）１２はコンタクト層
（下層）１１およびコンタクト層（上層）１３に対して
エッチングに選択性があることである。
【００３１】このようなＦＥＴは以下のようにして作製
することができる。まず、半絶縁性ＧａＡｓ基板１の上
に、バッファー層２としてアンドープＧａＡｓ層を３０
０ｎｍ、続いてＡｌ0.2Ｇａ0.8Ａｓ層を３００ｎｍ、Ｓ
ｉを５×１０17ｃｍー3程度ドープしたｎ型ＧａＡｓチャ
ネル層３を５０ｎｍ、Ａｌ0.2Ｇａ0.8Ａｓアンドープ層
４を８０ｎｍ、ｎ型不純物を１．５×１０18ｃｍー3添加
したＧａＡｓからなるコンタクト層（下層）１１を２４
ｎｍ、ｎ型不純物を１．５×１０18ｃｍー3添加したＩｎ
0.49Ｇａ0.51Ｐからなるコンタクト層（中層）１２を２
０ｎｍ、ｎ型不純物を高濃度に添加したＧａＡｓを５０
ｎｍ、この順序にエピタキシャル成長する。
することができる。まず、半絶縁性ＧａＡｓ基板１の上
に、バッファー層２としてアンドープＧａＡｓ層を３０
０ｎｍ、続いてＡｌ0.2Ｇａ0.8Ａｓ層を３００ｎｍ、Ｓ
ｉを５×１０17ｃｍー3程度ドープしたｎ型ＧａＡｓチャ
ネル層３を５０ｎｍ、Ａｌ0.2Ｇａ0.8Ａｓアンドープ層
４を８０ｎｍ、ｎ型不純物を１．５×１０18ｃｍー3添加
したＧａＡｓからなるコンタクト層（下層）１１を２４
ｎｍ、ｎ型不純物を１．５×１０18ｃｍー3添加したＩｎ
0.49Ｇａ0.51Ｐからなるコンタクト層（中層）１２を２
０ｎｍ、ｎ型不純物を高濃度に添加したＧａＡｓを５０
ｎｍ、この順序にエピタキシャル成長する。
【００３２】次に、例えばＨ2ＳＯ4−Ｈ2Ｏ2−Ｈ2Ｏ系
のエッチング液を用いて前記ＧａＡｓからなるコンタク
ト層（上層）１３に第１のリセス開口を形成する。この
とき、この系のエッチング液ではＩｎ0.49Ｇａ0.51Ｐの
コンタクト層（中層）１２はほとんどエッチングされな
いため、コンタクト層（中層）１２の表面が露出した時
点でエッチングは自動的に停止する。次に、例えばＨＣ
ｌ−Ｈ2Ｏ系のエッチング液を用いて前記第１のリセス
開口内のコンタクト層（中層）１２に第２のリセス開口
を形成する。このとき、この系のエッチング液ではＧａ
Ａｓコンタクト層（下層）１１はほとんどエッチングさ
れないため、コンタクト層（下層）１１の表面が露出し
た時点でエッチングは自動的に停止する。次に、例えば
Ｈ2ＳＯ4−Ｈ2Ｏ2−Ｈ2Ｏ系のエッチング液を用いてコ
ンタクト層（下層）１１に第３のリセス開口を形成す
る。ここで、Ｉｎ0.49Ｇａ0.51Ｐのコンタクト層（中
層）１２とＧａＡｓコンタクト層（下層）１１は、それ
ぞれ表面ポテンシャルでほぼ空乏化される様に濃度と厚
さが設計されているところに特徴がある。次に、ＡｕＧ
ｅ／Ｎｉからなるソース電極８とドレイン電極９を形成
した後、温度４５０℃程度の熱処理によってオーム性接
触を形成する。次に、第２のリセス開口の底部に露出し
たアンドープＡｌ0.2Ｇａ0.8Ａｓ層の表面にＡｌからな
るゲート電極１０を形成する。
のエッチング液を用いて前記ＧａＡｓからなるコンタク
ト層（上層）１３に第１のリセス開口を形成する。この
とき、この系のエッチング液ではＩｎ0.49Ｇａ0.51Ｐの
コンタクト層（中層）１２はほとんどエッチングされな
いため、コンタクト層（中層）１２の表面が露出した時
点でエッチングは自動的に停止する。次に、例えばＨＣ
ｌ−Ｈ2Ｏ系のエッチング液を用いて前記第１のリセス
開口内のコンタクト層（中層）１２に第２のリセス開口
を形成する。このとき、この系のエッチング液ではＧａ
Ａｓコンタクト層（下層）１１はほとんどエッチングさ
れないため、コンタクト層（下層）１１の表面が露出し
た時点でエッチングは自動的に停止する。次に、例えば
Ｈ2ＳＯ4−Ｈ2Ｏ2−Ｈ2Ｏ系のエッチング液を用いてコ
ンタクト層（下層）１１に第３のリセス開口を形成す
る。ここで、Ｉｎ0.49Ｇａ0.51Ｐのコンタクト層（中
層）１２とＧａＡｓコンタクト層（下層）１１は、それ
ぞれ表面ポテンシャルでほぼ空乏化される様に濃度と厚
さが設計されているところに特徴がある。次に、ＡｕＧ
ｅ／Ｎｉからなるソース電極８とドレイン電極９を形成
した後、温度４５０℃程度の熱処理によってオーム性接
触を形成する。次に、第２のリセス開口の底部に露出し
たアンドープＡｌ0.2Ｇａ0.8Ａｓ層の表面にＡｌからな
るゲート電極１０を形成する。
【００３３】このように作製されたＦＥＴでは、ゲート
近傍のコンタクト層が表面ポテンシャルで空乏化される
程度に薄いコンタクト層（下層）１１およびコンタクト
層（中層）１２から構成される。このためゲート・ドレ
イン間の耐圧は第１の実施の形態によるＦＥＴよりもさ
らに５Ｖ改善され３０Ｖになった。ソース電極８および
ドレイン電極９の直下のコンタクト層はコンタクト層
（下層）１１、コンタクト層（中層）１２およびコンタ
クト層（下層）１３から構成され、コンタクト抵抗は４
×１０ー6Ω・ｃｍ以下の低いであった。このように高い
ゲート・ドレイン間の耐圧と低いコンタクト抵抗を同時
に実現することができた。さらに、上記第１のリセス開
口および上記第２のリセス開口を形成する際に、ＧａＡ
ｓとＩｎＧａＰの選択エッチングを適用できることか
ら、実施の形態１で説明したＦＥＴと比較して、エッチ
ング液の濃度やエッチング時間のばらつきに影響を受け
ることが少なく、量産時の歩留りを大幅に向上できた。
近傍のコンタクト層が表面ポテンシャルで空乏化される
程度に薄いコンタクト層（下層）１１およびコンタクト
層（中層）１２から構成される。このためゲート・ドレ
イン間の耐圧は第１の実施の形態によるＦＥＴよりもさ
らに５Ｖ改善され３０Ｖになった。ソース電極８および
ドレイン電極９の直下のコンタクト層はコンタクト層
（下層）１１、コンタクト層（中層）１２およびコンタ
クト層（下層）１３から構成され、コンタクト抵抗は４
×１０ー6Ω・ｃｍ以下の低いであった。このように高い
ゲート・ドレイン間の耐圧と低いコンタクト抵抗を同時
に実現することができた。さらに、上記第１のリセス開
口および上記第２のリセス開口を形成する際に、ＧａＡ
ｓとＩｎＧａＰの選択エッチングを適用できることか
ら、実施の形態１で説明したＦＥＴと比較して、エッチ
ング液の濃度やエッチング時間のばらつきに影響を受け
ることが少なく、量産時の歩留りを大幅に向上できた。
【００３４】
【発明の効果】以上述べてきたように、本発明によるＦ
ＥＴは、ゲート近傍のコンタクト層が表面ポテンシャル
で空乏化される程度に薄く、ソース電極およびドレイン
電極の直下のコンタクト層が厚いという特徴を有してい
る。このため２５Ｖ以上の高いゲート・ドレイン間の耐
圧と、４×１０ー6Ω・ｃｍ以下の低いコンタクト抵抗を
同時に実現することができた。また、薄層化されたコン
タクト層の直下では空乏層がクリップされないことか
ら、ゲート・ドレイン間の容量（Ｃｇｄ）が低減され、
高周波特性が良好であった。さらに、コンタクト層（下
層）の形成において選択エッチングを適用することによ
り、エッチング液の濃度やエッチング時間のばらつきに
影響を受けることが少なく、量産時の歩留りを大幅に向
上できた。
ＥＴは、ゲート近傍のコンタクト層が表面ポテンシャル
で空乏化される程度に薄く、ソース電極およびドレイン
電極の直下のコンタクト層が厚いという特徴を有してい
る。このため２５Ｖ以上の高いゲート・ドレイン間の耐
圧と、４×１０ー6Ω・ｃｍ以下の低いコンタクト抵抗を
同時に実現することができた。また、薄層化されたコン
タクト層の直下では空乏層がクリップされないことか
ら、ゲート・ドレイン間の容量（Ｃｇｄ）が低減され、
高周波特性が良好であった。さらに、コンタクト層（下
層）の形成において選択エッチングを適用することによ
り、エッチング液の濃度やエッチング時間のばらつきに
影響を受けることが少なく、量産時の歩留りを大幅に向
上できた。
【図１】本発明の実施の形態１の電界効果トランジスタ
の断面図
の断面図
【図２】本発明の実施の形態１の電界効果トランジスタ
の製造方法を示す断面図
の製造方法を示す断面図
【図３】本発明の実施の形態２の電界効果トランジスタ
の断面図
の断面図
【図４】本発明の実施の形態２の電界効果トランジスタ
の製造方法を示す断面図
の製造方法を示す断面図
【図５】本発明の実施の形態３の電界効果トランジスタ
の断面図
の断面図
【図６】本発明の実施の形態４の電界効果トランジスタ
の断面図
の断面図
【図７】従来の電界効果トランジスタの断面図
【図８】従来の電界効果トランジスタの断面図
【図９】従来の電界効果トランジスタの断面図
１ 半絶縁性ＧａＡｓ基板 ２ バッファー層 ３ チャネル層 ４ アンドープ層 ６ ソース側コンタクト層 ７ ドレイン側コンタクト層 ８ ソース電極 ９ ドレイン電極 １０ ゲート電極 １１ コンタクト層（下層） １２ コンタクト層（中層） １３ コンタクト層（上層） １５ コンタクト層 ２５ 半絶縁性ＩｎＰ基板 ２６ ＩｎＧａＡｓチャネル ２７ ＩｎＡｌＡｓ電子供給層 ２８ ＩｎＡｌＡｓアンドープ層 ２９ ＩｎＧａＡｓコンタクト層 ３１ 第１のリセス開口 ３２ 第２のリセス開口
Claims (14)
- 【請求項１】 半絶縁性基板と、 前記半絶縁性基板上に形成されたチャネル層と、 前記チャネル層の上に形成された複数の厚さを有し少な
くともゲート電極側の一部の厚さｄが表面ポテンシャル
により空乏化されるコンタクト層と、 前記コンタクト層における前記厚さｄの領域を貫通して
形成されたリセス開口と、 前記コンタクト層の上に形成されたドレイン電極および
ソース電極とから構成されていることを特徴とする電界
効果型トランジスタ。 - 【請求項２】 半絶縁性基板と、 前記半絶縁性基板上に形成されたチャネル層と、 前記チャネル層の上に形成された複数の厚さを有し少な
くとも一部の厚さｄがほぼ√（２・εr・φb／ｑ・Ｎd）で
あるＧａＡｓあるいはＡｌＧａＡｓからなるコンタクト
層と、 前記コンタクト層における前記厚さｄの領域を貫通して
形成されたリセス開口と、 前記リセス開口の底部に露出した半導体層の上に形成さ
れたゲート電極と、 前記コンタクト層の上に形成されたドレイン電極および
ソース電極とから構成されていることを特徴とする電界
効果型トランジスタ。ただし、 Ｎdは前記コンタクト層の含有するｎ型の不純物濃度で
あり、 εrは前記コンタクト層の比誘電率であり、 φbは前記コンタクト層の表面ポテンシャルであり、 ｑは電子の電荷量である。 - 【請求項３】 前記ソース電極の直下に形成されている
前記コンタクト層の厚みが前記厚さｄより厚いことを特
徴とする請求項１または２に記載の電界効果型トランジ
スタ。 - 【請求項４】 前記ソース電極の直下に形成されている
前記コンタクト層の厚みと前記ドレイン電極の直下に形
成されている前記コンタクト層の厚みとが異なることを
特徴とする請求項１、２または３に記載の電界効果型ト
ランジスタ。 - 【請求項５】 半絶縁性基板と、 前記半絶縁性基板上に形成されたチャネル層と、 前記チャネル層の上に形成されたＧａＡｓあるいはＡｌ
ＧａＡｓからなるコンタクト層と、 前記コンタクト層のゲート電極側の底部に表面ポテンシ
ャルにより空乏化される厚さを残して前記コンタクト層
に形成された第１のリセス開口と、 第１のリセス開口の内部に前記コンタクト層を貫通して
形成された第２のリセス開口と、 前記コンタクト層の上に形成されたドレイン電極および
ソース電極とから構成されていることを特徴とする電界
効果型トランジスタ。 - 【請求項６】 半絶縁性基板と、 前記半絶縁性基板上に形成されたチャネル層と、 前記チャネル層の上に形成されたＧａＡｓあるいはＡｌ
ＧａＡｓからなるコンタクト層と、 前記コンタクト層の底部にほぼ√（２・εr・φb／ｑ・
Ｎd）の厚さを残して前記コンタクト層に形成された第
１のリセス開口と、 第１のリセス開口の内部に前記コンタクト層を貫通して
形成された第２のリセス開口と、 前記第２のリセス開口の底部に露出した半導体層の上に
形成されたゲート電極と、 前記コンタクト層の上に形成されたドレイン電極および
ソース電極とから構成されていることを特徴とする電界
効果型トランジスタ。ただし、 Ｎdは前記コンタクト層の含有するｎ型の不純物濃度で
あり、 εrは前記コンタクト層の比誘電率であり、 φbは前記コンタクト層の表面ポテンシャルであり、 ｑは電子の電荷量である。 - 【請求項７】 半絶縁性基板と、 前記半絶縁性基板上に形成されたチャネル層と、 前記チャネル層の上に形成された厚さがほぼ√（２・ε
r1・φb1／ｑ・Ｎ1）の第１のコンタクト層と、 前記第１のコンタクト層の上に形成された第２のコンタ
クト層と、 前記第２のコンタクト層を貫通して形成された第１のリ
セス開口と、 前記第１のリセス開口の内部に第１のコンタクト層を貫
通して形成された第２のリセス開口と、 前記第２のリセス開口の底部に露出した半導体層の上に
形成されたゲート電極と、 前記第２のコンタクト層の上に形成されたドレイン電極
およびソース電極とから構成されており、前記第１のコ
ンタクト層は前記第２のコンタクト層に対してエッチン
グに選択性のある組成を有していることを特徴とする電
界効果型トランジスタ。ただし、 Ｎ1は第１の前記コンタクト層の含有するｎ型の不純物
濃度であり、 εr1は第１の前記コンタクト層の比誘電率であり、 φb1は第１の前記コンタクト層の表面ポテンシャルであ
り、 ｑは電子の電荷量である。 - 【請求項８】 前記第１のコンタクト層がＩｎＧａＰか
らなり、前記第２のコンタクト層がＧａＡｓあるいはＡ
ｌＧａＡｓからなることを特徴とする請求項７に記載の
電界効果型トランジスタ。 - 【請求項９】 半絶縁性基板と、 前記半絶縁性基板上に形成されたチャネル層と、 前記チャネル層の上に形成された第１のコンタクト層
と、 前記第１のコンタクト層の上に形成された第２のコンタ
クト層と、 前記第２のコンタクト層の上に形成された第３のコンタ
クト層と、 前記第３のコンタクト層を貫通して形成された第１のリ
セス開口と、 前記第１のリセス開口の内部に前記第２のコンタクト層
を貫通して形成された第２のリセス開口と、 前記第２のリセス開口の内部に前記第１のコンタクト層
を貫通して形成された第３のリセス開口と、 前記第３のリセス開口の底部に露出した半導体層の上に
形成されたゲート電極と、 前記第３のコンタクト層の上に形成されたドレイン電極
およびソース電極とから構成され、前記第１のコンタク
ト層または前記第２のコンタクト層の少なくとも一方は
表面ポテンシャルによりほぼ空乏化される厚さを有して
いることを特徴とする電界効果型トランジスタ。 - 【請求項１０】 前記第１のコンタクト層および前記第
３のコンタクト層は前記第２のコンタクト層に対してエ
ッチングに選択性のある組成を有していることを特徴と
する請求項９に記載の電界効果型トランジスタ。 - 【請求項１１】 前記第１のコンタクト層および前記第
３のコンタクト層がＧａＡｓあるいはＡｌＧａＡｓから
なり、前記第２のコンタクト層がＩｎＧａＰからなるこ
とを特徴とする請求項９に記載の電界効果型トランジス
タ。 - 【請求項１２】 前記第２のリセス開口が前記第１のリ
セス開口に対して非対称に形成されていることを特徴と
する請求項５から１１のいずれかに記載の電界効果型ト
ランジスタ。 - 【請求項１３】 半絶縁性基板上にチャネル層を形成す
る第１の工程と、 前記チャネル層の上にＧａＡｓあるいはＡｌＧａＡｓか
らなるコンタクト層を形成する第２の工程と、 前記コンタクト層の底部にほぼ√（２・εr・φb／ｑ・
Ｎd）の厚さを残して前記コンタクト層に第１のリセス
開口を形成する第３の工程と、 前記第１のリセス開口の内部に前記コンタクト層を貫通
して第２のリセス開口を形成する第４の工程と、 前記第２のリセス開口の底部に露出した半導体層の上に
ゲート電極を形成する第５の工程と、 前記コンタクト層の上にドレイン電極およびソース電極
を形成する第６の工程とを備えていることを特徴とする
電界効果型トランジスタの製造方法。ただし、 Ｎdは前記コンタクト層の含有するｎ型の不純物濃度で
あり、 εrは前記コンタクト層の比誘電率であり、 φbは前記コンタクト層の表面ポテンシャルであり、 ｑは電子の電荷量である。 - 【請求項１４】 半絶縁性基板上にチャネル層を形成す
る第１の工程と、 前記チャネル層の上に厚さがほぼ√（２・εr1・φb1／ｑ
・Ｎ1）のＧａＡｓあるいはＡｌＧａＡｓからなる第１の
コンタクト層を形成する第２の工程と、 前記第１のコンタクト層上に第２のコンタクト層を形成
する第３の工程と、 前記第２のコンタクト層を貫通する第１のリセス開口を
形成する第４の工程と、 前記第１のリセス開口の内部に前記第１のコンタクト層
を貫通する第２のリセス開口を形成する第５の工程と、 前記第２のリセス開口の底部に露出した半導体層の上に
ゲート電極を形成する第６の工程と、 前記第２のコンタクト層の上にドレイン電極およびソー
ス電極を形成する第７の工程とを備えていることを特徴
とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23401896A JPH1079395A (ja) | 1996-09-04 | 1996-09-04 | 電界効果型トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23401896A JPH1079395A (ja) | 1996-09-04 | 1996-09-04 | 電界効果型トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079395A true JPH1079395A (ja) | 1998-03-24 |
Family
ID=16964276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23401896A Pending JPH1079395A (ja) | 1996-09-04 | 1996-09-04 | 電界効果型トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079395A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103425A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 化合物半導体からなる電界効果トランジスタ |
| JP2013030604A (ja) * | 2011-07-28 | 2013-02-07 | Tokyo Institute Of Technology | 電界効果トランジスタ |
-
1996
- 1996-09-04 JP JP23401896A patent/JPH1079395A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103425A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 化合物半導体からなる電界効果トランジスタ |
| JP2013030604A (ja) * | 2011-07-28 | 2013-02-07 | Tokyo Institute Of Technology | 電界効果トランジスタ |
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