JPH01179460A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH01179460A JPH01179460A JP233188A JP233188A JPH01179460A JP H01179460 A JPH01179460 A JP H01179460A JP 233188 A JP233188 A JP 233188A JP 233188 A JP233188 A JP 233188A JP H01179460 A JPH01179460 A JP H01179460A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電界効果トランジスタ、特にＩｎＰ動作層を用
いた電界効果トランジスタに関する。
いた電界効果トランジスタに関する。
（従来の技術）
ＩｎＰ半導体結晶は電子の飽和速度が大きく、また熱伝
導率がＧａＡｓの１．５倍程度大きいことから超高速素
子、特に超高周波での高出力素子材料として注目され、
これを用いた電界効果トランジスタの検討がいくつか行
なわれている。
導率がＧａＡｓの１．５倍程度大きいことから超高速素
子、特に超高周波での高出力素子材料として注目され、
これを用いた電界効果トランジスタの検討がいくつか行
なわれている。
第４図は従来技術によるＡｌＧａＡｓエピタキシャル成
長層をゲート絶縁膜として用いたＩｎＰ電界効果トラン
ジスタ（以下ＦＥＴと記す）の基本構造を示す断面図で
１は半絶縁性ＩｎＰ基板、２はＮチャネルＩｎＰ動作層
、３はＡｌＧａＡｓエピタキシャル成長層、４はゲート
電極、５はソース電極、６はドレイン電極である。
長層をゲート絶縁膜として用いたＩｎＰ電界効果トラン
ジスタ（以下ＦＥＴと記す）の基本構造を示す断面図で
１は半絶縁性ＩｎＰ基板、２はＮチャネルＩｎＰ動作層
、３はＡｌＧａＡｓエピタキシャル成長層、４はゲート
電極、５はソース電極、６はドレイン電極である。
（発明が解決しようとする問題点）
ところで前記構造のＡｌＧａＡｓエピタキシャル層を用
いたＩｎＰ ＦＥＴはプレーナ構造であるためゲート−
ドレイン間の電界集中が顕著であリドレイン耐圧が低い
、あるいはゲート・ソース間でのＮ型ＩｎＰとアンドー
プＡｌＧａＡｓ層の界面に形成される空乏層の影響によ
りソース抵抗が高いという問題点があった？ 本発明の目的は、この様な問題点を解消し高出力・高利
得の超高周波ＩｎＰ ＦＥＴを提供することである。
いたＩｎＰ ＦＥＴはプレーナ構造であるためゲート−
ドレイン間の電界集中が顕著であリドレイン耐圧が低い
、あるいはゲート・ソース間でのＮ型ＩｎＰとアンドー
プＡｌＧａＡｓ層の界面に形成される空乏層の影響によ
りソース抵抗が高いという問題点があった？ 本発明の目的は、この様な問題点を解消し高出力・高利
得の超高周波ＩｎＰ ＦＥＴを提供することである。
（問題点を解決するための手段）
本発明によれば、ＮチャネルＩｎＰ動作層にリセスを有
し、該リセス部分を含む前記ＮチャネルＩｎＰ動作層上
にアンドープのＡｌＧａＡｓエピタキシャル結晶層を有
し、前記リセス部分に形成された前記アンドープＡｌＧ
ａＡｓエピタキシャル結晶層上にチャネルを制御するゲ
ート電極を有し、前記ＮチャネルＩｎＰ動作層にオーム
性接触するソース電極及びドレイン電極を設けたことを
特徴とする電界効果トランジスタが得られる。
し、該リセス部分を含む前記ＮチャネルＩｎＰ動作層上
にアンドープのＡｌＧａＡｓエピタキシャル結晶層を有
し、前記リセス部分に形成された前記アンドープＡｌＧ
ａＡｓエピタキシャル結晶層上にチャネルを制御するゲ
ート電極を有し、前記ＮチャネルＩｎＰ動作層にオーム
性接触するソース電極及びドレイン電極を設けたことを
特徴とする電界効果トランジスタが得られる。
（作用）
以下本発明の詳細な説明する。第１図は本発明によるＦ
ＥＴの構造断面図である。１は半絶縁性ＩｎＰ基板、２
はＮチャネルＩｎＰ動作層、３はＡｌＧａＡｓエピタキ
シャル層、４はゲート電極、５はソース電極、６はドレ
イン電極である。第１図に示される構造では、第４図に
示される従来の構造に比べて、高ドレイン電圧印加時に
おいて、ゲート、ドレイン間での電界集中が緩和される
ために、電界集中に伴なうアバランシェ破壊が起こりに
くくなり、結果としてドレイン耐圧が向上する。
ＥＴの構造断面図である。１は半絶縁性ＩｎＰ基板、２
はＮチャネルＩｎＰ動作層、３はＡｌＧａＡｓエピタキ
シャル層、４はゲート電極、５はソース電極、６はドレ
イン電極である。第１図に示される構造では、第４図に
示される従来の構造に比べて、高ドレイン電圧印加時に
おいて、ゲート、ドレイン間での電界集中が緩和される
ために、電界集中に伴なうアバランシェ破壊が起こりに
くくなり、結果としてドレイン耐圧が向上する。
また、ＮチャネルＩｎＰ動作層とアンドープＡｌＧａＡ
ｓエピタキシャル層界面には、ＩｎＰ動作層側に空乏層
が伸びており、第４図に示した従来構造において、は、
ゲートソース間のチャネル部分が空乏層の存在によって
狭められ、結果としてソース抵抗が高くなる。これに対
し第一図に示される構造ではゲート、ソース間の空乏層
の影響が低減され、ソース抵抗を小さくすることができ
る。すなわち本発明により耐圧が高く、ソース抵抗の小
さい特性の良好なＩｎＰ ＦＥＴが実現できる。
ｓエピタキシャル層界面には、ＩｎＰ動作層側に空乏層
が伸びており、第４図に示した従来構造において、は、
ゲートソース間のチャネル部分が空乏層の存在によって
狭められ、結果としてソース抵抗が高くなる。これに対
し第一図に示される構造ではゲート、ソース間の空乏層
の影響が低減され、ソース抵抗を小さくすることができ
る。すなわち本発明により耐圧が高く、ソース抵抗の小
さい特性の良好なＩｎＰ ＦＥＴが実現できる。
（実施例）
本実施例のＦＥＴの製造方法の一例を第１図を用いて説
明する。
明する。
まず半絶縁性ＩｎＰ基板１上に例えば気相エピタキシー
法（ＶＰＥ法）により不純物濃度１×１ｏ１７ｃｍ−３
Ｎ形ＩｎＰを０．２ｐｍ成長する。次にＮ形ＩｎＰ層に
通常のエツチング法により、適当な形状のリセスを形成
する。次に例えば分子線エピタキシー法（ｙＢＥ法）に
ょリアンドープＡｌＧａＡｓ層を１００ｏ人成長する。
法（ＶＰＥ法）により不純物濃度１×１ｏ１７ｃｍ−３
Ｎ形ＩｎＰを０．２ｐｍ成長する。次にＮ形ＩｎＰ層に
通常のエツチング法により、適当な形状のリセスを形成
する。次に例えば分子線エピタキシー法（ｙＢＥ法）に
ょリアンドープＡｌＧａＡｓ層を１００ｏ人成長する。
次にオーミックコンタクト部のアンドープＡｌＧａＡｓ
層をエツチング除去する。最後に通常の方法でゲート電
極及びソース・ドレイン電極を形成してＦＥＴが実現で
きる。
層をエツチング除去する。最後に通常の方法でゲート電
極及びソース・ドレイン電極を形成してＦＥＴが実現で
きる。
第２図は本発明によるＦＥＴの電流−電圧特性を示した
ものであり、第３図は従来構造によるＦＥＴの電流−電
圧特性を示したものである。図に示す様に従来技術に比
べて本発明によるＦＥＴはドレイン飽和電圧が小さく、
また、ゲート電圧Ｏｖでの耐圧の高い良好な特性が得ら
れた。
ものであり、第３図は従来構造によるＦＥＴの電流−電
圧特性を示したものである。図に示す様に従来技術に比
べて本発明によるＦＥＴはドレイン飽和電圧が小さく、
また、ゲート電圧Ｏｖでの耐圧の高い良好な特性が得ら
れた。
（発明の効果）
以上の説明から明らかな様に、本発明によれば高出力・
高利得の超高周波ＩｎＰ ＦＥＴが実現でき、今後の通
信、情報技術に寄与するところがきわめて犬である。
高利得の超高周波ＩｎＰ ＦＥＴが実現でき、今後の通
信、情報技術に寄与するところがきわめて犬である。
第１図は本発明によるＦＥＴの構造断面図、第２図は本
発明によるＦＥＴの電流−電圧特性図、第３図は従来技
術によるＦＥＴの電流−電圧特性図、第４図は従来技術
によるＦＥＴの構造断面図である。 図において １・・・半絶縁性ＩｎＰ基板 ２・・・ＮチャネルＩｎＰ動作層 ３・・・ＡｌＧａＡｓエピタキシャル層４・・・ゲート
電極 ５・・・ソース電極 ６・・・ドレイン電極 である。
発明によるＦＥＴの電流−電圧特性図、第３図は従来技
術によるＦＥＴの電流−電圧特性図、第４図は従来技術
によるＦＥＴの構造断面図である。 図において １・・・半絶縁性ＩｎＰ基板 ２・・・ＮチャネルＩｎＰ動作層 ３・・・ＡｌＧａＡｓエピタキシャル層４・・・ゲート
電極 ５・・・ソース電極 ６・・・ドレイン電極 である。
Claims (1)
- ＮチャネルＩｎＰ動作層にリセスを有し、該リセス部
分を含む前記ＮチャネルＩｎＰ動作層上にアンドープの
ＡｌＧａＡｓエピタキシャル結晶層を有し、前記リセス
部分に形成された前記アンドープＡｌＧａＡｓエピタキ
シャル結晶層上にチャネルを制御するゲート電極を有し
、前記ＮチャネルＩｎＰ動作層にオーム性接触するソー
ス電極及びドレイン電極を設けたことを特徴とする電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP233188A JPH01179460A (ja) | 1988-01-07 | 1988-01-07 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP233188A JPH01179460A (ja) | 1988-01-07 | 1988-01-07 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179460A true JPH01179460A (ja) | 1989-07-17 |
Family
ID=11526330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP233188A Pending JPH01179460A (ja) | 1988-01-07 | 1988-01-07 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
-
1988
- 1988-01-07 JP JP233188A patent/JPH01179460A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| US6184547B1 (en) | 1997-02-05 | 2001-02-06 | Nec Corporation | Field effect transistor and method of fabricating the same |
| US6448119B1 (en) | 1997-02-05 | 2002-09-10 | Nec Corporation | Field effect transistor and method of fabricating the same |
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