JPH06333956A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH06333956A JPH06333956A JP5150560A JP15056093A JPH06333956A JP H06333956 A JPH06333956 A JP H06333956A JP 5150560 A JP5150560 A JP 5150560A JP 15056093 A JP15056093 A JP 15056093A JP H06333956 A JPH06333956 A JP H06333956A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7727—Velocity modulation transistors, i.e. VMT
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
(57)【要約】
【目的】 超低雑音特性と高出力特性とを兼ね備えた新
しいタイプの電界効果型トランジスタを提供する。 【構成】 ＧａＡｓ基板１上に、アンドープのＧａＡｓ
層２と、アンドープのＩｎＧａＡｓ層11と、Ｉｎ組成比
が基板側から電極側に向かってグレーディッドに減少す
るアンドープのＩｎx Ｇａ1-x Ａｓ層12と、ｎ型のｎ−
ＧａＡｓ層13と、ｎ型のｎ−ＡｌＧａＡｓ層５とをこの
順に積層している。ゲート電位が深い場合には電子が主
にＩｎＧａＡｓ層11，Ｉｎx Ｇａ1-x Ａｓ層12を走行し
て超低雑音特性を示し、ゲート電位が浅い場合には電子
が主にｎ−ＧａＡｓ層13を走行して高出力特性を実現す
る。
しいタイプの電界効果型トランジスタを提供する。 【構成】 ＧａＡｓ基板１上に、アンドープのＧａＡｓ
層２と、アンドープのＩｎＧａＡｓ層11と、Ｉｎ組成比
が基板側から電極側に向かってグレーディッドに減少す
るアンドープのＩｎx Ｇａ1-x Ａｓ層12と、ｎ型のｎ−
ＧａＡｓ層13と、ｎ型のｎ−ＡｌＧａＡｓ層５とをこの
順に積層している。ゲート電位が深い場合には電子が主
にＩｎＧａＡｓ層11，Ｉｎx Ｇａ1-x Ａｓ層12を走行し
て超低雑音特性を示し、ゲート電位が浅い場合には電子
が主にｎ−ＧａＡｓ層13を走行して高出力特性を実現す
る。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型半導体装置
に関し、特に低雑音動作特性と高出力動作特性とを併せ
持った新規の電界効果型半導体装置に関する。
に関し、特に低雑音動作特性と高出力動作特性とを併せ
持った新規の電界効果型半導体装置に関する。
【０００２】
【従来の技術】衛星放送受信システムの需要が高まる
中、このシステムの重要部分をしめる超低雑音電界効果
型トランジスタの性能向上に注目が集まっている。これ
らのトランジスタの高性能化には、ゲート長短縮または
相互コンダクタンスの増大等が必須の条件となってい
る。
中、このシステムの重要部分をしめる超低雑音電界効果
型トランジスタの性能向上に注目が集まっている。これ
らのトランジスタの高性能化には、ゲート長短縮または
相互コンダクタンスの増大等が必須の条件となってい
る。
【０００３】本出願人は、上述したような必須の条件を
満足し、しかも高周波動作時における雑音指数を低減さ
せるための電界効果型半導体装置を、特開平３−316426
号公報に既に提案している。
満足し、しかも高周波動作時における雑音指数を低減さ
せるための電界効果型半導体装置を、特開平３−316426
号公報に既に提案している。
【０００４】図16は、この公報に開示された電界効果型
トランジスタの構造を示す模式的断面図である。図中、
１は半絶縁性のＧａＡｓ基板であって、ＧａＡｓ基板１
上には、バッファ層としてのアンドープのＧａＡｓ層２
と、アンドープのＩｎＧａＡｓ層３と、ｎ型のｎ−Ｉｎ
ＧａＡｓ層４と、ｎ型のｎ−ＡｌＧａＡｓ層５と、キャ
ップ層としてのｎ型のｎ−ＧａＡｓ層６とがこの順に設
けられている。ｎ−ＧａＡｓ層６の一方にはソース電極
７が接続されており、ｎ−ＧａＡｓ層６の他方にはドレ
イン電極８が接続されている。ソース電極７とドレイン
電極８との間にはｎ−ＡｌＧａＡｓ層５とショットキ接
合するゲート電極９が設けられている。
トランジスタの構造を示す模式的断面図である。図中、
１は半絶縁性のＧａＡｓ基板であって、ＧａＡｓ基板１
上には、バッファ層としてのアンドープのＧａＡｓ層２
と、アンドープのＩｎＧａＡｓ層３と、ｎ型のｎ−Ｉｎ
ＧａＡｓ層４と、ｎ型のｎ−ＡｌＧａＡｓ層５と、キャ
ップ層としてのｎ型のｎ−ＧａＡｓ層６とがこの順に設
けられている。ｎ−ＧａＡｓ層６の一方にはソース電極
７が接続されており、ｎ−ＧａＡｓ層６の他方にはドレ
イン電極８が接続されている。ソース電極７とドレイン
電極８との間にはｎ−ＡｌＧａＡｓ層５とショットキ接
合するゲート電極９が設けられている。
【０００５】高濃度にドープされた半導体層を電子が走
行する際には雑音の低減が困難となるため、この電界効
果型トランジスタでは、トランジスタ動作時に電子の多
くがアンドープのＩｎＧａＡｓ層３内を通過するように
して、雑音の発生を抑制するようにしている。
行する際には雑音の低減が困難となるため、この電界効
果型トランジスタでは、トランジスタ動作時に電子の多
くがアンドープのＩｎＧａＡｓ層３内を通過するように
して、雑音の発生を抑制するようにしている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
構造では、雑音の発生抑制は不十分であり、近年高まり
つつある一層の低雑音化の要求に応じるためには、雑音
指数のより一層の低減が望まれている。
構造では、雑音の発生抑制は不十分であり、近年高まり
つつある一層の低雑音化の要求に応じるためには、雑音
指数のより一層の低減が望まれている。
【０００７】ところで、本発明に関連する他の従来技術
として、Ｉｎ組成比がグレーディッドに変化するｎ−Ｉ
ｎx Ｇａ1-x Ａｓ層をチャネル層として用いたＭＥＳＦ
ＥＴ構造が提案されている（特開昭64−57677 号公
報）。ところが、この構造では不純物を含む半導体層
（ｎ−Ｉｎx Ｇａ1-x Ａｓ層）を電子が走行するので、
雑音指数の低減化を図ることは困難である。
として、Ｉｎ組成比がグレーディッドに変化するｎ−Ｉ
ｎx Ｇａ1-x Ａｓ層をチャネル層として用いたＭＥＳＦ
ＥＴ構造が提案されている（特開昭64−57677 号公
報）。ところが、この構造では不純物を含む半導体層
（ｎ−Ｉｎx Ｇａ1-x Ａｓ層）を電子が走行するので、
雑音指数の低減化を図ることは困難である。
【０００８】本発明は斯かる事情に鑑みてなされたもの
であり、図16に示すｎ−ＩｎＧａＡｓ層４の代わりに、
Ｉｎ組成比を基板側から電極側にグレーディッドに減少
させたアンドープのＩｎx Ｇａ1-x Ａｓ層とｎ−ＧａＡ
ｓ層とを設けるか、または、図16に示すＩｎＧａＡｓ層
３，ｎ−ＩｎＧａＡｓ層４の代わりに、Ｉｎ組成比を基
板側から電極側にグレーディッドに減少させたアンドー
プのＩｎx Ｇａ1-x Ａｓ層とｎ−ＧａＡｓ層とを設ける
ことにより、雑音の発生をより抑制してより一層の雑音
指数の低減化を図ることができると共に、高出力動作を
可能とする電界効果型半導体装置を提供することを目的
とする。
であり、図16に示すｎ−ＩｎＧａＡｓ層４の代わりに、
Ｉｎ組成比を基板側から電極側にグレーディッドに減少
させたアンドープのＩｎx Ｇａ1-x Ａｓ層とｎ−ＧａＡ
ｓ層とを設けるか、または、図16に示すＩｎＧａＡｓ層
３，ｎ−ＩｎＧａＡｓ層４の代わりに、Ｉｎ組成比を基
板側から電極側にグレーディッドに減少させたアンドー
プのＩｎx Ｇａ1-x Ａｓ層とｎ−ＧａＡｓ層とを設ける
ことにより、雑音の発生をより抑制してより一層の雑音
指数の低減化を図ることができると共に、高出力動作を
可能とする電界効果型半導体装置を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本願の第１発明に係る電
界効果型半導体装置は、半導体基板上に、第１の半導体
バッファ層と、アンドープの第２の半導体層と、アンド
ープの第３の半導体層と、一導電型の第４の半導体層
と、一導電型またはアンドープの第５の半導体層とをこ
の順に備え、前記第２の半導体層は前記第１の半導体バ
ッファ層より電子親和力が大きく、前記第３の半導体層
は前記第２の半導体層との界面では前記第２の半導体層
より電子親和力が大きくなく、前記第３の半導体層の禁
止帯幅は前記第２の半導体層側から前記第４の半導体層
側に向かってグレーディッドに増加し、前記第３の半導
体層は前記第４の半導体層との界面では前記第４の半導
体層より電子親和力が小さくなく、前記第５の半導体層
は前記第４の半導体層より電子親和力が大きくないこと
を特徴とする。
界効果型半導体装置は、半導体基板上に、第１の半導体
バッファ層と、アンドープの第２の半導体層と、アンド
ープの第３の半導体層と、一導電型の第４の半導体層
と、一導電型またはアンドープの第５の半導体層とをこ
の順に備え、前記第２の半導体層は前記第１の半導体バ
ッファ層より電子親和力が大きく、前記第３の半導体層
は前記第２の半導体層との界面では前記第２の半導体層
より電子親和力が大きくなく、前記第３の半導体層の禁
止帯幅は前記第２の半導体層側から前記第４の半導体層
側に向かってグレーディッドに増加し、前記第３の半導
体層は前記第４の半導体層との界面では前記第４の半導
体層より電子親和力が小さくなく、前記第５の半導体層
は前記第４の半導体層より電子親和力が大きくないこと
を特徴とする。
【００１０】本願の第２発明に係る電界効果型半導体装
置は、半導体基板上に、第１の半導体バッファ層と、ア
ンドープの第２の半導体層と、一導電型の第３の半導体
層と、一導電型またはアンドープの第４の半導体層とを
この順に備え、前記第２の半導体層は前記第１の半導体
バッファ層との界面では前記第１の半導体バッファ層よ
り電子親和力が大きく、前記第２の半導体層の禁止帯幅
は前記第１の半導体バッファ層側から前記第３の半導体
層側に向かってグレーディッドに増加し、前記第２の半
導体層は前記第３の半導体層との界面では前記第３の半
導体層より電子親和力が小さくなく、前記第４の半導体
層は前記第３の半導体層より電子親和力が大きくないこ
とを特徴とする。
置は、半導体基板上に、第１の半導体バッファ層と、ア
ンドープの第２の半導体層と、一導電型の第３の半導体
層と、一導電型またはアンドープの第４の半導体層とを
この順に備え、前記第２の半導体層は前記第１の半導体
バッファ層との界面では前記第１の半導体バッファ層よ
り電子親和力が大きく、前記第２の半導体層の禁止帯幅
は前記第１の半導体バッファ層側から前記第３の半導体
層側に向かってグレーディッドに増加し、前記第２の半
導体層は前記第３の半導体層との界面では前記第３の半
導体層より電子親和力が小さくなく、前記第４の半導体
層は前記第３の半導体層より電子親和力が大きくないこ
とを特徴とする。
【００１１】
【作用】本発明の電界効果型半導体装置では、禁止帯幅
が基板側から電極側に向かってグレーディッドに増加す
るアンドープの半導体層を設けているので、この領域で
バンドギャップの傾斜が存在し、ソース抵抗が低減す
る。そして、本発明の電界効果型半導体装置では２つの
電子走行モードが存在する。即ち、ゲート電位が深いと
きは電子は主にアンドープの半導体層を走行し、ゲート
電位が浅いときは電子は主に高濃度ドーピング層を走行
する。よって、ゲート電位が深いときは、不純物のドー
プ領域から遠ざかった部分を走行しやすくなり、不純物
の影響を受けることが少なく、雑音の発生がより一層抑
制されて、超低雑音特性を示す。一方、ゲート電位が浅
いときは、高出力特性を実現できる。
が基板側から電極側に向かってグレーディッドに増加す
るアンドープの半導体層を設けているので、この領域で
バンドギャップの傾斜が存在し、ソース抵抗が低減す
る。そして、本発明の電界効果型半導体装置では２つの
電子走行モードが存在する。即ち、ゲート電位が深いと
きは電子は主にアンドープの半導体層を走行し、ゲート
電位が浅いときは電子は主に高濃度ドーピング層を走行
する。よって、ゲート電位が深いときは、不純物のドー
プ領域から遠ざかった部分を走行しやすくなり、不純物
の影響を受けることが少なく、雑音の発生がより一層抑
制されて、超低雑音特性を示す。一方、ゲート電位が浅
いときは、高出力特性を実現できる。
【００１２】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。
いて具体的に説明する。
【００１３】図１は、第１発明に係る電界効果型トラン
ジスタの構造を示す模式的断面図である。図中、１は半
絶縁性のＧａＡｓ基板（半導体基板）であって、ＧａＡ
ｓ基板１上には、バッファ層としてのアンドープのＧａ
Ａｓ層２（第１の半導体バッファ層）（膜厚：〜8000
Å）と、アンドープのＩｎＧａＡｓ層11（第２の半導体
層）（Ｉｎ組成比：0.2,膜厚：50Å）と、Ｉｎ組成比が
基板側から電極側に向かってグレーディッドに減少する
アンドープのＩｎx Ｇａ1-x Ａｓ層12（第３の半導体
層）（Ｉｎ組成比：0.2(基板側），0.05（電極側），膜
厚：50Å）と、ｎ型のｎ−ＧａＡｓ層13（第４の半導体
層）（ドープ濃度：1.5 ×1018cm-3, 膜厚：400 Å）
と、ｎ型のｎ−ＡｌＧａＡｓ層５（第５の半導体層）
（Ａｌ組成比：0.22, ドープ濃度：２×1018cm-3, 膜
厚：400 Å）と、キャップ層としてのｎ型のｎ−ＧａＡ
ｓ層６（ドープ濃度：３×1018cm-3, 膜厚：500 Å）と
がこの順に設けられている。本実施例では、ＧａＡｓ層
２とｎ−ＡｌＧａＡｓ層５とに挟まれたＩｎＧａＡｓ層
11，Ｉｎx Ｇａ1-x Ａｓ層12，ｎ−ＧａＡｓ層13の膜厚
の和は、ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５との伝導
帯ポテンシャルで形成されるポテンシャル井戸によって
は量子力学的な電子閉じ込め効果が期待できない程度に
大きく設定されており、これらが単一量子井戸とはなっ
ていない。ｎ−ＧａＡｓ層６の一方にはソース電極７が
接続されており、ｎ−ＧａＡｓ層６の他方にはドレイン
電極８が接続されている。ソース電極７とドレイン電極
８との間にはｎ−ＡｌＧａＡｓ層５とショットキ接合す
るゲート電極９（ゲート長：0.2 μｍ，ゲート幅：200
μｍ）が設けられている。
ジスタの構造を示す模式的断面図である。図中、１は半
絶縁性のＧａＡｓ基板（半導体基板）であって、ＧａＡ
ｓ基板１上には、バッファ層としてのアンドープのＧａ
Ａｓ層２（第１の半導体バッファ層）（膜厚：〜8000
Å）と、アンドープのＩｎＧａＡｓ層11（第２の半導体
層）（Ｉｎ組成比：0.2,膜厚：50Å）と、Ｉｎ組成比が
基板側から電極側に向かってグレーディッドに減少する
アンドープのＩｎx Ｇａ1-x Ａｓ層12（第３の半導体
層）（Ｉｎ組成比：0.2(基板側），0.05（電極側），膜
厚：50Å）と、ｎ型のｎ−ＧａＡｓ層13（第４の半導体
層）（ドープ濃度：1.5 ×1018cm-3, 膜厚：400 Å）
と、ｎ型のｎ−ＡｌＧａＡｓ層５（第５の半導体層）
（Ａｌ組成比：0.22, ドープ濃度：２×1018cm-3, 膜
厚：400 Å）と、キャップ層としてのｎ型のｎ−ＧａＡ
ｓ層６（ドープ濃度：３×1018cm-3, 膜厚：500 Å）と
がこの順に設けられている。本実施例では、ＧａＡｓ層
２とｎ−ＡｌＧａＡｓ層５とに挟まれたＩｎＧａＡｓ層
11，Ｉｎx Ｇａ1-x Ａｓ層12，ｎ−ＧａＡｓ層13の膜厚
の和は、ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５との伝導
帯ポテンシャルで形成されるポテンシャル井戸によって
は量子力学的な電子閉じ込め効果が期待できない程度に
大きく設定されており、これらが単一量子井戸とはなっ
ていない。ｎ−ＧａＡｓ層６の一方にはソース電極７が
接続されており、ｎ−ＧａＡｓ層６の他方にはドレイン
電極８が接続されている。ソース電極７とドレイン電極
８との間にはｎ−ＡｌＧａＡｓ層５とショットキ接合す
るゲート電極９（ゲート長：0.2 μｍ，ゲート幅：200
μｍ）が設けられている。
【００１４】このような構造の電界効果型トランジスタ
におけるゲート電極９直下の伝導帯バンドを図２に示
す。図中の数字は計算により求めた概算値を示す。Ｉｎ
組成比がグレーディッドに減少するアンドープのＩｎx
Ｇａ1-x Ａｓ層12において、そのエネルギバンドが傾斜
する。そして、ゲート電位が深いときは電子が主にＩｎ
x Ｇａ1-x Ａｓ層12とＩｎＧａＡｓ層11とを走行し、ゲ
ート電位が浅いときは電子が主にｎ−ＧａＡｓ層13を走
行するという２つの電子走行モードが存在する。よっ
て、ゲート電位が深いときは超低雑音特性を示し、一
方、ゲート電位が浅いときは高出力特性を実現できる。
つまり、ゲート電位が深い場合、ｎ−ＧａＡｓ層13から
供給された電子はＩｎx Ｇａ1-x Ａｓ層12とＩｎＧａＡ
ｓ層11との量子井戸内に良好に閉じ込められるので、超
低雑音特性を示す。また、ゲート電位が浅い場合、高濃
度にドーピングされたｎ−ＧａＡｓ層13がチャネルとし
て働き、高く平坦な相互コンダクタンスが得られて、高
出力特性を実現できる。
におけるゲート電極９直下の伝導帯バンドを図２に示
す。図中の数字は計算により求めた概算値を示す。Ｉｎ
組成比がグレーディッドに減少するアンドープのＩｎx
Ｇａ1-x Ａｓ層12において、そのエネルギバンドが傾斜
する。そして、ゲート電位が深いときは電子が主にＩｎ
x Ｇａ1-x Ａｓ層12とＩｎＧａＡｓ層11とを走行し、ゲ
ート電位が浅いときは電子が主にｎ−ＧａＡｓ層13を走
行するという２つの電子走行モードが存在する。よっ
て、ゲート電位が深いときは超低雑音特性を示し、一
方、ゲート電位が浅いときは高出力特性を実現できる。
つまり、ゲート電位が深い場合、ｎ−ＧａＡｓ層13から
供給された電子はＩｎx Ｇａ1-x Ａｓ層12とＩｎＧａＡ
ｓ層11との量子井戸内に良好に閉じ込められるので、超
低雑音特性を示す。また、ゲート電位が浅い場合、高濃
度にドーピングされたｎ−ＧａＡｓ層13がチャネルとし
て働き、高く平坦な相互コンダクタンスが得られて、高
出力特性を実現できる。
【００１５】図３は、第２発明に係る電界効果型トラン
ジスタの構造を示す模式的断面図である。図中、１は半
絶縁性のＧａＡｓ基板（半導体基板）であって、ＧａＡ
ｓ基板１上には、バッファ層としてのアンドープのＧａ
Ａｓ層２（第１の半導体バッファ層）（膜厚：〜8000
Å）と、Ｉｎ組成比が基板側から電極側に向かってグレ
ーディッドに減少するアンドープのＩｎx Ｇａ1-x Ａｓ
層21（第２の半導体層）（Ｉｎ組成比：0.2(基板側），
0.05（電極側），膜厚：100 Å）と、ｎ型のｎ−ＧａＡ
ｓ層22（第３の半導体層）（ドープ濃度：1.5 ×1018cm
-3, 膜厚：400 Å）と、ｎ型のｎ−ＡｌＧａＡｓ層５
（第４の半導体層）（Ａｌ組成比：0.22, ドープ濃度：
２×1018cm-3, 膜厚：400 Å）と、キャップ層としての
ｎ型のｎ−ＧａＡｓ層６（ドープ濃度：３×1018cm-3,
膜厚：500 Å）とがこの順に設けられている。本実施例
では、ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５とに挟まれ
たＩｎ x Ｇａ1-x Ａｓ層21，ｎ−ＧａＡｓ層22の膜厚の
和は、ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５との伝導帯
ポテンシャルで形成されるポテンシャル井戸によっては
量子力学的な電子閉じ込め効果が期待できない程度に大
きく設定されており、これらが単一量子井戸とはなって
いない。ｎ−ＧａＡｓ層６の一方にはソース電極７が接
続されており、ｎ−ＧａＡｓ層６の他方にはドレイン電
極８が接続されている。ソース電極７とドレイン電極８
との間にはｎ−ＡｌＧａＡｓ層５とショットキ接合する
ゲート電極９（ゲート長：0.2 μｍ，ゲート幅：200 μ
ｍ）が設けられている。
ジスタの構造を示す模式的断面図である。図中、１は半
絶縁性のＧａＡｓ基板（半導体基板）であって、ＧａＡ
ｓ基板１上には、バッファ層としてのアンドープのＧａ
Ａｓ層２（第１の半導体バッファ層）（膜厚：〜8000
Å）と、Ｉｎ組成比が基板側から電極側に向かってグレ
ーディッドに減少するアンドープのＩｎx Ｇａ1-x Ａｓ
層21（第２の半導体層）（Ｉｎ組成比：0.2(基板側），
0.05（電極側），膜厚：100 Å）と、ｎ型のｎ−ＧａＡ
ｓ層22（第３の半導体層）（ドープ濃度：1.5 ×1018cm
-3, 膜厚：400 Å）と、ｎ型のｎ−ＡｌＧａＡｓ層５
（第４の半導体層）（Ａｌ組成比：0.22, ドープ濃度：
２×1018cm-3, 膜厚：400 Å）と、キャップ層としての
ｎ型のｎ−ＧａＡｓ層６（ドープ濃度：３×1018cm-3,
膜厚：500 Å）とがこの順に設けられている。本実施例
では、ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５とに挟まれ
たＩｎ x Ｇａ1-x Ａｓ層21，ｎ−ＧａＡｓ層22の膜厚の
和は、ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５との伝導帯
ポテンシャルで形成されるポテンシャル井戸によっては
量子力学的な電子閉じ込め効果が期待できない程度に大
きく設定されており、これらが単一量子井戸とはなって
いない。ｎ−ＧａＡｓ層６の一方にはソース電極７が接
続されており、ｎ−ＧａＡｓ層６の他方にはドレイン電
極８が接続されている。ソース電極７とドレイン電極８
との間にはｎ−ＡｌＧａＡｓ層５とショットキ接合する
ゲート電極９（ゲート長：0.2 μｍ，ゲート幅：200 μ
ｍ）が設けられている。
【００１６】図３に示す構造の電界効果型トランジスタ
においては、ゲート電位が深いときは電子が主にＩｎx
Ｇａ1-x Ａｓ層21を走行し、ゲート電位が浅いときは電
子が主にｎ−ＧａＡｓ層22を走行し、図１に示す電界効
果型トランジスタと同様に、超低雑音動作と高出力動作
とが可能であり、１つのデバイスにて超低雑音でかつ高
出力な特性を実現できる。
においては、ゲート電位が深いときは電子が主にＩｎx
Ｇａ1-x Ａｓ層21を走行し、ゲート電位が浅いときは電
子が主にｎ−ＧａＡｓ層22を走行し、図１に示す電界効
果型トランジスタと同様に、超低雑音動作と高出力動作
とが可能であり、１つのデバイスにて超低雑音でかつ高
出力な特性を実現できる。
【００１７】次に、本発明の電界効果型トランジスタの
雑音特性を調べた結果について説明する。図４は、本発
明と比較するための比較例としての従来の電界効果型ト
ランジスタの構造を示す模式的断面図である。図におい
て、図１，図３と同一部分には同一番号を付してその説
明を省略する。ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５と
の間には、アンドープのＩｎＧａＡｓ層31（Ｉｎ組成
比：0.2,膜厚：100 Å）と、ｎ型のｎ−ＩｎＧａＡｓ層
32（Ｉｎ組成比：0.2,ドープ濃度：2.5 ×1018cm -3, 膜
厚：50Å）と、ｎ型のｎ−ＧａＡｓ層33（ドープ濃度：
1.5 ×1018cm-3,膜厚：400 Å）とが、この順に設けれ
らている。
雑音特性を調べた結果について説明する。図４は、本発
明と比較するための比較例としての従来の電界効果型ト
ランジスタの構造を示す模式的断面図である。図におい
て、図１，図３と同一部分には同一番号を付してその説
明を省略する。ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５と
の間には、アンドープのＩｎＧａＡｓ層31（Ｉｎ組成
比：0.2,膜厚：100 Å）と、ｎ型のｎ−ＩｎＧａＡｓ層
32（Ｉｎ組成比：0.2,ドープ濃度：2.5 ×1018cm -3, 膜
厚：50Å）と、ｎ型のｎ−ＧａＡｓ層33（ドープ濃度：
1.5 ×1018cm-3,膜厚：400 Å）とが、この順に設けれ
らている。
【００１８】図１に示す構造の電界効果型トランジスタ
（サンプルＡ）と、図３に示す構造の電界効果型トラン
ジスタ（サンプルＢ）と、図４に示す構造の電界効果型
トランジスタ（サンプルＣ）とをそれぞれ作製し、各ト
ランジスタにおいて最大相互コンダクタンス（ｇｍ ma
x）及び12GHz(Ｖds＝２Ｖ，Ｉds＝10mA）での最小雑音
指数（ＮＦmin ）を測定した結果を下記第１表に示す。
（サンプルＡ）と、図３に示す構造の電界効果型トラン
ジスタ（サンプルＢ）と、図４に示す構造の電界効果型
トランジスタ（サンプルＣ）とをそれぞれ作製し、各ト
ランジスタにおいて最大相互コンダクタンス（ｇｍ ma
x）及び12GHz(Ｖds＝２Ｖ，Ｉds＝10mA）での最小雑音
指数（ＮＦmin ）を測定した結果を下記第１表に示す。
【００１９】
【表１】
【００２０】第１表から明らかなように、最大相互コン
ダクタンスが同程度であるにもかかわず、本発明のトラ
ンジスタ（サンプルＡ，Ｂ）では従来のトランジスタ
（サンプルＣ）と比較して、最小雑音指数が低く、高周
波での雑音特性が向上していることが判る。
ダクタンスが同程度であるにもかかわず、本発明のトラ
ンジスタ（サンプルＡ，Ｂ）では従来のトランジスタ
（サンプルＣ）と比較して、最小雑音指数が低く、高周
波での雑音特性が向上していることが判る。
【００２１】図５は、第１発明に係る電界効果型トラン
ジスタの他の実施例の構造を示す模式的断面図である。
この例は、図１に示す構造からｎ−ＧａＡｓ層13を取り
除いた構造をなしているだけであり、これ以外は図１に
示すトランジスタと同様であり、同一部分に同一番号を
付してそれらの説明を省略する。本例では、ゲート電位
が深いときは図１に示す構造のものと同様に電子が主に
Ｉｎx Ｇａ1-x Ａｓ層12とＩｎＧａＡｓ層11とを走行す
るが、ゲート電位が浅いときは、電子が主にｎ−ＡｌＧ
ａＡｓ層５を走行する。ｎ−ＡｌＧａＡｓ層中ではｎ−
ＧａＡｓ層中と比べて大幅に電子速度は低いので、相互
コンダクタンスが小さくなり、本例では前述した例（図
１の構造）のような優れた高出力特性を得ることは困難
である。但し、超低雑音特性は前述の例と同様に得るこ
とができる。
ジスタの他の実施例の構造を示す模式的断面図である。
この例は、図１に示す構造からｎ−ＧａＡｓ層13を取り
除いた構造をなしているだけであり、これ以外は図１に
示すトランジスタと同様であり、同一部分に同一番号を
付してそれらの説明を省略する。本例では、ゲート電位
が深いときは図１に示す構造のものと同様に電子が主に
Ｉｎx Ｇａ1-x Ａｓ層12とＩｎＧａＡｓ層11とを走行す
るが、ゲート電位が浅いときは、電子が主にｎ−ＡｌＧ
ａＡｓ層５を走行する。ｎ−ＡｌＧａＡｓ層中ではｎ−
ＧａＡｓ層中と比べて大幅に電子速度は低いので、相互
コンダクタンスが小さくなり、本例では前述した例（図
１の構造）のような優れた高出力特性を得ることは困難
である。但し、超低雑音特性は前述の例と同様に得るこ
とができる。
【００２２】また、図６は、第２発明に係る電界効果型
トランジスタの他の実施例の構造を示す模式的断面図で
ある。この例は、図３に示す構造からｎ−ＧａＡｓ層22
を取り除いた構造をなしているだけであり、これ以外は
図３に示すトランジスタと同様であり、同一部分に同一
番号を付してそれらの説明を省略する。本例では、ゲー
ト電位が深いときは図３に示す構造のものと同様に電子
が主にＩｎx Ｇａ1-xＡｓ層21を走行するが、ゲート電
位が浅いときは、電子が主にｎ−ＡｌＧａＡｓ層５を走
行する。ｎ−ＡｌＧａＡｓ層中ではｎ−ＧａＡｓ層中と
比べて大幅に電子速度は低いので、相互コンダクタンス
が小さくなり、本例では前述した例（図３の構造）のよ
うな優れた高出力特性を得ることは困難である。但し、
超低雑音特性は前述の例と同様に得ることができる。
トランジスタの他の実施例の構造を示す模式的断面図で
ある。この例は、図３に示す構造からｎ−ＧａＡｓ層22
を取り除いた構造をなしているだけであり、これ以外は
図３に示すトランジスタと同様であり、同一部分に同一
番号を付してそれらの説明を省略する。本例では、ゲー
ト電位が深いときは図３に示す構造のものと同様に電子
が主にＩｎx Ｇａ1-xＡｓ層21を走行するが、ゲート電
位が浅いときは、電子が主にｎ−ＡｌＧａＡｓ層５を走
行する。ｎ−ＡｌＧａＡｓ層中ではｎ−ＧａＡｓ層中と
比べて大幅に電子速度は低いので、相互コンダクタンス
が小さくなり、本例では前述した例（図３の構造）のよ
うな優れた高出力特性を得ることは困難である。但し、
超低雑音特性は前述の例と同様に得ることができる。
【００２３】次に、本発明の電界効果型トランジスタと
ＨＥＭＴ（High Electron MobilityTransistor）との特
性比較について説明する。図７は、本発明と比較するた
めの比較例としてのＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥ
ＭＴの構造を示す模式的断面図である。図７において、
図１，図３と同一部分には同一番号を付してその説明を
省略する。ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５との間
には、アンドープのＩｎＧａＡｓ層41（Ｉｎ組成比：0.
2,膜厚：100 Å）と、アンドープのＡｌＧａＡｓ層42
（Ａｌ組成比：0.22, 膜厚：20Å）とが、この順に設け
れらている。また、図８，図９は、本発明と比較するた
めの比較例してのＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの
構造を示す模式的断面図であり、図８，図９において、
図１，図３と同一部分には同一番号を付してその説明を
省略する。図８に示すＨＥＭＴでは、ＧａＡｓ層２とｎ
−ＡｌＧａＡｓ層５との間に、アンドープのＩｎＧａＡ
ｓ層51（Ｉｎ組成比：0.2,膜厚：100 Å）と、アンドー
プのＧａＡｓ層52（膜厚：20Å）と、ｎ型のｎ−ＧａＡ
ｓ層53（ドープ濃度：1.5 ×1018cm-3, 膜厚：400 Å）
とが、この順に設けれらている。また、図９に示すＨＥ
ＭＴでは、ＧａＡｓ層２とｎ−ＧａＡｓ層６との間に、
アンドープのＩｎＧａＡｓ層61（Ｉｎ組成比：0.2,膜
厚：100 Å）と、アンドープのＧａＡｓ層62（膜厚：20
Å）と、ｎ型のｎ−ＧａＡｓ層63（ドープ濃度：1.5 ×
1018cm-3, 膜厚：800 Å）とが、この順に設けれらてい
る。
ＨＥＭＴ（High Electron MobilityTransistor）との特
性比較について説明する。図７は、本発明と比較するた
めの比較例としてのＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥ
ＭＴの構造を示す模式的断面図である。図７において、
図１，図３と同一部分には同一番号を付してその説明を
省略する。ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５との間
には、アンドープのＩｎＧａＡｓ層41（Ｉｎ組成比：0.
2,膜厚：100 Å）と、アンドープのＡｌＧａＡｓ層42
（Ａｌ組成比：0.22, 膜厚：20Å）とが、この順に設け
れらている。また、図８，図９は、本発明と比較するた
めの比較例してのＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの
構造を示す模式的断面図であり、図８，図９において、
図１，図３と同一部分には同一番号を付してその説明を
省略する。図８に示すＨＥＭＴでは、ＧａＡｓ層２とｎ
−ＡｌＧａＡｓ層５との間に、アンドープのＩｎＧａＡ
ｓ層51（Ｉｎ組成比：0.2,膜厚：100 Å）と、アンドー
プのＧａＡｓ層52（膜厚：20Å）と、ｎ型のｎ−ＧａＡ
ｓ層53（ドープ濃度：1.5 ×1018cm-3, 膜厚：400 Å）
とが、この順に設けれらている。また、図９に示すＨＥ
ＭＴでは、ＧａＡｓ層２とｎ−ＧａＡｓ層６との間に、
アンドープのＩｎＧａＡｓ層61（Ｉｎ組成比：0.2,膜
厚：100 Å）と、アンドープのＧａＡｓ層62（膜厚：20
Å）と、ｎ型のｎ−ＧａＡｓ層63（ドープ濃度：1.5 ×
1018cm-3, 膜厚：800 Å）とが、この順に設けれらてい
る。
【００２４】図１に示す構造の電界効果型トランジスタ
（サンプルＡ）と、図７に示す構造の電界効果型トラン
ジスタ（サンプルＤ）と、図８に示す構造の電界効果型
トランジスタ（サンプルＥ）と、図９に示す構造の電界
効果型トランジスタ（サンプルＦ）とをそれぞれ作製
し、相互コンダクタンスのゲート電圧依存性，雑音指数
のドレイン電流依存性について調べた。
（サンプルＡ）と、図７に示す構造の電界効果型トラン
ジスタ（サンプルＤ）と、図８に示す構造の電界効果型
トランジスタ（サンプルＥ）と、図９に示す構造の電界
効果型トランジスタ（サンプルＦ）とをそれぞれ作製
し、相互コンダクタンスのゲート電圧依存性，雑音指数
のドレイン電流依存性について調べた。
【００２５】図10に、各サンプルＡ，Ｄ，Ｅの相互コン
ダクタンス（ｇｍ）のゲート電圧依存性を示す。ゲート
電圧に対するｇｍの立ち上がりは３サンプルともにほぼ
同程度に急峻であるが、ゲート電圧が約−0.3 Ｖ以上に
なると、サンプルＡではゲート電圧の増加に対してｇｍ
は平坦な特性を示すのに対し、サンプルＤではｇｍは急
激に低下し、サンプルＥではｇｍは一旦低下した後また
増加するという波打った特性を示す。サンプルＡに認め
られる平坦でかつ高いｇｍは、本発明におけるサンプル
Ａが高効率パワー素子または低歪みパワー素子としても
利用できることを表している。
ダクタンス（ｇｍ）のゲート電圧依存性を示す。ゲート
電圧に対するｇｍの立ち上がりは３サンプルともにほぼ
同程度に急峻であるが、ゲート電圧が約−0.3 Ｖ以上に
なると、サンプルＡではゲート電圧の増加に対してｇｍ
は平坦な特性を示すのに対し、サンプルＤではｇｍは急
激に低下し、サンプルＥではｇｍは一旦低下した後また
増加するという波打った特性を示す。サンプルＡに認め
られる平坦でかつ高いｇｍは、本発明におけるサンプル
Ａが高効率パワー素子または低歪みパワー素子としても
利用できることを表している。
【００２６】図11に、各サンプルＡ，Ｄ，Ｅの雑音指数
（ＮＦ）のドレイン電流Ｉds依存性を示す。サンプル
Ａ，Ｄに注目すると、Ｉdsの中間及び大きな領域では、
両サンプルＡ，Ｄは同等なＮＦを示すが、Ｉdsが小さな
領域では、サンプルＡはサンプルＤを大幅に上回る優れ
た低ＮＦ特性を示す。また、サンプルＥは、すべてのド
レイン電流領域においてサンプルＤより劣っている。
（ＮＦ）のドレイン電流Ｉds依存性を示す。サンプル
Ａ，Ｄに注目すると、Ｉdsの中間及び大きな領域では、
両サンプルＡ，Ｄは同等なＮＦを示すが、Ｉdsが小さな
領域では、サンプルＡはサンプルＤを大幅に上回る優れ
た低ＮＦ特性を示す。また、サンプルＥは、すべてのド
レイン電流領域においてサンプルＤより劣っている。
【００２７】サンプルＦについては、その相互コンダク
タンスはサンプルＥとほぼ同様な傾向を示し、雑音指数
は、Ｉds＝10mAでサンプルＥがＮＦ＝0.56dBに対しサン
プルＦではＮＦ＝0.59dBとなり、測定したＩds領域では
サンプルＦの方が雑音指数特性は少し劣っている。
タンスはサンプルＥとほぼ同様な傾向を示し、雑音指数
は、Ｉds＝10mAでサンプルＥがＮＦ＝0.56dBに対しサン
プルＦではＮＦ＝0.59dBとなり、測定したＩds領域では
サンプルＦの方が雑音指数特性は少し劣っている。
【００２８】このように、本発明によるサンプルＡでは
ＨＥＭＴでは実現困難であった平坦でかつ高いｇｍを有
するだけでなく、ＨＥＭＴを上回る超低雑音特性を示す
ことができる。
ＨＥＭＴでは実現困難であった平坦でかつ高いｇｍを有
するだけでなく、ＨＥＭＴを上回る超低雑音特性を示す
ことができる。
【００２９】図12は、第１発明に係る電界効果型トラン
ジスタの更に他の構造を示す模式的断面図である。図
中、71は半絶縁性のＩｎＰ基板（半導体基板）であっ
て、ＩｎＰ基板71上には、アンドープのＩｎＡｌＡｓ層
72（Ｉｎ組成比：0.52, 膜厚：2000Å）と、アンドープ
のＩｎＧａＡｓ層73（第１の半導体バッファ層）（Ｉｎ
組成比：0.53, 膜厚：500 Å）と、アンドープのＩｎＧ
ａＡｓ層74（第２の半導体層）（Ｉｎ組成比：0.73, 膜
厚：50Å）と、Ｉｎ組成比が基板側から電極側に向かっ
てグレーディッドに減少するアンドープのＩｎx Ｇａ
1-x Ａｓ層75（第３の半導体層）（Ｉｎ組成比：0.73
（基板側），0.53（電極側），膜厚：50Å）と、ｎ型の
ｎ−ＩｎＧａＡｓ層76（第４の半導体層）（Ｉｎ組成
比：0.53, ドープ濃度：2.5 ×1018cm-3, 膜厚：300
Å）と、アンドープのＩｎＡｌＡｓ層77（第５の半導体
層）（Ｉｎ組成比：0.52, 膜厚：200 Å）と、キャップ
層としてのｎ型のｎ−ＩｎＧａＡｓ層78（Ｉｎ組成比：
0.53, ドープ濃度：３×1018cm-3, 膜厚：500 Å）とが
この順に設けられている。ｎ−ＩｎＧａＡｓ層78の一方
にはソース電極７が接続されており、ｎ−ＩｎＧａＡｓ
層78の他方にはドレイン電極８が接続されている。ソー
ス電極７とドレイン電極８との間にはＩｎＡｌＡｓ層77
とショットキ接合するゲート電極９が設けられている。
ジスタの更に他の構造を示す模式的断面図である。図
中、71は半絶縁性のＩｎＰ基板（半導体基板）であっ
て、ＩｎＰ基板71上には、アンドープのＩｎＡｌＡｓ層
72（Ｉｎ組成比：0.52, 膜厚：2000Å）と、アンドープ
のＩｎＧａＡｓ層73（第１の半導体バッファ層）（Ｉｎ
組成比：0.53, 膜厚：500 Å）と、アンドープのＩｎＧ
ａＡｓ層74（第２の半導体層）（Ｉｎ組成比：0.73, 膜
厚：50Å）と、Ｉｎ組成比が基板側から電極側に向かっ
てグレーディッドに減少するアンドープのＩｎx Ｇａ
1-x Ａｓ層75（第３の半導体層）（Ｉｎ組成比：0.73
（基板側），0.53（電極側），膜厚：50Å）と、ｎ型の
ｎ−ＩｎＧａＡｓ層76（第４の半導体層）（Ｉｎ組成
比：0.53, ドープ濃度：2.5 ×1018cm-3, 膜厚：300
Å）と、アンドープのＩｎＡｌＡｓ層77（第５の半導体
層）（Ｉｎ組成比：0.52, 膜厚：200 Å）と、キャップ
層としてのｎ型のｎ−ＩｎＧａＡｓ層78（Ｉｎ組成比：
0.53, ドープ濃度：３×1018cm-3, 膜厚：500 Å）とが
この順に設けられている。ｎ−ＩｎＧａＡｓ層78の一方
にはソース電極７が接続されており、ｎ−ＩｎＧａＡｓ
層78の他方にはドレイン電極８が接続されている。ソー
ス電極７とドレイン電極８との間にはＩｎＡｌＡｓ層77
とショットキ接合するゲート電極９が設けられている。
【００３０】本例では、ゲート電位が深いときは電子が
主にＩｎＧａＡｓ層74とＩｎx Ｇａ 1-x Ａｓ層75とを走
行し、ゲート電位が浅いときは電子が主にｎ−ＩｎＧａ
Ａｓ層76を走行する。従って、本例でも２つの電子走行
モードが存在するので、前述の例（図１の構造）と同様
に、ゲート電位が深いときは超低雑音特性を示し、一
方、ゲート電位が浅いときは高出力特性を実現できる。
主にＩｎＧａＡｓ層74とＩｎx Ｇａ 1-x Ａｓ層75とを走
行し、ゲート電位が浅いときは電子が主にｎ−ＩｎＧａ
Ａｓ層76を走行する。従って、本例でも２つの電子走行
モードが存在するので、前述の例（図１の構造）と同様
に、ゲート電位が深いときは超低雑音特性を示し、一
方、ゲート電位が浅いときは高出力特性を実現できる。
【００３１】図13は、第２発明に係る電界効果型トラン
ジスタの更に他の構造を示す模式的断面図である。図
中、71は半絶縁性のＩｎＰ基板（半導体基板）であっ
て、ＩｎＰ基板71上には、アンドープのＩｎＡｌＡｓ層
72（Ｉｎ組成比：0.52, 膜厚：2000Å）と、アンドープ
のＩｎＧａＡｓ層81（第１の半導体バッファ層）（Ｉｎ
組成比：0.53, 膜厚：500 Å）と、Ｉｎ組成比が基板側
から電極側に向かってグレーディッドに減少するアンド
ープのＩｎx Ｇａ1-x Ａｓ層82（第２の半導体層）（Ｉ
ｎ組成比：0.73（基板側），0.53（電極側），膜厚：10
0 Å）と、ｎ型のｎ−ＩｎＧａＡｓ層83（第３の半導体
層）（Ｉｎ組成比：0.53, ドープ濃度：2.5×1018cm-3,
膜厚：300 Å）と、アンドープのＩｎＡｌＡｓ層84
（第４の半導体層）（Ｉｎ組成比：0.52, 膜厚：200
Å）と、キャップ層としてのｎ型のｎ−ＩｎＧａＡｓ層
78（Ｉｎ組成比：0.53, ドープ濃度：３×1018cm-3, 膜
厚：500 Å）とがこの順に設けられている。ｎ−ＩｎＧ
ａＡｓ層78の一方にはソース電極７が接続されており、
ｎ−ＩｎＧａＡｓ層78の他方にはドレイン電極８が接続
されている。ソース電極７とドレイン電極８との間には
ＩｎＡｌＡｓ層84とショットキ接合するゲート電極９が
設けられている。
ジスタの更に他の構造を示す模式的断面図である。図
中、71は半絶縁性のＩｎＰ基板（半導体基板）であっ
て、ＩｎＰ基板71上には、アンドープのＩｎＡｌＡｓ層
72（Ｉｎ組成比：0.52, 膜厚：2000Å）と、アンドープ
のＩｎＧａＡｓ層81（第１の半導体バッファ層）（Ｉｎ
組成比：0.53, 膜厚：500 Å）と、Ｉｎ組成比が基板側
から電極側に向かってグレーディッドに減少するアンド
ープのＩｎx Ｇａ1-x Ａｓ層82（第２の半導体層）（Ｉ
ｎ組成比：0.73（基板側），0.53（電極側），膜厚：10
0 Å）と、ｎ型のｎ−ＩｎＧａＡｓ層83（第３の半導体
層）（Ｉｎ組成比：0.53, ドープ濃度：2.5×1018cm-3,
膜厚：300 Å）と、アンドープのＩｎＡｌＡｓ層84
（第４の半導体層）（Ｉｎ組成比：0.52, 膜厚：200
Å）と、キャップ層としてのｎ型のｎ−ＩｎＧａＡｓ層
78（Ｉｎ組成比：0.53, ドープ濃度：３×1018cm-3, 膜
厚：500 Å）とがこの順に設けられている。ｎ−ＩｎＧ
ａＡｓ層78の一方にはソース電極７が接続されており、
ｎ−ＩｎＧａＡｓ層78の他方にはドレイン電極８が接続
されている。ソース電極７とドレイン電極８との間には
ＩｎＡｌＡｓ層84とショットキ接合するゲート電極９が
設けられている。
【００３２】図13に示す構造の電界効果型トランジスタ
においては、ゲート電位が深いときは電子が主にＩｎx
Ｇａ1-x Ａｓ層82を走行し、ゲート電位が浅いときは電
子が主にｎ−ＩｎＧａＡｓ層83を走行し、図12に示す電
界効果型トランジスタと同様に、超低雑音動作と高出力
動作とが可能であり、１つのデバイスにて超低雑音でか
つ高出力な特性を実現できる。
においては、ゲート電位が深いときは電子が主にＩｎx
Ｇａ1-x Ａｓ層82を走行し、ゲート電位が浅いときは電
子が主にｎ−ＩｎＧａＡｓ層83を走行し、図12に示す電
界効果型トランジスタと同様に、超低雑音動作と高出力
動作とが可能であり、１つのデバイスにて超低雑音でか
つ高出力な特性を実現できる。
【００３３】図12に示す構造の電界効果型トランジスタ
（サンプルＧ）と、図13に示す構造の電界効果型トラン
ジスタ（サンプルＨ）と、図１に示す構造の電界効果型
トランジスタ（サンプルＡ）とを、ゲート電極の寸法を
ゲート長0.15μｍ，ゲート幅50μｍとしてそれぞれ作製
し、各トランジスタにおいてｇｍ max及び60GHz でのＮ
Ｆmin を測定した結果を下記第２表に示す。
（サンプルＧ）と、図13に示す構造の電界効果型トラン
ジスタ（サンプルＨ）と、図１に示す構造の電界効果型
トランジスタ（サンプルＡ）とを、ゲート電極の寸法を
ゲート長0.15μｍ，ゲート幅50μｍとしてそれぞれ作製
し、各トランジスタにおいてｇｍ max及び60GHz でのＮ
Ｆmin を測定した結果を下記第２表に示す。
【００３４】
【表２】
【００３５】第２表から、サンプルＧ，Ｈではサンプル
Ａに比べて大幅に両特性が向上していることが分かる。
また、これらのサンプルＧ，Ｈにおけるｇｍのゲート電
圧依存性は、ゲート電圧−0.3 Ｖ〜＋0.5 Ｖの範囲でそ
れぞれ、1100〜1050mS／mmの範囲、1070〜1010mS／mmの
範囲で変化し、図10に示すサンプルＡと同様に、平坦な
ｇｍ特性が得られる。
Ａに比べて大幅に両特性が向上していることが分かる。
また、これらのサンプルＧ，Ｈにおけるｇｍのゲート電
圧依存性は、ゲート電圧−0.3 Ｖ〜＋0.5 Ｖの範囲でそ
れぞれ、1100〜1050mS／mmの範囲、1070〜1010mS／mmの
範囲で変化し、図10に示すサンプルＡと同様に、平坦な
ｇｍ特性が得られる。
【００３６】図12, 図13に示す例からも分かるように、
第１発明における第５の半導体層及び第２発明における
第４の半導体層を、一導電型でなくアンドープの半導体
層としても、本発明の特有の効果（ゲート電位の深さに
よって超低雑音動作と高出力動作とが可能）が得られ
る。
第１発明における第５の半導体層及び第２発明における
第４の半導体層を、一導電型でなくアンドープの半導体
層としても、本発明の特有の効果（ゲート電位の深さに
よって超低雑音動作と高出力動作とが可能）が得られ
る。
【００３７】また、図12, 図13に示す例からも分かるよ
うに、第１，第２発明共に、半導体基板と第１の半導体
バッファ層との間に他の半導体層を挿入しても、本発明
の特有の効果が得られる。
うに、第１，第２発明共に、半導体基板と第１の半導体
バッファ層との間に他の半導体層を挿入しても、本発明
の特有の効果が得られる。
【００３８】上述した各例では、第１発明における第４
の半導体層及び第２発明における第３の半導体層とし
て、全体にドーピングされた半導体層を使用している
が、アンドープの半導体層中にアトミックプレーナドー
ピング層またはパルスドーピング層を含むような構造の
半導体層を使用しても良い。以下、このような例につい
て、図12に示す構造例のｎ−ＩｎＧａＡｓ層76（第１発
明の第４の半導体層）を一例として説明する。
の半導体層及び第２発明における第３の半導体層とし
て、全体にドーピングされた半導体層を使用している
が、アンドープの半導体層中にアトミックプレーナドー
ピング層またはパルスドーピング層を含むような構造の
半導体層を使用しても良い。以下、このような例につい
て、図12に示す構造例のｎ−ＩｎＧａＡｓ層76（第１発
明の第４の半導体層）を一例として説明する。
【００３９】図14は、アトミックプレーナドーピング層
を含むｎ−ＩｎＧａＡｓ層76の構成と不純物ドープ濃度
とを示している。ｎ−ＩｎＧａＡｓ層76は、アンドープ
のＩｎＧａＡｓ層76a(Ｉｎ組成比：0.53）中に、Ｓｉ等
の不純物の単原子層であるＳｉアトミックプレーナ層76
b を形成した構成をなす。
を含むｎ−ＩｎＧａＡｓ層76の構成と不純物ドープ濃度
とを示している。ｎ−ＩｎＧａＡｓ層76は、アンドープ
のＩｎＧａＡｓ層76a(Ｉｎ組成比：0.53）中に、Ｓｉ等
の不純物の単原子層であるＳｉアトミックプレーナ層76
b を形成した構成をなす。
【００４０】図15は、パルスドーピング層を含むｎ−Ｉ
ｎＧａＡｓ層76の構成と不純物ドープ濃度とを示してい
る。ｎ−ＩｎＧａＡｓ層76は、アンドープ（または低濃
度）のＩｎＧａＡｓ層76c(Ｉｎ組成比：0.53）と、高濃
度のＩｎＧａＡｓ層76d(Ｉｎ組成比：0.53）と、アンド
ープ（または低濃度）のＩｎＧａＡｓ層76e(Ｉｎ組成
比：0.53）との積層構造をなす。
ｎＧａＡｓ層76の構成と不純物ドープ濃度とを示してい
る。ｎ−ＩｎＧａＡｓ層76は、アンドープ（または低濃
度）のＩｎＧａＡｓ層76c(Ｉｎ組成比：0.53）と、高濃
度のＩｎＧａＡｓ層76d(Ｉｎ組成比：0.53）と、アンド
ープ（または低濃度）のＩｎＧａＡｓ層76e(Ｉｎ組成
比：0.53）との積層構造をなす。
【００４１】なお、図14に示すような構成と図15に示す
ような構成とを積層させてなる半導体層を、第１発明に
おける第４の半導体層及び第２発明における第３の半導
体層として使用してもよい。
ような構成とを積層させてなる半導体層を、第１発明に
おける第４の半導体層及び第２発明における第３の半導
体層として使用してもよい。
【００４２】なお、本発明は上述したゲート電極の構成
に限ることはない。上述した各例では、キャップ層と第
１発明における第５の半導体層または第２発明における
第４の半導体層との界面までリセスエッチングを施して
ゲート電極を形成する構成としているが、この第１発明
における第５の半導体層または第２発明における第４の
半導体層の一部まで更にリセスエッチングを施した後に
ゲート電極を形成する構成としてもよい。
に限ることはない。上述した各例では、キャップ層と第
１発明における第５の半導体層または第２発明における
第４の半導体層との界面までリセスエッチングを施して
ゲート電極を形成する構成としているが、この第１発明
における第５の半導体層または第２発明における第４の
半導体層の一部まで更にリセスエッチングを施した後に
ゲート電極を形成する構成としてもよい。
【００４３】ここで、第１発明，第２発明における各半
導体層の組み合わせ例について、以下に説明する。
導体層の組み合わせ例について、以下に説明する。
【００４４】まず、第１発明において、第５の半導体層
が一導電型をなす場合における各半導体層の組み合わせ
例を、前述した実施例も含めて、下記第３表に示す。
が一導電型をなす場合における各半導体層の組み合わせ
例を、前述した実施例も含めて、下記第３表に示す。
【００４５】
【表３】
【００４６】また、第２発明において、第４の半導体層
が一導電型をなす場合における各半導体層の組み合わせ
例を、前述した実施例も含めて、下記第４表に示す。
が一導電型をなす場合における各半導体層の組み合わせ
例を、前述した実施例も含めて、下記第４表に示す。
【００４７】
【表４】
【００４８】また、第１発明において、第５の半導体層
がアンドープである場合における各半導体層の組み合わ
せ例を、前述した実施例も含めて、下記第５表に示す。
がアンドープである場合における各半導体層の組み合わ
せ例を、前述した実施例も含めて、下記第５表に示す。
【００４９】
【表５】
【００５０】また、第２発明において、第４の半導体層
がアンドープである場合における各半導体層の組み合わ
せ例を、前述した実施例も含めて、下記第６表に示す。
がアンドープである場合における各半導体層の組み合わ
せ例を、前述した実施例も含めて、下記第６表に示す。
【００５１】
【表６】
【００５２】
【発明の効果】以上のように、本発明の電界効果型半導
体装置では、基板側から電極側に向かって禁止帯幅がグ
レーディッドに変化するアンドープの半導体層と、高濃
度ドーピング層とを設けているので、電子がアンドープ
の半導体層を走行する場合には超低雑音特性を呈し、電
子が高濃度ドーピング層を走行する場合には高出力特性
を呈して両特性を兼ね備えることができ、本発明の素子
構造を使用することにより、マイクロ波通信またはミリ
通信などに用いられる低雑音ＭＭＩＣ（マイクロ波およ
びミリ波モノリシック集積回路），高出力ＭＭＩＣなど
を一体化したワンチップの送・受信用ＭＭＩＣの作製が
可能となり、これにより、性能向上，低コスト化を図る
ことができる。
体装置では、基板側から電極側に向かって禁止帯幅がグ
レーディッドに変化するアンドープの半導体層と、高濃
度ドーピング層とを設けているので、電子がアンドープ
の半導体層を走行する場合には超低雑音特性を呈し、電
子が高濃度ドーピング層を走行する場合には高出力特性
を呈して両特性を兼ね備えることができ、本発明の素子
構造を使用することにより、マイクロ波通信またはミリ
通信などに用いられる低雑音ＭＭＩＣ（マイクロ波およ
びミリ波モノリシック集積回路），高出力ＭＭＩＣなど
を一体化したワンチップの送・受信用ＭＭＩＣの作製が
可能となり、これにより、性能向上，低コスト化を図る
ことができる。
【図１】第１発明に係る電界効果型トランジスタの一実
施例の構造を示す模式的断面図である。
施例の構造を示す模式的断面図である。
【図２】図１に示す電界効果型トランジスタのゲート電
極直下における伝導帯バンド図である。
極直下における伝導帯バンド図である。
【図３】第２発明に係る電界効果型トランジスタの一実
施例の構造を示す模式的断面図である。
施例の構造を示す模式的断面図である。
【図４】本発明の比較例としての従来の電界効果型トラ
ンジスタの構造を示す模式的断面図である。
ンジスタの構造を示す模式的断面図である。
【図５】第１発明に係る電界効果型トランジスタの他の
実施例の構造を示す模式的断面図である。
実施例の構造を示す模式的断面図である。
【図６】第２発明に係る電界効果型トランジスタの他の
実施例の構造を示す模式的断面図である。
実施例の構造を示す模式的断面図である。
【図７】本発明の比較例としての従来の電界効果型トラ
ンジスタの構造を示す模式的断面図である。
ンジスタの構造を示す模式的断面図である。
【図８】本発明の比較例としての従来の電界効果型トラ
ンジスタの構造を示す模式的断面図である。
ンジスタの構造を示す模式的断面図である。
【図９】本発明の比較例としての従来の電界効果型トラ
ンジスタの構造を示す模式的断面図である。
ンジスタの構造を示す模式的断面図である。
【図１０】本発明，従来例の電界効果型トランジスタに
おける相互コンダクタンスのゲート電圧依存性を示すグ
ラフである。
おける相互コンダクタンスのゲート電圧依存性を示すグ
ラフである。
【図１１】本発明，従来例の電界効果型トランジスタに
おける雑音指数のドレイン電流依存性を示すグラフであ
る。
おける雑音指数のドレイン電流依存性を示すグラフであ
る。
【図１２】第１発明に係る電界効果型トランジスタの更
に他の実施例の構造を示す模式的断面図である。
に他の実施例の構造を示す模式的断面図である。
【図１３】第２発明に係る電界効果型トランジスタの更
に他の実施例の構造を示す模式的断面図である。
に他の実施例の構造を示す模式的断面図である。
【図１４】第１発明における第４の半導体層及び第２発
明における第３の半導体層の他の構成例を示す模式的断
面図である。
明における第３の半導体層の他の構成例を示す模式的断
面図である。
【図１５】第１発明における第４の半導体層及び第２発
明における第３の半導体層の更に他の構成例を示す模式
的断面図である。
明における第３の半導体層の更に他の構成例を示す模式
的断面図である。
【図１６】従来の電界効果型トランジスタの構造を示す
模式的断面図である。
模式的断面図である。
１ ＧａＡｓ基板 ２ ＧａＡｓ層 ５ ｎ−ＡｌＧａＡｓ層 ６ ｎ−ＧａＡｓ層 ７ ソース電極 ８ ドレイン電極 ９ ゲート電極 11 ＩｎＧａＡｓ層 12 Ｉｎx Ｇａ1-x Ａｓ層 13 ｎ−ＧａＡｓ層 21 Ｉｎx Ｇａ1-x Ａｓ層 22 ｎ−ＧａＡｓ層 71 ＩｎＰ基板 72 ＩｎＡｌＡｓ層 73 ＩｎＧａＡｓ層 74 ＩｎＧａＡｓ層 75 Ｉｎx Ｇａ1-x Ａｓ層 76 ｎ−ＩｎＧａＡｓ層 77 ＩｎＡｌＡｓ層 78 ｎ−ＩｎＧａＡｓ層 81 ＩｎＧａＡｓ層 82 Ｉｎx Ｇａ1-x Ａｓ層 83 ｎ−ＩｎＧａＡｓ層 84 ＩｎＡｌＡｓ層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】次に、本発明の電界効果型トランジスタの
雑音特性を調べた結果について説明する。図４は、本発
明と比較するための比較例としての従来の電界効果型ト
ランジスタの構造を示す模式的断面図である。図におい
て、図１，図３と同一部分には同一番号を付してその説
明を省略する。ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５と
の間には、アンドープのＩｎＧａＡｓ層31（Ｉｎ組成
比：0.2,膜厚：100 Å）と、ｎ型のｎ−ＩｎＧａＡｓ層
32（Ｉｎ組成比：0.2,ドープ濃度：2.5 ×1018cm -3, 膜
厚：50Å）と、ｎ型のｎ−ＧａＡｓ層33（ドープ濃度：
1.5 ×1018cm-3,膜厚：400 Å）とが、この順に設けら
れている。
雑音特性を調べた結果について説明する。図４は、本発
明と比較するための比較例としての従来の電界効果型ト
ランジスタの構造を示す模式的断面図である。図におい
て、図１，図３と同一部分には同一番号を付してその説
明を省略する。ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５と
の間には、アンドープのＩｎＧａＡｓ層31（Ｉｎ組成
比：0.2,膜厚：100 Å）と、ｎ型のｎ−ＩｎＧａＡｓ層
32（Ｉｎ組成比：0.2,ドープ濃度：2.5 ×1018cm -3, 膜
厚：50Å）と、ｎ型のｎ−ＧａＡｓ層33（ドープ濃度：
1.5 ×1018cm-3,膜厚：400 Å）とが、この順に設けら
れている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】次に、本発明の電界効果型トランジスタと
ＨＥＭＴ（High Electron MobilityTransistor）との特
性比較について説明する。図７は、本発明と比較するた
めの比較例としてのＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥ
ＭＴの構造を示す模式的断面図である。図７において、
図１，図３と同一部分には同一番号を付してその説明を
省略する。ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５との間
には、アンドープのＩｎＧａＡｓ層41（Ｉｎ組成比：0.
2,膜厚：100 Å）と、アンドープのＡｌＧａＡｓ層42
（Ａｌ組成比：0.22, 膜厚：20Å）とが、この順に設け
られている。また、図８，図９は、本発明と比較するた
めの比較例としてのＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ
の構造を示す模式的断面図であり、図８，図９におい
て、図１，図３と同一部分には同一番号を付してその説
明を省略する。図８に示すＨＥＭＴでは、ＧａＡｓ層２
とｎ−ＡｌＧａＡｓ層５との間に、アンドープのＩｎＧ
ａＡｓ層51（Ｉｎ組成比：0.2,膜厚：100 Å）と、アン
ドープのＧａＡｓ層52（膜厚：20Å）と、ｎ型のｎ−Ｇ
ａＡｓ層53（ドープ濃度：1.5 ×1018cm-3, 膜厚：400
Å）とが、この順に設けられている。また、図９に示す
ＨＥＭＴでは、ＧａＡｓ層２とｎ−ＧａＡｓ層６との間
に、アンドープのＩｎＧａＡｓ層61（Ｉｎ組成比：0.2,
膜厚：100 Å）と、アンドープのＧａＡｓ層62（膜厚：
20Å）と、ｎ型のｎ−ＧａＡｓ層63（ドープ濃度：1.5
×1018cm-3, 膜厚：800 Å）とが、この順に設けられて
いる。
ＨＥＭＴ（High Electron MobilityTransistor）との特
性比較について説明する。図７は、本発明と比較するた
めの比較例としてのＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥ
ＭＴの構造を示す模式的断面図である。図７において、
図１，図３と同一部分には同一番号を付してその説明を
省略する。ＧａＡｓ層２とｎ−ＡｌＧａＡｓ層５との間
には、アンドープのＩｎＧａＡｓ層41（Ｉｎ組成比：0.
2,膜厚：100 Å）と、アンドープのＡｌＧａＡｓ層42
（Ａｌ組成比：0.22, 膜厚：20Å）とが、この順に設け
られている。また、図８，図９は、本発明と比較するた
めの比較例としてのＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ
の構造を示す模式的断面図であり、図８，図９におい
て、図１，図３と同一部分には同一番号を付してその説
明を省略する。図８に示すＨＥＭＴでは、ＧａＡｓ層２
とｎ−ＡｌＧａＡｓ層５との間に、アンドープのＩｎＧ
ａＡｓ層51（Ｉｎ組成比：0.2,膜厚：100 Å）と、アン
ドープのＧａＡｓ層52（膜厚：20Å）と、ｎ型のｎ−Ｇ
ａＡｓ層53（ドープ濃度：1.5 ×1018cm-3, 膜厚：400
Å）とが、この順に設けられている。また、図９に示す
ＨＥＭＴでは、ＧａＡｓ層２とｎ−ＧａＡｓ層６との間
に、アンドープのＩｎＧａＡｓ層61（Ｉｎ組成比：0.2,
膜厚：100 Å）と、アンドープのＧａＡｓ層62（膜厚：
20Å）と、ｎ型のｎ−ＧａＡｓ層63（ドープ濃度：1.5
×1018cm-3, 膜厚：800 Å）とが、この順に設けられて
いる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】
【表６】
Claims (2)
- 【請求項１】 半導体基板上に、第１の半導体バッファ
層と、アンドープの第２の半導体層と、アンドープの第
３の半導体層と、一導電型の第４の半導体層と、一導電
型またはアンドープの第５の半導体層とをこの順に備
え、前記第２の半導体層は前記第１の半導体バッファ層
より電子親和力が大きく、前記第３の半導体層は前記第
２の半導体層との界面では前記第２の半導体層より電子
親和力が大きくなく、前記第３の半導体層の禁止帯幅は
前記第２の半導体層側から前記第４の半導体層側に向か
ってグレーディッドに増加し、前記第３の半導体層は前
記第４の半導体層との界面では前記第４の半導体層より
電子親和力が小さくなく、前記第５の半導体層は前記第
４の半導体層より電子親和力が大きくないことを特徴と
する電界効果型半導体装置。 - 【請求項２】 半導体基板上に、第１の半導体バッファ
層と、アンドープの第２の半導体層と、一導電型の第３
の半導体層と、一導電型またはアンドープの第４の半導
体層とをこの順に備え、前記第２の半導体層は前記第１
の半導体バッファ層との界面では前記第１の半導体バッ
ファ層より電子親和力が大きく、前記第２の半導体層の
禁止帯幅は前記第１の半導体バッファ層側から前記第３
の半導体層側に向かってグレーディッドに増加し、前記
第２の半導体層は前記第３の半導体層との界面では前記
第３の半導体層より電子親和力が小さくなく、前記第４
の半導体層は前記第３の半導体層より電子親和力が大き
くないことを特徴とする電界効果型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150560A JPH06333956A (ja) | 1992-08-26 | 1993-06-22 | 電界効果型半導体装置 |
| US08/109,354 US5404032A (en) | 1992-08-26 | 1993-08-20 | Field-effect semiconductor device |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22712192 | 1992-08-26 | ||
| JP5-62163 | 1993-03-22 | ||
| JP4-227121 | 1993-03-22 | ||
| JP6216393 | 1993-03-22 | ||
| JP5150560A JPH06333956A (ja) | 1992-08-26 | 1993-06-22 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333956A true JPH06333956A (ja) | 1994-12-02 |
Family
ID=27297755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5150560A Pending JPH06333956A (ja) | 1992-08-26 | 1993-06-22 | 電界効果型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5404032A (ja) |
| JP (1) | JPH06333956A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140435A (ja) * | 1992-10-27 | 1994-05-20 | Nippondenso Co Ltd | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ |
| US6051506A (en) * | 1996-06-29 | 2000-04-18 | Hyundai Electronics Industries Co., Ltd. | Method of fabrication ultra-frequency semiconductor device |
| WO2010116699A1 (ja) * | 2009-04-06 | 2010-10-14 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、半導体基板の判定方法、および電子デバイス |
| JP2016157747A (ja) * | 2015-02-23 | 2016-09-01 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714850A (ja) * | 1993-06-15 | 1995-01-17 | Matsushita Electric Ind Co Ltd | ヘテロ接合電界効果トランジスタ |
| KR960006081A (ko) * | 1994-07-13 | 1996-02-23 | 가나이 쓰토무 | 반도체 장치 |
| US5652440A (en) * | 1994-09-30 | 1997-07-29 | National Science Council | GaAs-InGaAs high electron mobility transistor |
| JP3258835B2 (ja) * | 1994-11-10 | 2002-02-18 | 三洋電機株式会社 | 電界効果型半導体装置 |
| US5856685A (en) * | 1995-02-22 | 1999-01-05 | Nec Corporation | Heterojunction field effect transistor |
| JPH08250520A (ja) * | 1995-03-14 | 1996-09-27 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| JP3301888B2 (ja) * | 1995-05-18 | 2002-07-15 | 三洋電機株式会社 | 電界効果型半導体装置 |
| US5773920A (en) * | 1995-07-03 | 1998-06-30 | The United States Of America As Represented By The Secretary Of The Navy | Graded electron affinity semiconductor field emitter |
| US5751030A (en) * | 1996-02-27 | 1998-05-12 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor |
| JPH1056168A (ja) * | 1996-08-08 | 1998-02-24 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JP3601649B2 (ja) * | 1996-12-25 | 2004-12-15 | 株式会社村田製作所 | 電界効果トランジスタ |
| JP3707766B2 (ja) * | 1999-09-09 | 2005-10-19 | 株式会社村田製作所 | 電界効果型半導体装置 |
| US6528405B1 (en) * | 2000-02-18 | 2003-03-04 | Motorola, Inc. | Enhancement mode RF device and fabrication method |
| JP4672959B2 (ja) * | 2002-12-25 | 2011-04-20 | 住友化学株式会社 | 化合物半導体エピタキシャル基板 |
| FR2965973B1 (fr) | 2010-10-11 | 2012-12-07 | Centre Nat Rech Scient | Heterostructure semi-conductrice et transistor de type hemt, en particulier pour applications cryogéniques a bas bruit et a basse fréquence |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091759A (en) * | 1989-10-30 | 1992-02-25 | Texas Instruments Incorporated | Heterostructure field effect transistor |
| JPH02202029A (ja) * | 1989-01-31 | 1990-08-10 | Sony Corp | 化合物半導体装置 |
| JP2687664B2 (ja) * | 1990-04-09 | 1997-12-08 | 日本電気株式会社 | 電界効果トランジスタ |
| US5206527A (en) * | 1990-11-09 | 1993-04-27 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| JPH0567056A (ja) * | 1991-09-09 | 1993-03-19 | Nec Corp | プロセツサ間通信方式 |
-
1993
- 1993-06-22 JP JP5150560A patent/JPH06333956A/ja active Pending
- 1993-08-20 US US08/109,354 patent/US5404032A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140435A (ja) * | 1992-10-27 | 1994-05-20 | Nippondenso Co Ltd | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ |
| US6051506A (en) * | 1996-06-29 | 2000-04-18 | Hyundai Electronics Industries Co., Ltd. | Method of fabrication ultra-frequency semiconductor device |
| WO2010116699A1 (ja) * | 2009-04-06 | 2010-10-14 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、半導体基板の判定方法、および電子デバイス |
| JP2010263196A (ja) * | 2009-04-06 | 2010-11-18 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、半導体基板の判定方法、および電子デバイス |
| US9117892B2 (en) | 2009-04-06 | 2015-08-25 | Sumitomo Chemical Company, Limited | Semiconductor wafer with improved current-voltage linearity |
| JP2016157747A (ja) * | 2015-02-23 | 2016-09-01 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5404032A (en) | 1995-04-04 |
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