JPH08250520A - 電界効果型半導体装置 - Google Patents
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Abstract
(57)【要約】
【目的】 高出力で高効率な電界効果トランジスタを提
供する。 【構成】 ゲート電極２５とソース電極２６またはドレ
イン電極２７との間に設けられた空乏層形成手段例えば
低不純物層４０により、ゲート電極２５で発生する動作
層２２の空乏層端よりも半導体基板に一層近接した空乏
層を形成することができ、ゲート電極２５とソース電極
２６とのキャリア移動を抑制し、ゲート電極２５とソー
ス電極２６との間の印加電圧に対する出力信号の大きさ
を、所定のゲート電圧を越えるゲート電圧の変化に対し
て、変化し難くする。 【効果】 大信号入力時の出力信号を歪ませて、出力信
号の直流成分を低減でき、高出力で、高効率のデバイス
を得ることができる。
供する。 【構成】 ゲート電極２５とソース電極２６またはドレ
イン電極２７との間に設けられた空乏層形成手段例えば
低不純物層４０により、ゲート電極２５で発生する動作
層２２の空乏層端よりも半導体基板に一層近接した空乏
層を形成することができ、ゲート電極２５とソース電極
２６とのキャリア移動を抑制し、ゲート電極２５とソー
ス電極２６との間の印加電圧に対する出力信号の大きさ
を、所定のゲート電圧を越えるゲート電圧の変化に対し
て、変化し難くする。 【効果】 大信号入力時の出力信号を歪ませて、出力信
号の直流成分を低減でき、高出力で、高効率のデバイス
を得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は電界効果型半導体装置
に関するもので、特に高出力で高効率なＧaＡsショット
キーゲート電界効果トランジスタのデバイス構造に関す
るものである。
に関するもので、特に高出力で高効率なＧaＡsショット
キーゲート電界効果トランジスタのデバイス構造に関す
るものである。
【０００２】
【従来の技術】図１４は従来の電界効果型半導体装置の
断面図で、ここでは一例としてマイクロ波デバイス用と
しての高出力のリセス型ガリウムヒ素ショットキーゲー
ト電界効果トランジスタを用いて説明する。なお、以下
において、ガリウムヒ素をＧaＡs、ショットキーゲート
電界効果トランジスタをＭＥＳＦＥＴという。
断面図で、ここでは一例としてマイクロ波デバイス用と
しての高出力のリセス型ガリウムヒ素ショットキーゲー
ト電界効果トランジスタを用いて説明する。なお、以下
において、ガリウムヒ素をＧaＡs、ショットキーゲート
電界効果トランジスタをＭＥＳＦＥＴという。
【０００３】図１４において１は半絶縁性ＧaＡs基板、
２は動作層でｎ型ＧaＡs層である。３及び４はｎ型不純
物の高濃度ドーピング領域、５はゲートフィンガー、６
はソース電極、７はドレイン電極、８はリセスである。
２は動作層でｎ型ＧaＡs層である。３及び４はｎ型不純
物の高濃度ドーピング領域、５はゲートフィンガー、６
はソース電極、７はドレイン電極、８はリセスである。
【０００４】次に、ＧaＡsＭＥＳＦＥＴの動作を説明す
る。半絶縁性ＧaＡs基板１上に形成された動作層２上
に、オーム性接合されたソース電極６及びドレイン電極
７、およびショットキー接合されたゲートフィンガー５
が設けられ、このソース電極６とドレイン電極７との間
に所定のドレイン電圧Ｖdsが印加され、ソース電極６と
ドレイン電極７との間にドレイン電流Ｉdsが流れる。こ
のドレイン電流Ｉdsは、ゲ−トフィンガー５とソース電
極６との間に印加されたゲート電圧Ｖgsを変えてショッ
トキーバリアの空乏層を変化させることにより、変調さ
れる。
る。半絶縁性ＧaＡs基板１上に形成された動作層２上
に、オーム性接合されたソース電極６及びドレイン電極
７、およびショットキー接合されたゲートフィンガー５
が設けられ、このソース電極６とドレイン電極７との間
に所定のドレイン電圧Ｖdsが印加され、ソース電極６と
ドレイン電極７との間にドレイン電流Ｉdsが流れる。こ
のドレイン電流Ｉdsは、ゲ−トフィンガー５とソース電
極６との間に印加されたゲート電圧Ｖgsを変えてショッ
トキーバリアの空乏層を変化させることにより、変調さ
れる。
【０００５】図１５は従来のＭＥＳＦＥＴのＩ−Ｖ特性
を示すグラフである。横軸はドレイン電圧Ｖds、縦軸は
ドレイン電流Ｉds、パラメータはゲートバイアスＶgsで
ある。図１５において、ゲートバイアスＶgsをプラス側
に印加した場合、ドレイン電流ＩdsのゲートバイアスＶ
gsに対する増加割合すなわち相互コンダクタンスＧ
mは、リセス８内のゲート横の表面空乏層の拡がりの影
響を受け減少する。
を示すグラフである。横軸はドレイン電圧Ｖds、縦軸は
ドレイン電流Ｉds、パラメータはゲートバイアスＶgsで
ある。図１５において、ゲートバイアスＶgsをプラス側
に印加した場合、ドレイン電流ＩdsのゲートバイアスＶ
gsに対する増加割合すなわち相互コンダクタンスＧ
mは、リセス８内のゲート横の表面空乏層の拡がりの影
響を受け減少する。
【０００６】ＭＥＳＦＥＴの出力電力Ｐoutは、Ａ級増
幅動作の場合には、 Ｐout＝（Ｖmax−Ｖmin）×Ｉmax／８ となる。ここで、Ｉmaxは最大ドレイン電流、Ｖmax及び
Ｖminは図１６に示されるものである。従ってＭＥＳＦ
ＥＴの高出力化には、最大ドレイン電流Ｉmaxを増加さ
せることが必要である。
幅動作の場合には、 Ｐout＝（Ｖmax−Ｖmin）×Ｉmax／８ となる。ここで、Ｉmaxは最大ドレイン電流、Ｖmax及び
Ｖminは図１６に示されるものである。従ってＭＥＳＦ
ＥＴの高出力化には、最大ドレイン電流Ｉmaxを増加さ
せることが必要である。
【０００７】
【発明が解決しようとする課題】ＭＥＳＦＥＴの高出力
化のため、最大ドレイン電流Ｉmaxを増加させる一つの
方法としては、ゲ−トフィンガー５を多数並べる、すな
わちＭＥＳＦＥＴを多数並列接続し、総ゲート幅を増大
させることにより最大ドレイン電流Ｉmaxを増大させる
方法が採られている。しかし、ゲート幅が増加するに従
って、個々のＭＥＳＦＥＴの動作が不均一になったり、
ゲート配置に伴うマイクロ波の位相の変化などにより、
利得や電力付加効率が劣化するという問題が生じる。
化のため、最大ドレイン電流Ｉmaxを増加させる一つの
方法としては、ゲ−トフィンガー５を多数並べる、すな
わちＭＥＳＦＥＴを多数並列接続し、総ゲート幅を増大
させることにより最大ドレイン電流Ｉmaxを増大させる
方法が採られている。しかし、ゲート幅が増加するに従
って、個々のＭＥＳＦＥＴの動作が不均一になったり、
ゲート配置に伴うマイクロ波の位相の変化などにより、
利得や電力付加効率が劣化するという問題が生じる。
【０００８】このために総ゲート幅を大きくせずに高電
力化する、すなわちＭＥＳＦＥＴの高電力密度化を達成
することにより、高電力用の高効率ＭＥＳＦＥＴを開発
することが指向されている。図１６は従来の高電力用の
高効率ＭＥＳＦＥＴの断面図である。図１６において、
ゲ−トフィンガー５は動作層２に埋め込まれている。こ
のようにゲ−トフィンガー５を動作層２に埋め込むこと
により、ゲ−トフィンガー５は表面空乏層の影響を受け
難くなり、ゲ−トフィンガー５の動作層２への埋め込み
深さが深くなるほど表面準位の影響を受け難くすること
ができる。
力化する、すなわちＭＥＳＦＥＴの高電力密度化を達成
することにより、高電力用の高効率ＭＥＳＦＥＴを開発
することが指向されている。図１６は従来の高電力用の
高効率ＭＥＳＦＥＴの断面図である。図１６において、
ゲ−トフィンガー５は動作層２に埋め込まれている。こ
のようにゲ−トフィンガー５を動作層２に埋め込むこと
により、ゲ−トフィンガー５は表面空乏層の影響を受け
難くなり、ゲ−トフィンガー５の動作層２への埋め込み
深さが深くなるほど表面準位の影響を受け難くすること
ができる。
【０００９】図１７は図１６のＭＥＳＦＥＴのＩ−Ｖ特
性を示すグラフである。横軸はドレイン電圧Ｖds、縦軸
はドレイン電流Ｉds、パラメータはゲートバイアスＶgs
である。図１７に示されるように最大ドレイン電流Ｉ
maxは増大している。図１８は図１６のＭＥＳＦＥＴの
相互コンダクタンスＧmを示すグラフである。横軸はゲ
ートバイアスＶgs、横軸は相互コンダクタンスＧmであ
る。
性を示すグラフである。横軸はドレイン電圧Ｖds、縦軸
はドレイン電流Ｉds、パラメータはゲートバイアスＶgs
である。図１７に示されるように最大ドレイン電流Ｉ
maxは増大している。図１８は図１６のＭＥＳＦＥＴの
相互コンダクタンスＧmを示すグラフである。横軸はゲ
ートバイアスＶgs、横軸は相互コンダクタンスＧmであ
る。
【００１０】図１８に示されるように、表面空乏層の影
響が低減された分だけ相互コンダクタンスＧmが正方向
のゲートバイアスＶgsでも劣化しなくなる。従ってＩ
maxは増大している。
響が低減された分だけ相互コンダクタンスＧmが正方向
のゲートバイアスＶgsでも劣化しなくなる。従ってＩ
maxは増大している。
【００１１】しかしゲ−トフィンガー５を動作層２に埋
め込むという、この構造ではゲート−ドレイン間の容量
Ｃgdが増大するので、利得を低下させる。Ａ級増幅動作
の場合の電力付加効率ηaddは、 ηadd＝（Ｇain−１）×Ｐin／Ｐｄｃ で示される。ここで、Ｇａｉｎは利得、Ｐinは入力電
力、Ｐdcは投入直流電力で、この投入直流電力Ｐdcは、
Ｐdc＝ドレイン電流の直流成分×バイアスドレイン電圧
である。従って利得が低下すると、電力付加効率ηadd
が低下するという問題点がある。
め込むという、この構造ではゲート−ドレイン間の容量
Ｃgdが増大するので、利得を低下させる。Ａ級増幅動作
の場合の電力付加効率ηaddは、 ηadd＝（Ｇain−１）×Ｐin／Ｐｄｃ で示される。ここで、Ｇａｉｎは利得、Ｐinは入力電
力、Ｐdcは投入直流電力で、この投入直流電力Ｐdcは、
Ｐdc＝ドレイン電流の直流成分×バイアスドレイン電圧
である。従って利得が低下すると、電力付加効率ηadd
が低下するという問題点がある。
【００１２】さらに、回路構成の面からの高効率化への
試行としては、増幅動作級をＡ級からＡＢ級、Ｂ級に変
化させる方法があり、順次効率が向上して行くことが、
実験的にも、理論的にも証明されている。しかしなが
ら、増幅動作級をＢ増幅動作級に近付けるほど、出力、
利得が低下するため、通常は出力、利得と効率のトレー
ドオフを考慮して増幅動作級を決定せざるを得ないのが
実情で十分な高効率化が達成されていない。
試行としては、増幅動作級をＡ級からＡＢ級、Ｂ級に変
化させる方法があり、順次効率が向上して行くことが、
実験的にも、理論的にも証明されている。しかしなが
ら、増幅動作級をＢ増幅動作級に近付けるほど、出力、
利得が低下するため、通常は出力、利得と効率のトレー
ドオフを考慮して増幅動作級を決定せざるを得ないのが
実情で十分な高効率化が達成されていない。
【００１３】この発明は上記の様な問題点を解消するた
めになされたもので、高出力で高効率な電界効果トラン
ジスタを提供するものである。
めになされたもので、高出力で高効率な電界効果トラン
ジスタを提供するものである。
【００１４】
【課題を解決するための手段】この第１の発明に係る電
界効果型半導体装置は、半絶縁性の半導体基板と、この
半導体基板の一主面上に配設された導電型の第１半導体
層と、この第１半導体層の表面上に配設された制御電極
と、この制御電極を挟み互いに対向して第１半導体層の
表面上に配設された第１、第２の電極と、この第１、第
２の電極と制御電極との間のいずれか一方の間の第１半
導体層に配設された、制御電極により発生する第１半導
体層の空乏層端よりも半導体基板に近接した空乏層端を
形成する空乏層形成手段と、を備えたものである。
界効果型半導体装置は、半絶縁性の半導体基板と、この
半導体基板の一主面上に配設された導電型の第１半導体
層と、この第１半導体層の表面上に配設された制御電極
と、この制御電極を挟み互いに対向して第１半導体層の
表面上に配設された第１、第２の電極と、この第１、第
２の電極と制御電極との間のいずれか一方の間の第１半
導体層に配設された、制御電極により発生する第１半導
体層の空乏層端よりも半導体基板に近接した空乏層端を
形成する空乏層形成手段と、を備えたものである。
【００１５】この第２の発明に係る電界効果型半導体装
置は、半絶縁性の半導体基板と、この半導体基板の一主
面上に配設された導電型の第１半導体層と、この第１半
導体層の表面上に配設された制御電極と、この制御電極
を挟み互いに対向して第１半導体層の表面上に配設され
た第１、第２の電極と、この第１、第２の電極と制御電
極との間のいずれか一方の間の第１半導体層に配設され
た、第１半導体層の不純物濃度より低い不純物濃度を有
する第２の半導体層と、を備えたものである。
置は、半絶縁性の半導体基板と、この半導体基板の一主
面上に配設された導電型の第１半導体層と、この第１半
導体層の表面上に配設された制御電極と、この制御電極
を挟み互いに対向して第１半導体層の表面上に配設され
た第１、第２の電極と、この第１、第２の電極と制御電
極との間のいずれか一方の間の第１半導体層に配設され
た、第１半導体層の不純物濃度より低い不純物濃度を有
する第２の半導体層と、を備えたものである。
【００１６】この第３の発明に係る電界効果型半導体装
置は、半絶縁性の半導体基板と、この半導体基板の一主
面上に配設された導電型の第１半導体層と、この第１半
導体層の表面上に配設された制御電極と、この制御電極
を挟み互いに対向して第１半導体層の表面上に配設され
た第１、第２の電極と、この第１、第２の電極それぞれ
と制御電極との間のいずれか一方の第１半導体層に形成
され、その第１半導体層厚みがその他の部分の第１半導
体層厚みよりも薄い狭窄部と、を備えたものである。
置は、半絶縁性の半導体基板と、この半導体基板の一主
面上に配設された導電型の第１半導体層と、この第１半
導体層の表面上に配設された制御電極と、この制御電極
を挟み互いに対向して第１半導体層の表面上に配設され
た第１、第２の電極と、この第１、第２の電極それぞれ
と制御電極との間のいずれか一方の第１半導体層に形成
され、その第１半導体層厚みがその他の部分の第１半導
体層厚みよりも薄い狭窄部と、を備えたものである。
【００１７】この第４の発明に係る電界効果型半導体装
置は、半絶縁性の半導体基板と、この半導体基板の一主
面上に配設された導電型の第１半導体層と、この第１半
導体層の表面上に併置された第１、第２の制御電極と、
この第１、第２の制御電極を挟み互いに対向して第１半
導体層の表面上に配設された第１、第２の電極と、第１
の制御電極に出力端が接続されるとともに入力信号が入
力された第２の制御電極により発生する第１半導体層の
空乏層よりも第１の制御電極により発生する第１半導体
層の空乏層が広がるように出力を発生する電源回路と、
を備えたものである。
置は、半絶縁性の半導体基板と、この半導体基板の一主
面上に配設された導電型の第１半導体層と、この第１半
導体層の表面上に併置された第１、第２の制御電極と、
この第１、第２の制御電極を挟み互いに対向して第１半
導体層の表面上に配設された第１、第２の電極と、第１
の制御電極に出力端が接続されるとともに入力信号が入
力された第２の制御電極により発生する第１半導体層の
空乏層よりも第１の制御電極により発生する第１半導体
層の空乏層が広がるように出力を発生する電源回路と、
を備えたものである。
【００１８】この第５の発明に係る電界効果型半導体装
置は、第４の発明に係る電界効果型半導体装置におい
て、電源回路を定電圧を印加する定電圧回路もしくは第
１、第２の電極の一方の出力電力レベルに対応した帰還
電圧を発生する帰還回路とするものである。
置は、第４の発明に係る電界効果型半導体装置におい
て、電源回路を定電圧を印加する定電圧回路もしくは第
１、第２の電極の一方の出力電力レベルに対応した帰還
電圧を発生する帰還回路とするものである。
【００１９】この第６の発明に係る電界効果型半導体装
置は、第１乃至第５の発明に係る電界効果型半導体装置
のいずれかにおいて、半導体をガリウムヒ素としたもの
である。
置は、第１乃至第５の発明に係る電界効果型半導体装置
のいずれかにおいて、半導体をガリウムヒ素としたもの
である。
【００２０】この第７の発明に係る電界効果型半導体装
置は、第１の半導体からなる半絶縁性の半導体基板と、
この半導体基板上に配設され、導電性の第１の半導体か
らなる第１半導体層と、この第１半導体層とヘテロ接合
構造により積層され、第１半導体層と同じ導電性の第２
の半導体からなる第２半導体層と、この第２半導体層と
ヘテロ接合構造により選択的に積層され、第１半導体層
と同じ導電性の第１の半導体からなる第３半導体層と、
この第３半導体層の表面上に互いに対向して配設された
第１、第２の電極と、この第１、第２の電極の間に挟ま
れて上記第２半導体層の表面上に配設された制御電極
と、を備えたものである。
置は、第１の半導体からなる半絶縁性の半導体基板と、
この半導体基板上に配設され、導電性の第１の半導体か
らなる第１半導体層と、この第１半導体層とヘテロ接合
構造により積層され、第１半導体層と同じ導電性の第２
の半導体からなる第２半導体層と、この第２半導体層と
ヘテロ接合構造により選択的に積層され、第１半導体層
と同じ導電性の第１の半導体からなる第３半導体層と、
この第３半導体層の表面上に互いに対向して配設された
第１、第２の電極と、この第１、第２の電極の間に挟ま
れて上記第２半導体層の表面上に配設された制御電極
と、を備えたものである。
【００２１】この第８の発明に係る電界効果型半導体装
置は、第７の発明に係る電界効果型半導体装置におい
て、制御電極が、第３半導体層を介して配設されたもの
である。
置は、第７の発明に係る電界効果型半導体装置におい
て、制御電極が、第３半導体層を介して配設されたもの
である。
【００２２】この第９の発明に係る電界効果型半導体装
置は、第７の発明に係る電界効果型半導体装置におい
て、制御電極が、直接第２半導体層の表面に接合された
ものである。
置は、第７の発明に係る電界効果型半導体装置におい
て、制御電極が、直接第２半導体層の表面に接合された
ものである。
【００２３】この第１０の発明に係る電界効果型半導体
装置は、第１の半導体からなる半絶縁性の半導体基板
と、この半導体基板上に配設され、絶縁性の第２の半導
体からなる第１半導体層と、この第１半導体層とヘテロ
接合構造により積層され、導電性の第１の半導体からな
る第２半導体層と、この第２半導体層の表面上に互いに
対向して配設された第１、第２の電極と、この第１、第
２の電極の間に挟まれて第２半導体層の表面上に配設さ
れた制御電極と、を備えたものである。
装置は、第１の半導体からなる半絶縁性の半導体基板
と、この半導体基板上に配設され、絶縁性の第２の半導
体からなる第１半導体層と、この第１半導体層とヘテロ
接合構造により積層され、導電性の第１の半導体からな
る第２半導体層と、この第２半導体層の表面上に互いに
対向して配設された第１、第２の電極と、この第１、第
２の電極の間に挟まれて第２半導体層の表面上に配設さ
れた制御電極と、を備えたものである。
【００２４】この第１１の発明に係る電界効果型半導体
装置は、第７乃至第１０の発明に係る電界効果型半導体
装置のいずれかにおいて、第１の半導体をガリウムヒ素
とし、第２の半導体をアルミニウムガリウムヒ素とした
ものである。
装置は、第７乃至第１０の発明に係る電界効果型半導体
装置のいずれかにおいて、第１の半導体をガリウムヒ素
とし、第２の半導体をアルミニウムガリウムヒ素とした
ものである。
【００２５】
【作用】第１の発明のように構成された電界効果型半導
体装置は、制御電極と第１の電極または第２の電極との
間に設けられた空乏層形成手段により、制御電極で発生
する第１半導体層の空乏層端よりも半導体基板に一層近
接した第１半導体層の空乏層を形成することができ、第
１の電極と第２の電極との間のキャリア移動を抑制し、
第１の電極と第２の電極との間の印加電圧に対する出力
信号の大きさを、所定の制御電圧を越える制御電圧の変
化に対して、変化し難くする。
体装置は、制御電極と第１の電極または第２の電極との
間に設けられた空乏層形成手段により、制御電極で発生
する第１半導体層の空乏層端よりも半導体基板に一層近
接した第１半導体層の空乏層を形成することができ、第
１の電極と第２の電極との間のキャリア移動を抑制し、
第１の電極と第２の電極との間の印加電圧に対する出力
信号の大きさを、所定の制御電圧を越える制御電圧の変
化に対して、変化し難くする。
【００２６】第２の発明のように構成された電界効果型
半導体装置は、制御電極と第１の電極または第２の電極
との間の低不純物層の表面空乏層厚みが制御電極空乏層
厚みよりも厚くなり、制御電極で発生する第１半導体層
の空乏層端よりも半導体基板に一層近接した第１半導体
層の空乏層を形成することができ、第１の電極と第２の
電極との間のキャリア移動を抑制し、第１の電極と第２
の電極との間の印加電圧に対する出力信号の大きさを、
所定の制御電圧を越える制御電圧の変化に対して、変化
し難くする。
半導体装置は、制御電極と第１の電極または第２の電極
との間の低不純物層の表面空乏層厚みが制御電極空乏層
厚みよりも厚くなり、制御電極で発生する第１半導体層
の空乏層端よりも半導体基板に一層近接した第１半導体
層の空乏層を形成することができ、第１の電極と第２の
電極との間のキャリア移動を抑制し、第１の電極と第２
の電極との間の印加電圧に対する出力信号の大きさを、
所定の制御電圧を越える制御電圧の変化に対して、変化
し難くする。
【００２７】第３の発明のように構成された電界効果型
半導体装置は、狭窄部の表面空乏層端は制御電極空乏層
端よりも半絶縁性の半導体基板に一層近接し、第１の電
極と第２の電極とのキャリア移動を抑制し、第１の電極
と第２の電極との間の印加電圧に対する出力信号の大き
さを、所定の制御電圧を越える制御電圧の変化に対し
て、変化し難くする。
半導体装置は、狭窄部の表面空乏層端は制御電極空乏層
端よりも半絶縁性の半導体基板に一層近接し、第１の電
極と第２の電極とのキャリア移動を抑制し、第１の電極
と第２の電極との間の印加電圧に対する出力信号の大き
さを、所定の制御電圧を越える制御電圧の変化に対し
て、変化し難くする。
【００２８】第４の発明のように構成された電界効果型
半導体装置は、電源回路の出力が印加された第１の制御
電極により発生する第１半導体層の空乏層の厚みが、入
力信号が入力された第２の制御電極により発生する第１
半導体層の空乏層よりも厚くなり第１の電極と第２の電
極とのキャリア移動を抑制し、第１の電極と第２の電極
との間の印加電圧に対する出力信号の大きさを、所定の
制御電圧を越える制御電圧の変化に対して、変化し難く
する。
半導体装置は、電源回路の出力が印加された第１の制御
電極により発生する第１半導体層の空乏層の厚みが、入
力信号が入力された第２の制御電極により発生する第１
半導体層の空乏層よりも厚くなり第１の電極と第２の電
極とのキャリア移動を抑制し、第１の電極と第２の電極
との間の印加電圧に対する出力信号の大きさを、所定の
制御電圧を越える制御電圧の変化に対して、変化し難く
する。
【００２９】第５の発明のように構成された電界効果型
半導体装置は、電源回路を簡単に構成できる。
半導体装置は、電源回路を簡単に構成できる。
【００３０】第６の発明のように構成された電界効果型
半導体装置は、電子易動度が高く、半導体絶縁性基板が
えられ、高速、低消費電力のデバイスを構成できる。
半導体装置は、電子易動度が高く、半導体絶縁性基板が
えられ、高速、低消費電力のデバイスを構成できる。
【００３１】第７の発明のように構成された電界効果型
半導体装置は、第１、第２の電極の間を移動するキャリ
アに対し、４箇所のヘテロ障壁が存在し、このヘテロ障
壁を越えるに必要とする第１の電極と第２の電極との間
の電圧をしきい値とし、飽和出力信号が大きくなるよう
に不連続に変化する。
半導体装置は、第１、第２の電極の間を移動するキャリ
アに対し、４箇所のヘテロ障壁が存在し、このヘテロ障
壁を越えるに必要とする第１の電極と第２の電極との間
の電圧をしきい値とし、飽和出力信号が大きくなるよう
に不連続に変化する。
【００３２】第８の発明のように構成された電界効果型
半導体装置は、第１半導体層と第３半導体層の二つの動
作層が構成され、第１の電極と第２の電極との間の印加
電圧が低い状態ではキャリアは第１半導体層を移動し、
第１の電極と第２の電極との間の印加電圧が所定のしき
い値以上でキャリアは第１半導体層を移動するキャリア
の量と第３半導体層を移動するキャリアの量との和とな
り、第１の電極と第２の電極との間の所定のしきい値電
圧以上で飽和出力信号が大きくなるように不連続に変化
する。
半導体装置は、第１半導体層と第３半導体層の二つの動
作層が構成され、第１の電極と第２の電極との間の印加
電圧が低い状態ではキャリアは第１半導体層を移動し、
第１の電極と第２の電極との間の印加電圧が所定のしき
い値以上でキャリアは第１半導体層を移動するキャリア
の量と第３半導体層を移動するキャリアの量との和とな
り、第１の電極と第２の電極との間の所定のしきい値電
圧以上で飽和出力信号が大きくなるように不連続に変化
する。
【００３３】第９の発明のように構成された電界効果型
半導体装置は、動作層は第１半導体層のみで構成され、
第１の電極と第２の電極との間の印加電圧が低い状態で
はキャリアは移動せず、所定のしきい値以上ではじめて
キャリアが移動することになり、第１の電極と第２の電
極との間の所定のしきい値電圧以上で飽和出力信号が大
きくなるように不連続に変化する。
半導体装置は、動作層は第１半導体層のみで構成され、
第１の電極と第２の電極との間の印加電圧が低い状態で
はキャリアは移動せず、所定のしきい値以上ではじめて
キャリアが移動することになり、第１の電極と第２の電
極との間の所定のしきい値電圧以上で飽和出力信号が大
きくなるように不連続に変化する。
【００３４】第１０の発明のように構成された電界効果
型半導体装置は、第１半導体層と第２半導体層との境界
近傍の第１半導体層の結晶性が低下し、第１の電極と第
２の電極との間の印加電圧が所定のしきい値以上で衝突
電離によりキャリアが発生し、一方の電極へのキャリア
移動が増大することになり、第１の電極と第２の電極と
の間の所定のしきい値電圧以上で飽和出力信号が大きく
なるように不連続に変化する。
型半導体装置は、第１半導体層と第２半導体層との境界
近傍の第１半導体層の結晶性が低下し、第１の電極と第
２の電極との間の印加電圧が所定のしきい値以上で衝突
電離によりキャリアが発生し、一方の電極へのキャリア
移動が増大することになり、第１の電極と第２の電極と
の間の所定のしきい値電圧以上で飽和出力信号が大きく
なるように不連続に変化する。
【００３５】第１１の発明のように構成された電界効果
型半導体装置は、安定なヘテロ接合構造が構成でき、信
頼性の高いデバイスを得ることができる。
型半導体装置は、安定なヘテロ接合構造が構成でき、信
頼性の高いデバイスを得ることができる。
【００３６】
実施例１ 図１はこの発明の電界効果型半導体装置の断面図で、こ
こでは一例としてＧaＡsショットキーゲート電界効果ト
ランジスタ（以下ＧaＡsＭＥＳＦＥＴという）を用いて
説明する。このＧaＡsＭＥＳＦＥＴは、例えば人工衛星
に搭載される高出力マイクロ波増幅用デバイスとして使
用されるもので、出力が数十ワット級のものである。
こでは一例としてＧaＡsショットキーゲート電界効果ト
ランジスタ（以下ＧaＡsＭＥＳＦＥＴという）を用いて
説明する。このＧaＡsＭＥＳＦＥＴは、例えば人工衛星
に搭載される高出力マイクロ波増幅用デバイスとして使
用されるもので、出力が数十ワット級のものである。
【００３７】図１において２１は半導体基板としての半
絶縁性のＧaＡs基板、２２は第１半導体層としての動作
層でｎ型ＧaＡs層である。２３及び２４はｎ型不純物の
高濃度ドーピング領域、２５は制御電極としてのゲート
電極、２６は第１の電極としてのソース電極、２７は第
２の電極としてのドレイン電極、４０は空乏層形成手段
の一つでありかつ第２の半導体層としてのｎ-型ＧaＡs
層である。ＧaＡs材料によって構成される集積回路装置
は、電子易動度が大きく、半導体絶縁性基板が得られる
ことから、高速かつ、低消費電力に構成することができ
る。
絶縁性のＧaＡs基板、２２は第１半導体層としての動作
層でｎ型ＧaＡs層である。２３及び２４はｎ型不純物の
高濃度ドーピング領域、２５は制御電極としてのゲート
電極、２６は第１の電極としてのソース電極、２７は第
２の電極としてのドレイン電極、４０は空乏層形成手段
の一つでありかつ第２の半導体層としてのｎ-型ＧaＡs
層である。ＧaＡs材料によって構成される集積回路装置
は、電子易動度が大きく、半導体絶縁性基板が得られる
ことから、高速かつ、低消費電力に構成することができ
る。
【００３８】図１において、半絶縁性ＧaＡs基板２１の
一主面上にエピタキシャル成長によりｎ型ＧaＡs層の動
作層２２を積層する。この動作層２２表面上にゲート電
極２５をショットキー接合により形成する。このゲート
電極２５を挟んで向い合って、動作層２２表面上にオー
ミック電極を形成し、ソース電極２６およびドレイン電
極２７とする。ソース電極２６およびドレイン電極２７
近傍の動作層２２は抵抗をさげるためにそれぞれｎ型不
純物の高濃度ドーピング領域２３及び２４が形成されて
いる。ゲート電極２５が配設された動作層２２とドレイ
ン電極２７近傍の高濃度ドーピング領域２４との間に動
作層２２より不純物濃度の低いｎ-型ＧaＡs層４０が設
けられている。
一主面上にエピタキシャル成長によりｎ型ＧaＡs層の動
作層２２を積層する。この動作層２２表面上にゲート電
極２５をショットキー接合により形成する。このゲート
電極２５を挟んで向い合って、動作層２２表面上にオー
ミック電極を形成し、ソース電極２６およびドレイン電
極２７とする。ソース電極２６およびドレイン電極２７
近傍の動作層２２は抵抗をさげるためにそれぞれｎ型不
純物の高濃度ドーピング領域２３及び２４が形成されて
いる。ゲート電極２５が配設された動作層２２とドレイ
ン電極２７近傍の高濃度ドーピング領域２４との間に動
作層２２より不純物濃度の低いｎ-型ＧaＡs層４０が設
けられている。
【００３９】このｎ-型ＧaＡs層４０はゲート電極２５
が配設された動作層２２とソース電極２６近傍の高濃度
ドーピング領域２３との間に設けてもよい。これらｎ-
型ＧaＡs層４０、動作層２２及び高濃度ドーピング領域
２３、２４の不純物濃度は、それぞれ０．１×１０17〜
３×１０17、１×１０17〜１０×１０17及び１０×１０
17〜３０×１０17で、単位は１／ｃｍ3である。
が配設された動作層２２とソース電極２６近傍の高濃度
ドーピング領域２３との間に設けてもよい。これらｎ-
型ＧaＡs層４０、動作層２２及び高濃度ドーピング領域
２３、２４の不純物濃度は、それぞれ０．１×１０17〜
３×１０17、１×１０17〜１０×１０17及び１０×１０
17〜３０×１０17で、単位は１／ｃｍ3である。
【００４０】次に動作について説明する。ＧaＡsＭＥＳ
ＦＥＴでは、一般にＧaＡs表面準位によりトラップされ
た電子による負電荷をＧaＡs中のドナーで補償するよう
に表面空乏層が拡がっている。ＧaＡsの場合、その表面
ポテンシャルはＧaＡsＭＥＳＦＥＴの製造方法によって
も異なるが、大きくてもショットキー障壁高さ程度であ
ることが知られている。
ＦＥＴでは、一般にＧaＡs表面準位によりトラップされ
た電子による負電荷をＧaＡs中のドナーで補償するよう
に表面空乏層が拡がっている。ＧaＡsの場合、その表面
ポテンシャルはＧaＡsＭＥＳＦＥＴの製造方法によって
も異なるが、大きくてもショットキー障壁高さ程度であ
ることが知られている。
【００４１】従ってこの実施例のようにｎ-型ＧaＡs層
４０を設けることにより、ｎ-型ＧaＡs層４０の表面空
乏層が疑似ゲ−ト空乏層となり、この疑似ゲ−ト空乏層
の厚みが所定のゲートバイアスＶgs印加時のゲ−ト空乏
層厚みよりも厚くなるようにすることにより、所定のゲ
ートバイアスＶgs以上にゲートバイアスＶgsを増加させ
ても、ドレイン電流は顕著には増大しない。
４０を設けることにより、ｎ-型ＧaＡs層４０の表面空
乏層が疑似ゲ−ト空乏層となり、この疑似ゲ−ト空乏層
の厚みが所定のゲートバイアスＶgs印加時のゲ−ト空乏
層厚みよりも厚くなるようにすることにより、所定のゲ
ートバイアスＶgs以上にゲートバイアスＶgsを増加させ
ても、ドレイン電流は顕著には増大しない。
【００４２】図２はこの実施例のＧaＡsＭＥＳＦＥＴの
Ｉ−Ｖ特性を示すグラフである。ここで、横軸はドレイ
ン電圧Ｖds、縦軸はドレイン電流Ｉds、パラメータはゲ
ートバイアスＶgsである。直線Ａは入力レベルが小の場
合の負荷線、ｐは動作点、直線Ｂは入力レベルが大の場
合の負荷線である。図２においては、ゲートバイアスＶ
gs＝−０．５Ｖ印加状態下でのゲ−ト空乏層厚みよりも
ｎ-型ＧaＡs層４０の表面空乏層が厚くなるように、ｎ-
型ＧaＡｓ層４０の不純物濃度を動作層２２の不純物濃
度より低く設定している。従って、ゲートバイアスＶ
ｇｓ＝−０．５Ｖ以上にゲートバイアスＶgsを増加させ
ても、ドレイン電流は顕著に増大せず、ゲートバイアス
Ｖgs＝−０．５Ｖ〜ゲートバイアスＶgs＝０．５Ｖの間
で、各ゲートバイアスＶgsに対応するＩ−Ｖ曲線相互の
間隔が詰まっていること認められる。
Ｉ−Ｖ特性を示すグラフである。ここで、横軸はドレイ
ン電圧Ｖds、縦軸はドレイン電流Ｉds、パラメータはゲ
ートバイアスＶgsである。直線Ａは入力レベルが小の場
合の負荷線、ｐは動作点、直線Ｂは入力レベルが大の場
合の負荷線である。図２においては、ゲートバイアスＶ
gs＝−０．５Ｖ印加状態下でのゲ−ト空乏層厚みよりも
ｎ-型ＧaＡs層４０の表面空乏層が厚くなるように、ｎ-
型ＧaＡｓ層４０の不純物濃度を動作層２２の不純物濃
度より低く設定している。従って、ゲートバイアスＶ
ｇｓ＝−０．５Ｖ以上にゲートバイアスＶgsを増加させ
ても、ドレイン電流は顕著に増大せず、ゲートバイアス
Ｖgs＝−０．５Ｖ〜ゲートバイアスＶgs＝０．５Ｖの間
で、各ゲートバイアスＶgsに対応するＩ−Ｖ曲線相互の
間隔が詰まっていること認められる。
【００４３】図３はこの実施例の相互コンダクタンスＧ
mのゲート−ソース間電圧Ｖgs依存性を示すグラフであ
る。図３において示されるように、高ゲートバイアスＶ
gs側で相互コンダクタンスＧmが低下している。このよ
うなＩ−Ｖ特性を示すＧaＡsＭＥＳＦＥＴに、無線周波
数以上の高周波（以下ＲＦという。ＲＦはＲａｄｉｏ
Ｆｒｅｑｕｅｎｃｙの略語である。）電力をゲートに入
力した場合、ＲＦ入力電力レベルに応じてドレイン電流
波形は変化する。
mのゲート−ソース間電圧Ｖgs依存性を示すグラフであ
る。図３において示されるように、高ゲートバイアスＶ
gs側で相互コンダクタンスＧmが低下している。このよ
うなＩ−Ｖ特性を示すＧaＡsＭＥＳＦＥＴに、無線周波
数以上の高周波（以下ＲＦという。ＲＦはＲａｄｉｏ
Ｆｒｅｑｕｅｎｃｙの略語である。）電力をゲートに入
力した場合、ＲＦ入力電力レベルに応じてドレイン電流
波形は変化する。
【００４４】図４はこの実施例のＧaＡsＭＥＳＦＥＴの
ＲＦ入力電力レベルに対応するドレイン電流波形を示す
グラフである。ここで、横軸は時間ｔ、縦軸はドレイン
電流Ｉdsで、波形Ａは入力電力レベルが小の場合、波形
Ｂは入力電力レベルが大の場合、直線ａは波形Ａの直流
成分、直線ｂは波形Ｂの直流成分である。次に、図２〜
図４により、この実施例のＧaＡsＭＥＳＦＥＴが高効率
であることを説明する。
ＲＦ入力電力レベルに対応するドレイン電流波形を示す
グラフである。ここで、横軸は時間ｔ、縦軸はドレイン
電流Ｉdsで、波形Ａは入力電力レベルが小の場合、波形
Ｂは入力電力レベルが大の場合、直線ａは波形Ａの直流
成分、直線ｂは波形Ｂの直流成分である。次に、図２〜
図４により、この実施例のＧaＡsＭＥＳＦＥＴが高効率
であることを説明する。
【００４５】図１に示すように動作点ｐを設定し、ＲＦ
電力を投入した場合、入力信号が小さい場合には、負荷
線は直線Ａのようになり、ＲＦドレイン電流波形は図４
の波形Ａに示されるように正弦波となり、ドレイン電流
の直流成分は直線ａで示され、動作点と同一値となる。
電力を投入した場合、入力信号が小さい場合には、負荷
線は直線Ａのようになり、ＲＦドレイン電流波形は図４
の波形Ａに示されるように正弦波となり、ドレイン電流
の直流成分は直線ａで示され、動作点と同一値となる。
【００４６】一方入力信号が大きい場合には、図１に示
すようなＩ−Ｖ特性を示すＧaＡsＭＥＳＦＥＴでは、Ｒ
Ｆドレイン電流波形は、負荷線が低ゲートバイアスＶgs
側でクリップされるために、図４の波形Ｂに示されるよ
うに、高いドレイン電流側で歪みを生じる。従って、平
均ドレイン電流、すなわちドレイン電流の直流成分は直
線ｂで示され、直線ａと比較して低下する。この結果、
投入直流電流Ｐdcは低下し、電力付加効率ηaddは増大
する。
すようなＩ−Ｖ特性を示すＧaＡsＭＥＳＦＥＴでは、Ｒ
Ｆドレイン電流波形は、負荷線が低ゲートバイアスＶgs
側でクリップされるために、図４の波形Ｂに示されるよ
うに、高いドレイン電流側で歪みを生じる。従って、平
均ドレイン電流、すなわちドレイン電流の直流成分は直
線ｂで示され、直線ａと比較して低下する。この結果、
投入直流電流Ｐdcは低下し、電力付加効率ηaddは増大
する。
【００４７】ＡＢ級、Ｂ級の増幅動作の場合では動作点
がもともと低いため、ＲＦドレイン電流の直流成分は入
力信号の振幅の増大に伴って増大する傾向があるが、こ
の実施例のように図１に示すようなＩ−Ｖ特性を有する
ＧaＡsＭＥＳＦＥＴでは、ドレイン電流の直流成分は減
少し効率が向上する。
がもともと低いため、ＲＦドレイン電流の直流成分は入
力信号の振幅の増大に伴って増大する傾向があるが、こ
の実施例のように図１に示すようなＩ−Ｖ特性を有する
ＧaＡsＭＥＳＦＥＴでは、ドレイン電流の直流成分は減
少し効率が向上する。
【００４８】以上においては、Ｉ−Ｖ特性として直流的
に観測されるものを例にとって説明したが、直流的には
図２のようになっていなくても、ゲート電圧を数ｎsec
〜数ｍsec程度程度パルス動作させて得られたパルスＩ
−Ｖ特性が図２に示すような特性を呈してもよい。これ
は、ＲＦ投入電力はゲート電圧を正弦的に変化させてい
るためである。
に観測されるものを例にとって説明したが、直流的には
図２のようになっていなくても、ゲート電圧を数ｎsec
〜数ｍsec程度程度パルス動作させて得られたパルスＩ
−Ｖ特性が図２に示すような特性を呈してもよい。これ
は、ＲＦ投入電力はゲート電圧を正弦的に変化させてい
るためである。
【００４９】実施例２ 図５はこの発明の他の一実施例であるＧaＡsＭＥＳＦＥ
Ｔの断面図である。図５において、４１は空乏層形成手
段の一つでありかつ動作層２２に設けられた狭窄部とし
ての段部である。その他の符号は実施例１と同様であ
る。この実施例では、ゲート電極２５のドレイン側の横
が堀込まれ、段部４１が形成され、この段部４１では動
作層２２であるｎ型ＧaＡs層の表面からＧaＡs基板２１
と動作層２２との境界までの距離が、ゲート電極２５の
配置された動作層２２でのこの距離に比較し小さくなっ
ている。
Ｔの断面図である。図５において、４１は空乏層形成手
段の一つでありかつ動作層２２に設けられた狭窄部とし
ての段部である。その他の符号は実施例１と同様であ
る。この実施例では、ゲート電極２５のドレイン側の横
が堀込まれ、段部４１が形成され、この段部４１では動
作層２２であるｎ型ＧaＡs層の表面からＧaＡs基板２１
と動作層２２との境界までの距離が、ゲート電極２５の
配置された動作層２２でのこの距離に比較し小さくなっ
ている。
【００５０】従って、段部４１の表面空乏層端は、ゲー
ト空乏層端よりもＧaＡs基板２１と動作層２２との境界
に近接する。このため、実施例１と同様に所定のゲート
バイアスＶgs印加時のゲート空乏層端よりも段部４１の
表面空乏層端は、ゲート空乏層端よりもＧaＡs基板２１
と動作層２２との境界に近接するように、段部４１を設
けることにより、所定のゲートバイアスＶgs以上にゲー
トバイアスＶgsを増加させても、ドレイン電流は顕著に
は増大しない。
ト空乏層端よりもＧaＡs基板２１と動作層２２との境界
に近接する。このため、実施例１と同様に所定のゲート
バイアスＶgs印加時のゲート空乏層端よりも段部４１の
表面空乏層端は、ゲート空乏層端よりもＧaＡs基板２１
と動作層２２との境界に近接するように、段部４１を設
けることにより、所定のゲートバイアスＶgs以上にゲー
トバイアスＶgsを増加させても、ドレイン電流は顕著に
は増大しない。
【００５１】この実施例のＧaＡsＭＥＳＦＥＴのＩ−Ｖ
特性は図２と同様になり、実施例１の動作説明で記載し
たように、投入直流電流Ｐdcは低下し、電力付加効率η
addは増大する。また、この実施例では、ゲート電極２
５のドレイン側の横が堀込まれ、段部４１が形成された
が、ゲート電極２５のソース側の横を堀込み段部４１形
成してもよい。
特性は図２と同様になり、実施例１の動作説明で記載し
たように、投入直流電流Ｐdcは低下し、電力付加効率η
addは増大する。また、この実施例では、ゲート電極２
５のドレイン側の横が堀込まれ、段部４１が形成された
が、ゲート電極２５のソース側の横を堀込み段部４１形
成してもよい。
【００５２】実施例３ 図６はこの発明のさらに他の一実施例であるＧaＡsＭＥ
ＳＦＥＴの一部を構成するデュアルゲートＧaＡsＭＥＳ
ＦＥＴの断面図である。図６において、４２はデュアル
ゲートＧaＡsＭＥＳＦＥＴ、４３は第１の制御電極とし
てのゲート電極、４４は第２の制御電極としての制御ゲ
ート電極、４５はリセスである。他の符号は実施例１と
同様である。
ＳＦＥＴの一部を構成するデュアルゲートＧaＡsＭＥＳ
ＦＥＴの断面図である。図６において、４２はデュアル
ゲートＧaＡsＭＥＳＦＥＴ、４３は第１の制御電極とし
てのゲート電極、４４は第２の制御電極としての制御ゲ
ート電極、４５はリセスである。他の符号は実施例１と
同様である。
【００５３】図７はこの実施例であるＧaＡsＭＥＳＦＥ
Ｔの構成を示す回路図である。図７において、４２はデ
ュアルゲートＧaＡsＭＥＳＦＥＴ、４３はゲート電極、
４４は制御ゲート電極、４６はカップラ、４７は平滑キ
ャパシタ、４８は検波ダイオード、４９はインバータ回
路、５０は電源回路としての帰還回路である。そして、
制御ゲート電極４４と帰還回路５０で空乏層形成手段を
形成している。
Ｔの構成を示す回路図である。図７において、４２はデ
ュアルゲートＧaＡsＭＥＳＦＥＴ、４３はゲート電極、
４４は制御ゲート電極、４６はカップラ、４７は平滑キ
ャパシタ、４８は検波ダイオード、４９はインバータ回
路、５０は電源回路としての帰還回路である。そして、
制御ゲート電極４４と帰還回路５０で空乏層形成手段を
形成している。
【００５４】図６において、デュアルゲートＧaＡsＭＥ
ＳＦＥＴ４２は半絶縁性ＧaＡs基板２１の一主面上にエ
ピタキシャル成長によりｎ型ＧaＡs層の動作層２２を積
層し、この動作層２２表面上にリセス４５を併置し、こ
のリセス４５にゲート電極４３、制御ゲート電極４４を
ショットキー接合により配置し、これらゲート電極４
３、制御ゲート電極４４を挟んで互いに対向させて動作
層２２表面上にオーミック電極を形成し、ソース電極２
６およびドレイン電極２７とする。ソース電極２６およ
びドレイン電極２７近傍の動作層２２は抵抗をさげるた
めにそれぞれｎ型不純物の高濃度ドーピング領域２３及
び２４が形成されている。
ＳＦＥＴ４２は半絶縁性ＧaＡs基板２１の一主面上にエ
ピタキシャル成長によりｎ型ＧaＡs層の動作層２２を積
層し、この動作層２２表面上にリセス４５を併置し、こ
のリセス４５にゲート電極４３、制御ゲート電極４４を
ショットキー接合により配置し、これらゲート電極４
３、制御ゲート電極４４を挟んで互いに対向させて動作
層２２表面上にオーミック電極を形成し、ソース電極２
６およびドレイン電極２７とする。ソース電極２６およ
びドレイン電極２７近傍の動作層２２は抵抗をさげるた
めにそれぞれｎ型不純物の高濃度ドーピング領域２３及
び２４が形成されている。
【００５５】図７において、デュアルゲートＧaＡsＭＥ
ＳＦＥＴ４２のドレイン電極２７はカップラ４６を介し
て検波ダイオード４８のアノードに接続され、さらに検
波ダイオード４８のカソードは平滑キャパシタ４７を介
して接地されている。また、検波ダイオード４８のカソ
ードと平滑キャパシタ４７との接続点からインバータ回
路４９を介して制御ゲート電極４４に接続されている。
デュアルゲートＧaＡsＭＥＳＦＥＴ４２のソース電極２
６は接地されている。
ＳＦＥＴ４２のドレイン電極２７はカップラ４６を介し
て検波ダイオード４８のアノードに接続され、さらに検
波ダイオード４８のカソードは平滑キャパシタ４７を介
して接地されている。また、検波ダイオード４８のカソ
ードと平滑キャパシタ４７との接続点からインバータ回
路４９を介して制御ゲート電極４４に接続されている。
デュアルゲートＧaＡsＭＥＳＦＥＴ４２のソース電極２
６は接地されている。
【００５６】次に動作について説明する。ゲート電極４
３に対応してデュアルゲートＧaＡsＭＥＳＦＥＴ４２の
ドレイン電極２７から出力信号が出力し、この出力信号
が検波ダイオード４８と平滑キャパシタ４７とにより検
波され、その直流成分電圧がインバータ回路４９により
反転され、制御ゲート電極４４に負の帰還電圧が印加さ
れる。
３に対応してデュアルゲートＧaＡsＭＥＳＦＥＴ４２の
ドレイン電極２７から出力信号が出力し、この出力信号
が検波ダイオード４８と平滑キャパシタ４７とにより検
波され、その直流成分電圧がインバータ回路４９により
反転され、制御ゲート電極４４に負の帰還電圧が印加さ
れる。
【００５７】図８はこの実施例のデュアルゲートＧaＡs
ＭＥＳＦＥＴ４２の制御ゲート電極４４に電圧を印加し
た場合のＧaＡsＭＥＳＦＥＴの相互コンダクタンスＧm
の制御ゲート電極印加電圧依存性を示すグラフである。
ここで縦軸は相互コンダクタンスＧm、横軸はゲート−
ソース間電圧Ｖgs1、パラメータは制御ゲート−ソース
間電圧Ｖgs2である。
ＭＥＳＦＥＴ４２の制御ゲート電極４４に電圧を印加し
た場合のＧaＡsＭＥＳＦＥＴの相互コンダクタンスＧm
の制御ゲート電極印加電圧依存性を示すグラフである。
ここで縦軸は相互コンダクタンスＧm、横軸はゲート−
ソース間電圧Ｖgs1、パラメータは制御ゲート−ソース
間電圧Ｖgs2である。
【００５８】図８に示されるように、これは、先の実施
例１や実施例２に記載した相互コンダクタンスＧmのゲ
ート−ソース間電圧Ｖgs依存性と同様の傾向を示す。つ
まり、制御ゲート電極４４荷より生じる空乏層は制御ゲ
ート電極４４への帰還電圧により、実施例１や実施例２
のＧaＡs表面空乏層と同様の働きをする。すなわち、ゲ
ート電極４３に対応したドレイン電極２７からの出力信
号に対応して帰還された制御電圧を制御ゲート電極４４
に印加することにより、ゲート電極４３下の動作層２２
の空乏層より制御ゲート電極４４下の動作層２２の空乏
層の方が厚くなり、高ゲート電圧側でドレイン電流は顕
著には増大しない。従って、ゲート電極４３にＲＦ電力
を入力した場合に、ＲＦドレイン電流の直流成分を低減
でき高効率化を図ることができる。
例１や実施例２に記載した相互コンダクタンスＧmのゲ
ート−ソース間電圧Ｖgs依存性と同様の傾向を示す。つ
まり、制御ゲート電極４４荷より生じる空乏層は制御ゲ
ート電極４４への帰還電圧により、実施例１や実施例２
のＧaＡs表面空乏層と同様の働きをする。すなわち、ゲ
ート電極４３に対応したドレイン電極２７からの出力信
号に対応して帰還された制御電圧を制御ゲート電極４４
に印加することにより、ゲート電極４３下の動作層２２
の空乏層より制御ゲート電極４４下の動作層２２の空乏
層の方が厚くなり、高ゲート電圧側でドレイン電流は顕
著には増大しない。従って、ゲート電極４３にＲＦ電力
を入力した場合に、ＲＦドレイン電流の直流成分を低減
でき高効率化を図ることができる。
【００５９】この実施例では、インバータ回路４９を用
いているが、出力電力の検波電圧に応じて演算した電圧
を発生する演算回路を用いてもよい。さらに、制御ゲー
ト電極４４とソース電極２６間に一定電圧を印加する定
電圧回路を用いてもよい。
いているが、出力電力の検波電圧に応じて演算した電圧
を発生する演算回路を用いてもよい。さらに、制御ゲー
ト電極４４とソース電極２６間に一定電圧を印加する定
電圧回路を用いてもよい。
【００６０】実施例４ 図９はこの発明のさらに他の一実施例であるＧaＡsＭＥ
ＳＦＥＴの断面図である。図９において、６０は第１の
半導体からなる第１半導体層としての第２動作層でｎ型
ＧaＡs層からなり、６１は第２の半導体からなる第２半
導体層としてのｎ型ＡlＧaＡs層、６３は第１の半導体
からなる第３半導体層としての第１動作層でｎ型ＧaＡs
層からなる。その他の符号は実施例１と同様である。
ＳＦＥＴの断面図である。図９において、６０は第１の
半導体からなる第１半導体層としての第２動作層でｎ型
ＧaＡs層からなり、６１は第２の半導体からなる第２半
導体層としてのｎ型ＡlＧaＡs層、６３は第１の半導体
からなる第３半導体層としての第１動作層でｎ型ＧaＡs
層からなる。その他の符号は実施例１と同様である。
【００６１】また第２動作層６０のｎ型ＧaＡs層は、ド
ーピング濃度が６×１０17／ｃｍ3、層の厚さは３００
Åである。ｎ型ＡlＧaＡs層６１は、Ａl組成Ｘ＝０．２
４、ドーピング濃度が５×１０16／ｃｍ3、層の厚さは
３００Åである。
ーピング濃度が６×１０17／ｃｍ3、層の厚さは３００
Åである。ｎ型ＡlＧaＡs層６１は、Ａl組成Ｘ＝０．２
４、ドーピング濃度が５×１０16／ｃｍ3、層の厚さは
３００Åである。
【００６２】図９において、半絶縁性ＧaＡs基板２１の
一主面上にエピタキシャル成長によりｎ型ＧaＡs層の第
２動作層６０を積層する。この第２動作層６０との接合
面をヘテロ接合構造として、第２動作層６０表面上にｎ
型ＡlＧaＡs層６１をエピタキシャル成長により形成
し、さらにこのｎ型ＡlＧaＡs層６１との接合面をヘテ
ロ接合構造として、ｎ型ＡlＧaＡs層６１の表面上に第
１動作層６３をエピタキシャル成長により形成する。こ
の第１動作層６３表面にリセス４５を設け、このリセス
４５表面にゲート電極２５をショットキー接合により形
成する。このゲート電極２５を挟んで向い合って、第１
動作層６３表面上にオーミック電極を形成し、ソース電
極２６およびドレイン電極２７とする。ソース電極２６
およびドレイン電極２７近傍の第１動作層６３は抵抗を
さげるためにそれぞれｎ型不純物の高濃度ドーピング領
域２３及び２４が形成されている。
一主面上にエピタキシャル成長によりｎ型ＧaＡs層の第
２動作層６０を積層する。この第２動作層６０との接合
面をヘテロ接合構造として、第２動作層６０表面上にｎ
型ＡlＧaＡs層６１をエピタキシャル成長により形成
し、さらにこのｎ型ＡlＧaＡs層６１との接合面をヘテ
ロ接合構造として、ｎ型ＡlＧaＡs層６１の表面上に第
１動作層６３をエピタキシャル成長により形成する。こ
の第１動作層６３表面にリセス４５を設け、このリセス
４５表面にゲート電極２５をショットキー接合により形
成する。このゲート電極２５を挟んで向い合って、第１
動作層６３表面上にオーミック電極を形成し、ソース電
極２６およびドレイン電極２７とする。ソース電極２６
およびドレイン電極２７近傍の第１動作層６３は抵抗を
さげるためにそれぞれｎ型不純物の高濃度ドーピング領
域２３及び２４が形成されている。
【００６３】次にこの実施例の動作について説明する。
図９に示された構成のＧaＡsＭＥＳＦＥＴのソース電極
２６とドレイン電極２７との間に電圧を印加したとき、
ドレイン電流の経路としては、第１動作層６３と第２動
作層６０が存在する。しかしながら、ソース電極２６か
ら発した電子はドレイン電極２７に至るまで４つのｎ型
ＧaＡs／ｎ型ＡlＧaＡsヘテロ障壁を越えることが必要
である。特にソース電極２６側の第１動作層６３／ｎ型
ＡlＧaＡs層６１のヘテロ障壁とドレイン電極２７側の
第２動作層６０／ｎ型ＡlＧaＡs６１ヘテロ障壁とはダ
イオードに逆方向バイアス電圧が印加されるのと同様に
なり、ドレイン電圧Ｖdsが所定のしきい値電圧を越えな
いと第２動作層６０には電流が流れないことになる。
図９に示された構成のＧaＡsＭＥＳＦＥＴのソース電極
２６とドレイン電極２７との間に電圧を印加したとき、
ドレイン電流の経路としては、第１動作層６３と第２動
作層６０が存在する。しかしながら、ソース電極２６か
ら発した電子はドレイン電極２７に至るまで４つのｎ型
ＧaＡs／ｎ型ＡlＧaＡsヘテロ障壁を越えることが必要
である。特にソース電極２６側の第１動作層６３／ｎ型
ＡlＧaＡs層６１のヘテロ障壁とドレイン電極２７側の
第２動作層６０／ｎ型ＡlＧaＡs６１ヘテロ障壁とはダ
イオードに逆方向バイアス電圧が印加されるのと同様に
なり、ドレイン電圧Ｖdsが所定のしきい値電圧を越えな
いと第２動作層６０には電流が流れないことになる。
【００６４】このため、ドレイン電圧Ｖdsがしきい値電
圧より低い場合には、ドレイン電流Ｉds1は第１動作層
６３を経路として流れ、ドレイン電圧Ｖdsがしきい値電
圧より高くなると、第１動作層６３を流れるＩds1に加
えて、第２動作層６０を流れるドレイン電流Ｉds2が加
わることになる。飽和ドレイン電流が所定のドレイン電
圧以上において増大する。
圧より低い場合には、ドレイン電流Ｉds1は第１動作層
６３を経路として流れ、ドレイン電圧Ｖdsがしきい値電
圧より高くなると、第１動作層６３を流れるＩds1に加
えて、第２動作層６０を流れるドレイン電流Ｉds2が加
わることになる。飽和ドレイン電流が所定のドレイン電
圧以上において増大する。
【００６５】図１０はこの実施例の構成によるＧaＡsＭ
ＥＳＦＥＴのＩ−Ｖ特性を示すグラフである。ここで、
横軸はドレイン電圧Ｖds、縦軸はドレイン電流Ｉds、パ
ラメータはゲートバイアスＶgsである。またＡは負荷
線、ｐは動作点である。図１０に示されるように、飽和
ドレイン電流が所定のドレイン電圧以上において増大す
るＩ−Ｖ特性を有することになる。さらに、この場合の
ドレイン電流Ｉds2が流れ出すドレイン電圧Ｖdsのしき
い値は、ｎ型ＡlＧaＡs６１のドーピング濃度が低くな
るほど、またｎ型ＡlＧaＡｓ６１の層厚みが厚くなるほ
ど高くなる。
ＥＳＦＥＴのＩ−Ｖ特性を示すグラフである。ここで、
横軸はドレイン電圧Ｖds、縦軸はドレイン電流Ｉds、パ
ラメータはゲートバイアスＶgsである。またＡは負荷
線、ｐは動作点である。図１０に示されるように、飽和
ドレイン電流が所定のドレイン電圧以上において増大す
るＩ−Ｖ特性を有することになる。さらに、この場合の
ドレイン電流Ｉds2が流れ出すドレイン電圧Ｖdsのしき
い値は、ｎ型ＡlＧaＡs６１のドーピング濃度が低くな
るほど、またｎ型ＡlＧaＡｓ６１の層厚みが厚くなるほ
ど高くなる。
【００６６】例えば、ｎ型ＡｌＧaＡs層６１でＡl組成
Ｘ＝０．２４、ドーピング濃度は５×１０16／ｃｍ3、
層の厚さは３００Åの場合には約３Ｖ程度になる。そし
て、図１０に示されるような、Ｉ−Ｖ特性を示すＧaＡs
ＭＥＳＦＥＴにＲＦ電力をゲートに入力した場合、図４
と同様にＲＦ入力電力レベルに対応するドレイン電流波
形を歪ませることができるため、投入直流電力成分を低
減でき、結果的に高効率のＧaＡsＭＥＳＦＥＴを得るこ
とができる。
Ｘ＝０．２４、ドーピング濃度は５×１０16／ｃｍ3、
層の厚さは３００Åの場合には約３Ｖ程度になる。そし
て、図１０に示されるような、Ｉ−Ｖ特性を示すＧaＡs
ＭＥＳＦＥＴにＲＦ電力をゲートに入力した場合、図４
と同様にＲＦ入力電力レベルに対応するドレイン電流波
形を歪ませることができるため、投入直流電力成分を低
減でき、結果的に高効率のＧaＡsＭＥＳＦＥＴを得るこ
とができる。
【００６７】実施例５ 図１１はこの発明のさらに他の一実施例であるＧaＡsＭ
ＥＳＦＥＴの断面図である。図１１において、この実施
例は実施例４のリセス４５を第１動作層６３を貫通する
ように設け、ｎ型ＡlＧaＡs層６１に直接ゲート電極２
５をショットキー接合により形成するものである。他の
構成は実施例４と同様である。
ＥＳＦＥＴの断面図である。図１１において、この実施
例は実施例４のリセス４５を第１動作層６３を貫通する
ように設け、ｎ型ＡlＧaＡs層６１に直接ゲート電極２
５をショットキー接合により形成するものである。他の
構成は実施例４と同様である。
【００６８】このような構成にすることにより、ドレイ
ン電流の経路としては、第２動作層６０のみとなり、ド
レイン電圧Ｖdsが所定のしきい値電圧を越えないと第２
動作層６０には電流が流れないから、所定のしきい値以
下のドレイン電圧Ｖdsではドレイン電流が０で、所定の
しきい値以上のドレイン電圧Ｖdsではじめてドレイン電
流Ｉds2が流れる。
ン電流の経路としては、第２動作層６０のみとなり、ド
レイン電圧Ｖdsが所定のしきい値電圧を越えないと第２
動作層６０には電流が流れないから、所定のしきい値以
下のドレイン電圧Ｖdsではドレイン電流が０で、所定の
しきい値以上のドレイン電圧Ｖdsではじめてドレイン電
流Ｉds2が流れる。
【００６９】図１２はこの実施例の構成によるＧaＡsＭ
ＥＳＦＥＴのＩ−Ｖ特性を示すグラフである。ここで、
横軸はドレイン電圧Ｖds、縦軸はドレイン電流Ｉds、パ
ラメータはゲートバイアスＶgsである。このようなＩ−
Ｖ特性を有するＧaＡsＭＥＳＦＥＴはクリップ量がより
急峻になるので、平均ドレイン電流、すなわちドレイン
電流の直流成分は、所定のしきい値以下のドレイン電圧
でドレイン電流Ｉds1が流れる場合に比較して、より低
くなり、それだけ効率が向上する。
ＥＳＦＥＴのＩ−Ｖ特性を示すグラフである。ここで、
横軸はドレイン電圧Ｖds、縦軸はドレイン電流Ｉds、パ
ラメータはゲートバイアスＶgsである。このようなＩ−
Ｖ特性を有するＧaＡsＭＥＳＦＥＴはクリップ量がより
急峻になるので、平均ドレイン電流、すなわちドレイン
電流の直流成分は、所定のしきい値以下のドレイン電圧
でドレイン電流Ｉds1が流れる場合に比較して、より低
くなり、それだけ効率が向上する。
【００７０】実施例６ 図１３はこの発明のさらに他の一実施例であるＧaＡsＭ
ＥＳＦＥＴの断面図である。図１３において、６４は第
１半導体層としてのｉ型ＡlＧaＡsバッファ層、６５は
第２半導体層としてのｎ型ＧaＡs層の動作層である。他
の符号は実施例４と同様である。
ＥＳＦＥＴの断面図である。図１３において、６４は第
１半導体層としてのｉ型ＡlＧaＡsバッファ層、６５は
第２半導体層としてのｎ型ＧaＡs層の動作層である。他
の符号は実施例４と同様である。
【００７１】図１３において、半絶縁性ＧaＡs基板２１
との接合面をヘテロ接合構造として、半絶縁性ＧaＡs基
板２１の一主面上に、絶縁性半導体からなるｉ型ＡlＧa
Ａsバッファ層６４をエピタキシャル成長により形成
し、さらにｉ型ＡlＧaＡsバッファ層６４との接合面を
ヘテロ接合構造として、ｎ型ＡlＧaＡs層６１の表面上
にｎ型ＧaＡs層の動作層６５をエピタキシャル成長によ
り形成する。この動作層６５表面にリセス４５を設け、
このリセス４５表面にゲート電極２５を、またゲート電
極２５を挟み互いに対向して動作層６５表面にソース電
極２６およびドレイン電極２７を設けたものである。
との接合面をヘテロ接合構造として、半絶縁性ＧaＡs基
板２１の一主面上に、絶縁性半導体からなるｉ型ＡlＧa
Ａsバッファ層６４をエピタキシャル成長により形成
し、さらにｉ型ＡlＧaＡsバッファ層６４との接合面を
ヘテロ接合構造として、ｎ型ＡlＧaＡs層６１の表面上
にｎ型ＧaＡs層の動作層６５をエピタキシャル成長によ
り形成する。この動作層６５表面にリセス４５を設け、
このリセス４５表面にゲート電極２５を、またゲート電
極２５を挟み互いに対向して動作層６５表面にソース電
極２６およびドレイン電極２７を設けたものである。
【００７２】一般に、ＡlＧaＡs層上にｎ型ＧaＡs層を
エピタキシャル成長する場合、ＡlＧaＡs／ｎ型ＧaＡs
界面近傍のｎ型ＧaＡs層の結晶性が悪くなる。このため
通常はＡlＧaＡs／ｎ型ＧaＡs界面にｉ型ＧaＡs層を挿
入する。この実施例ではこの結晶性の低下に着目し、Ａ
lＧaＡs層のＡlの組成をＸ＝０．１〜０．８の範囲とし
てヘテロ接合構造を構成し、ＡlＧaＡs／ｎ型ＧaＡs界
面に結晶性の低下した層を設けるものである。
エピタキシャル成長する場合、ＡlＧaＡs／ｎ型ＧaＡs
界面近傍のｎ型ＧaＡs層の結晶性が悪くなる。このため
通常はＡlＧaＡs／ｎ型ＧaＡs界面にｉ型ＧaＡs層を挿
入する。この実施例ではこの結晶性の低下に着目し、Ａ
lＧaＡs層のＡlの組成をＸ＝０．１〜０．８の範囲とし
てヘテロ接合構造を構成し、ＡlＧaＡs／ｎ型ＧaＡs界
面に結晶性の低下した層を設けるものである。
【００７３】この実施例のようにＧaＡsＭＥＳＦＥＴの
ｉ型ＡlＧaＡsバッファ層６４とｎ型ＧaＡs層とで直接
ヘテロ接合を行なうことにより、ｉ型ＡlＧaＡsバッフ
ァ層６４とｎ型ＧaＡs層との境界で結晶性の低下した層
が形成され、所定のドレイン電圧Ｖds以上でこの結晶性
の低下した層で衝突電離により、電子及び正孔は発生す
る。このうち電子はドレイン電極２７に流れ込むためド
レイン電流Ｉdsが増大する。
ｉ型ＡlＧaＡsバッファ層６４とｎ型ＧaＡs層とで直接
ヘテロ接合を行なうことにより、ｉ型ＡlＧaＡsバッフ
ァ層６４とｎ型ＧaＡs層との境界で結晶性の低下した層
が形成され、所定のドレイン電圧Ｖds以上でこの結晶性
の低下した層で衝突電離により、電子及び正孔は発生す
る。このうち電子はドレイン電極２７に流れ込むためド
レイン電流Ｉdsが増大する。
【００７４】このため図１０に示した実施例４のＩ−Ｖ
特性と同様のＩ−Ｖ特性を示すことになり、ＲＦ電力を
ゲートに入力した場合、ＲＦ入力電力レベルに対応する
ドレイン電流波形を歪ませることができるため、投入直
流電力成分を低減でき、結果的に高効率のＧaＡsＭＥＳ
ＦＥＴを得ることができる。また、この実施例では半絶
縁性ＧaＡs基板２１とｎ型ＧaＡs層の動作層６３との間
にｉ型ＡlＧaＡsバッファ層６４を設けるだけでよいの
で、製造工程が簡単になり、安価なＧaＡsＭＥＳＦＥＴ
を提供できる。
特性と同様のＩ−Ｖ特性を示すことになり、ＲＦ電力を
ゲートに入力した場合、ＲＦ入力電力レベルに対応する
ドレイン電流波形を歪ませることができるため、投入直
流電力成分を低減でき、結果的に高効率のＧaＡsＭＥＳ
ＦＥＴを得ることができる。また、この実施例では半絶
縁性ＧaＡs基板２１とｎ型ＧaＡs層の動作層６３との間
にｉ型ＡlＧaＡsバッファ層６４を設けるだけでよいの
で、製造工程が簡単になり、安価なＧaＡsＭＥＳＦＥＴ
を提供できる。
【００７５】
【発明の効果】この発明は以上説明したように構成され
ているので以下に示すような効果がある。第１の発明の
ように構成された電界効果型半導体装置は、制御電極と
第１の電極または第２の電極との間に設けられた空乏層
形成手段により、制御電極で発生する第１半導体層の空
乏層端よりも半導体基板に一層近接した第１半導体層の
空乏層を形成することができ、第１の電極と第２の電極
とのキャリア移動を抑制し、第１の電極と第２の電極と
の間の印加電圧に対する出力信号の大きさを、所定の制
御電圧を越える制御電圧の変化に対して、変化し難くす
る。このため大信号入力時の出力信号を歪ませることが
でき、出力信号の直流成分を低減でき、延いては高出力
で、高効率のデバイスを得ることができる。
ているので以下に示すような効果がある。第１の発明の
ように構成された電界効果型半導体装置は、制御電極と
第１の電極または第２の電極との間に設けられた空乏層
形成手段により、制御電極で発生する第１半導体層の空
乏層端よりも半導体基板に一層近接した第１半導体層の
空乏層を形成することができ、第１の電極と第２の電極
とのキャリア移動を抑制し、第１の電極と第２の電極と
の間の印加電圧に対する出力信号の大きさを、所定の制
御電圧を越える制御電圧の変化に対して、変化し難くす
る。このため大信号入力時の出力信号を歪ませることが
でき、出力信号の直流成分を低減でき、延いては高出力
で、高効率のデバイスを得ることができる。
【００７６】第２の発明のように構成された電界効果型
半導体装置は、制御電極と第１の電極または第２の電極
との間の低不純物層の表面空乏層厚みが制御電極空乏層
厚みよりも厚くなり、制御電極で発生する第１半導体層
の空乏層端よりも半導体基板に一層近接した第１半導体
層の空乏層を形成することができ、第１の電極と第２の
電極とのキャリア移動を抑制し、第１の電極と第２の電
極との間の印加電圧に対する出力信号の大きさを、所定
の制御電圧を越える制御電圧の変化に対して、変化し難
くする。このため大信号入力時の出力信号を歪ませるこ
とができ、出力信号の直流成分を低減でき、延いては高
出力で、高効率のデバイスを得ることができる。
半導体装置は、制御電極と第１の電極または第２の電極
との間の低不純物層の表面空乏層厚みが制御電極空乏層
厚みよりも厚くなり、制御電極で発生する第１半導体層
の空乏層端よりも半導体基板に一層近接した第１半導体
層の空乏層を形成することができ、第１の電極と第２の
電極とのキャリア移動を抑制し、第１の電極と第２の電
極との間の印加電圧に対する出力信号の大きさを、所定
の制御電圧を越える制御電圧の変化に対して、変化し難
くする。このため大信号入力時の出力信号を歪ませるこ
とができ、出力信号の直流成分を低減でき、延いては高
出力で、高効率のデバイスを得ることができる。
【００７７】第３の発明のように構成された電界効果型
半導体装置は、狭窄部の表面空乏層端は制御電極空乏層
端よりも半絶縁性の半導体基板に一層近接し、第１の電
極と第２の電極とのキャリア移動を抑制し、第１の電極
と第２の電極との間の印加電圧に対する出力信号の大き
さを、所定の制御電圧を越える制御電圧の変化に対し
て、変化し難くする。このため大信号入力時の出力信号
を歪ませることができ、出力信号の直流成分を低減で
き、延いては高出力で、高効率のデバイスを得ることが
できる。
半導体装置は、狭窄部の表面空乏層端は制御電極空乏層
端よりも半絶縁性の半導体基板に一層近接し、第１の電
極と第２の電極とのキャリア移動を抑制し、第１の電極
と第２の電極との間の印加電圧に対する出力信号の大き
さを、所定の制御電圧を越える制御電圧の変化に対し
て、変化し難くする。このため大信号入力時の出力信号
を歪ませることができ、出力信号の直流成分を低減で
き、延いては高出力で、高効率のデバイスを得ることが
できる。
【００７８】第４の発明のように構成された電界効果型
半導体装置は、電源回路の出力が印加された第１の制御
電極により発生する第１半導体層の空乏層の厚みが、入
力信号が入力された第２の制御電極により発生する第１
半導体層の空乏層よりも厚くなり第１の電極と第２の電
極とのキャリア移動を抑制し、第１の電極と第２の電極
との間の印加電圧に対する出力信号の大きさを、所定の
制御電圧を越える制御電圧の変化に対して、変化し難く
する。このため大信号入力時の出力信号を歪ませること
ができ、出力信号の直流成分を低減でき、延いては高出
力で、高効率のデバイスを得ることができる。
半導体装置は、電源回路の出力が印加された第１の制御
電極により発生する第１半導体層の空乏層の厚みが、入
力信号が入力された第２の制御電極により発生する第１
半導体層の空乏層よりも厚くなり第１の電極と第２の電
極とのキャリア移動を抑制し、第１の電極と第２の電極
との間の印加電圧に対する出力信号の大きさを、所定の
制御電圧を越える制御電圧の変化に対して、変化し難く
する。このため大信号入力時の出力信号を歪ませること
ができ、出力信号の直流成分を低減でき、延いては高出
力で、高効率のデバイスを得ることができる。
【００７９】この第５の発明のように構成された電界効
果型半導体装置は、第４の発明に係る電界効果型半導体
装置において、電源回路を定電圧を印加する定電圧回路
もしくは第１、第２の電極の一方の出力電力レベルに対
応した帰還電圧を発生する帰還回路としているので、電
源回路を簡単に構成でき、安価なデバイスを得ることが
できる。
果型半導体装置は、第４の発明に係る電界効果型半導体
装置において、電源回路を定電圧を印加する定電圧回路
もしくは第１、第２の電極の一方の出力電力レベルに対
応した帰還電圧を発生する帰還回路としているので、電
源回路を簡単に構成でき、安価なデバイスを得ることが
できる。
【００８０】この第６の発明のように構成された電界効
果型半導体装置は、第１乃至第５の発明に係る電界効果
型半導体装置のいずれかにおいて、半導体をガリウムヒ
素としたものであり、高速、低消費電力のデバイスを構
成でき、高性能なデバイスを得ることができる。
果型半導体装置は、第１乃至第５の発明に係る電界効果
型半導体装置のいずれかにおいて、半導体をガリウムヒ
素としたものであり、高速、低消費電力のデバイスを構
成でき、高性能なデバイスを得ることができる。
【００８１】第７の発明のように構成された電界効果型
半導体装置は、第１、第２の電極の間を移動するキャリ
アに対し、４箇所のヘテロ障壁が存在し、このヘテロ障
壁を越えるに必要とする第１の電極と第２の電極との間
の電圧をしきい値とし、飽和出力信号が大きくなるよう
に不連続に変化する。このため大信号入力時の出力信号
を歪ませることができ、出力信号の直流成分を低減で
き、延いては高出力で、高効率のデバイスを得ることが
できる。
半導体装置は、第１、第２の電極の間を移動するキャリ
アに対し、４箇所のヘテロ障壁が存在し、このヘテロ障
壁を越えるに必要とする第１の電極と第２の電極との間
の電圧をしきい値とし、飽和出力信号が大きくなるよう
に不連続に変化する。このため大信号入力時の出力信号
を歪ませることができ、出力信号の直流成分を低減で
き、延いては高出力で、高効率のデバイスを得ることが
できる。
【００８２】第８の発明のように構成された電界効果型
半導体装置は、第１半導体層と第３半導体層の二つの動
作層が構成され、第１の電極と第２の電極との間の印加
電圧が低い状態ではキャリアは第１半導体層を移動し、
第１の電極と第２の電極との間の印加電圧が所定のしき
い値以上でキャリアは第１半導体層を移動するキャリア
の量と第３半導体層を移動するキャリアの量との和とな
り、第１の電極と第２の電極との間の所定のしきい値電
圧以上で飽和出力信号が大きくなるように不連続に変化
する。このため大信号入力時の出力信号を歪ませること
ができ、出力信号の直流成分を低減でき、延いては高出
力で、高効率のデバイスを得ることができる。
半導体装置は、第１半導体層と第３半導体層の二つの動
作層が構成され、第１の電極と第２の電極との間の印加
電圧が低い状態ではキャリアは第１半導体層を移動し、
第１の電極と第２の電極との間の印加電圧が所定のしき
い値以上でキャリアは第１半導体層を移動するキャリア
の量と第３半導体層を移動するキャリアの量との和とな
り、第１の電極と第２の電極との間の所定のしきい値電
圧以上で飽和出力信号が大きくなるように不連続に変化
する。このため大信号入力時の出力信号を歪ませること
ができ、出力信号の直流成分を低減でき、延いては高出
力で、高効率のデバイスを得ることができる。
【００８３】第９の発明のように構成された電界効果型
半導体装置は、動作層は第１半導体層のみで構成され、
第１の電極と第２の電極との間の印加電圧が低い状態で
はキャリアは移動せず、所定のしきい値以上ではじめて
キャリアが移動することになり、第１の電極と第２の電
極との間の所定のしきい値電圧以上で飽和出力信号が大
きくなるように不連続に変化する。このため大信号入力
時の出力信号を歪ませることができ、出力信号の直流成
分を低減でき、延いては高出力で、高効率のデバイスを
得ることができる。
半導体装置は、動作層は第１半導体層のみで構成され、
第１の電極と第２の電極との間の印加電圧が低い状態で
はキャリアは移動せず、所定のしきい値以上ではじめて
キャリアが移動することになり、第１の電極と第２の電
極との間の所定のしきい値電圧以上で飽和出力信号が大
きくなるように不連続に変化する。このため大信号入力
時の出力信号を歪ませることができ、出力信号の直流成
分を低減でき、延いては高出力で、高効率のデバイスを
得ることができる。
【００８４】第１０の発明のように構成された電界効果
型半導体装置は、第１半導体層と第２半導体層との境界
近傍の第１半導体層の結晶性が低下し、第１の電極と第
２の電極との間の印加電圧が所定のしきい値以上で衝突
電離によりキャリアが発生し、一方の電極へのキャリア
移動が増大することになり、第１の電極と第２の電極と
の間の所定のしきい値電圧以上で飽和出力信号が大きく
なるように不連続に変化する。このため大信号入力時の
出力信号を歪ませることができ、出力信号の直流成分を
低減でき、延いては高出力で、高効率のデバイスを簡単
な構成で得ることができる。
型半導体装置は、第１半導体層と第２半導体層との境界
近傍の第１半導体層の結晶性が低下し、第１の電極と第
２の電極との間の印加電圧が所定のしきい値以上で衝突
電離によりキャリアが発生し、一方の電極へのキャリア
移動が増大することになり、第１の電極と第２の電極と
の間の所定のしきい値電圧以上で飽和出力信号が大きく
なるように不連続に変化する。このため大信号入力時の
出力信号を歪ませることができ、出力信号の直流成分を
低減でき、延いては高出力で、高効率のデバイスを簡単
な構成で得ることができる。
【００８５】この第１１の発明のように構成された電界
効果型半導体装置は、第７乃至第１０の発明に係る電界
効果型半導体装置のいずれかにおいて、第１の半導体を
ガリウムヒ素とし、第２の半導体をアルミニウムガリウ
ムヒ素としたもので、安定なヘテロ接合構造が構成で
き、信頼性の高いデバイスを得ることができる。
効果型半導体装置は、第７乃至第１０の発明に係る電界
効果型半導体装置のいずれかにおいて、第１の半導体を
ガリウムヒ素とし、第２の半導体をアルミニウムガリウ
ムヒ素としたもので、安定なヘテロ接合構造が構成で
き、信頼性の高いデバイスを得ることができる。
【図１】 この発明の一実施例である電界効果型半導体
装置の断面図である。
装置の断面図である。
【図２】 この実施例のＩ−Ｖ特性を示すグラフであ
る。
る。
【図３】 この実施例の相互コンダクタンスのゲート−
ソース間電圧依存性を示すグラフである。
ソース間電圧依存性を示すグラフである。
【図４】 この実施例のＲＦ入力電力レベルに対応する
ドレイン電流波形を示すグラフである。
ドレイン電流波形を示すグラフである。
【図５】 この発明の他の一実施例である電界効果型半
導体装置の断面図である。
導体装置の断面図である。
【図６】 この発明のさらに他の一実施例である電界効
果型半導体装置の一部を構成するデュアルゲートＧaＡs
ＭＥＳＦＥＴの断面図である。
果型半導体装置の一部を構成するデュアルゲートＧaＡs
ＭＥＳＦＥＴの断面図である。
【図７】 この実施例の電界効果型半導体装置の構成を
示す回路図である。
示す回路図である。
【図８】 この実施例の相互コンダクタンスの制御ゲー
ト電極印加電圧依存性を示すグラフである。
ト電極印加電圧依存性を示すグラフである。
【図９】 この発明のさらに他の一実施例である電界効
果型半導体装置の断面図である。
果型半導体装置の断面図である。
【図１０】 この実施例の電界効果型半導体装置のＩ−
Ｖ特性を示すグラフである。
Ｖ特性を示すグラフである。
【図１１】 この発明のさらに他の一実施例である電界
効果型半導体装置の断面図である。
効果型半導体装置の断面図である。
【図１２】 この実施例の電界効果型半導体装置のＩ−
Ｖ特性を示すグラフである。
Ｖ特性を示すグラフである。
【図１３】 この発明のさらに他の一実施例である電界
効果型半導体装置の断面図である。
効果型半導体装置の断面図である。
【図１４】 従来の電界効果型半導体装置の断面図であ
る。
る。
【図１５】 従来の電界効果型半導体装置のＩ−Ｖ特性
を示すグラフである。
を示すグラフである。
【図１６】 従来の高電力用の高効率電界効果型半導体
装置の断面図である。
装置の断面図である。
【図１７】 従来の高電力用の高効率電界効果型半導体
装置のＩ−Ｖ特性を示すグラフである。
装置のＩ−Ｖ特性を示すグラフである。
【図１８】 従来の高電力用の高効率電界効果型半導体
装置の相互コンダクタンスを示すグラフである。
装置の相互コンダクタンスを示すグラフである。
２１ ＧaＡs基板、 ２２ 動作層、 ２５ ゲー
ト電極、 ２６ ソース電極、 ２７ ドレイン電
極、 ４０ ｎ-型ＧaＡs層、 ４１ 段部、
４３ ゲート電極、 ４４ 制御ゲート電極、 ５
０ 帰還回路、６０ 第２動作層、 ６１ ｎ型Ａl
ＧaＡs層、 ６３ 第１動作層、６４ ｉ型ＡlＧaＡ
sバッファ層、 ６５ 動作層
ト電極、 ２６ ソース電極、 ２７ ドレイン電
極、 ４０ ｎ-型ＧaＡs層、 ４１ 段部、
４３ ゲート電極、 ４４ 制御ゲート電極、 ５
０ 帰還回路、６０ 第２動作層、 ６１ ｎ型Ａl
ＧaＡs層、 ６３ 第１動作層、６４ ｉ型ＡlＧaＡ
sバッファ層、 ６５ 動作層
Claims (11)
- 【請求項１】 半絶縁性の半導体基板と、 この半導体基板の一主面上に配設された導電型の第１半
導体層と、 この第１半導体層の表面上に配設された制御電極と、 この制御電極を挟み互いに対向して上記第１半導体層の
表面上に配設された第１、第２の電極と、 この第１、第２の電極と上記制御電極との間のいずれか
一方の間の上記第１半導体層に配設された、上記制御電
極により発生する上記第１半導体層の空乏層端よりも上
記半導体基板に近接した空乏層端を形成する空乏層形成
手段と、を備えた電界効果型半導体装置。 - 【請求項２】 半絶縁性の半導体基板と、 この半導体基板の一主面上に配設された導電型の第１半
導体層と、 この第１半導体層の表面上に配設された制御電極と、 この制御電極を挟み互いに対向して上記第１半導体層の
表面上に配設された第１、第２の電極と、 この第１、第２の電極と上記制御電極との間のいずれか
一方の間の上記第１半導体層に配設された、上記第１半
導体層の不純物濃度より低い不純物濃度を有する第２の
半導体層と、を備えた電界効果型半導体装置。 - 【請求項３】 半絶縁性の半導体基板と、 この半導体基板の一主面上に配設された導電型の第１半
導体層と、 この第１半導体層の表面上に配設された制御電極と、 この制御電極を挟み互いに対向して上記第１半導体層の
表面上に配設された第１、第２の電極と、 この第１、第２の電極それぞれと上記制御電極との間の
いずれか一方の上記第１半導体層に形成され、その第１
半導体層厚みがその他の部分の第１半導体層厚みよりも
薄い狭窄部と、を備えた電界効果型半導体装置。 - 【請求項４】 半絶縁性の半導体基板と、 この半導体基板の一主面上に配設された導電型の第１半
導体層と、 この第１半導体層の表面上に併置された第１、第２の制
御電極と、 この第１、第２の制御電極を挟み互いに対向して上記第
１半導体層の表面上に配設された第１、第２の電極と、 上記第１の制御電極に出力端が接続されるとともに入力
信号が入力された上記第２の制御電極により発生する上
記第１半導体層の空乏層よりも上記第１の制御電極によ
り発生する上記第１半導体層の空乏層が広がるように出
力を発生する電源回路と、を備えた電界効果型半導体装
置。 - 【請求項５】 上記電源回路が定電圧を印加する定電圧
回路もしくは上記第１、第２の電極の一方の出力電力レ
ベルに対応した帰還電圧を発生する帰還回路であること
を特徴とする請求項４記載の電界効果型半導体装置。 - 【請求項６】 上記半導体がガリウムヒ素であることを
特徴とする請求項１乃至請求項５のいずれか１項に記載
の電界効果型半導体装置。 - 【請求項７】 第１の半導体からなる半絶縁性の半導体
基板と、 この半導体基板上に配設され、導電性の第１の半導体か
らなる第１半導体層と、 この第１半導体層とヘテロ接合構造により積層され、上
記第１半導体層と同じ導電性の第２の半導体からなる第
２半導体層と、 この第２半導体層とヘテロ接合構造により選択的に積層
され、上記第１半導体層と同じ導電性の第１の半導体か
らなる第３半導体層と、 この第３半導体層の表面上に互いに対向して配設された
第１、第２の電極と、 この第１、第２の電極の間に挟まれて上記第２半導体層
の表面上に配設された制御電極と、を備えた電界効果型
半導体装置。 - 【請求項８】 上記制御電極が、上記第３半導体層を介
して配設されたことを特徴とする請求項７記載の電界効
果型半導体装置。 - 【請求項９】 上記制御電極が、直接上記第２半導体層
の表面に接合されたことを特徴とする請求項７記載の電
界効果型半導体装置。 - 【請求項１０】 第１の半導体からなる半絶縁性の半導
体基板と、 この半導体基板上に配設され、絶縁性の第２の半導体か
らなる第１半導体層と、 この第１半導体層とヘテロ接合構造により積層され、導
電性の第１の半導体からなる第２半導体層と、 この第２半導体層の表面上に互いに対向して配設された
第１、第２の電極と、 この第１、第２の電極の間に挟まれて上記第２半導体層
の表面上に配設された制御電極と、を備えた電界効果型
半導体装置。 - 【請求項１１】 上記第１の半導体がガリウムヒ素で、
上記第２の半導体がアルミニウムガリウムヒ素であるこ
とを特徴とする請求項７乃至請求項１０のいずれか１項
に記載の電界効果型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7054565A JPH08250520A (ja) | 1995-03-14 | 1995-03-14 | 電界効果型半導体装置 |
| DE19528604A DE19528604C2 (de) | 1995-03-14 | 1995-08-03 | Feldeffekt-Halbleitervorrichtung |
| US08/530,446 US5808332A (en) | 1995-03-14 | 1995-09-19 | Field-effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7054565A JPH08250520A (ja) | 1995-03-14 | 1995-03-14 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250520A true JPH08250520A (ja) | 1996-09-27 |
Family
ID=12974221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7054565A Pending JPH08250520A (ja) | 1995-03-14 | 1995-03-14 | 電界効果型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5808332A (ja) |
| JP (1) | JPH08250520A (ja) |
| DE (1) | DE19528604C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147387A (ja) * | 2008-12-22 | 2010-07-01 | Sanken Electric Co Ltd | 半導体装置 |
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|---|---|---|---|---|
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| JPH10242394A (ja) * | 1997-02-27 | 1998-09-11 | Matsushita Electron Corp | 半導体装置の製造方法 |
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| US7465997B2 (en) * | 2004-02-12 | 2008-12-16 | International Rectifier Corporation | III-nitride bidirectional switch |
| JP2005340417A (ja) * | 2004-05-26 | 2005-12-08 | Mitsubishi Electric Corp | ヘテロ接合電界効果型半導体装置 |
| US7402844B2 (en) * | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609172A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPS6195570A (ja) * | 1984-10-16 | 1986-05-14 | Nec Corp | 接合ゲ−ト型電界効果トランジスタ |
| EP0214047B1 (en) * | 1985-08-20 | 1993-12-22 | Fujitsu Limited | Field effect transistor |
| US5266506A (en) * | 1990-07-31 | 1993-11-30 | At&T Bell Laboratories | Method of making substantially linear field-effect transistor |
| US5223724A (en) * | 1990-07-31 | 1993-06-29 | At & T Bell Laboratories | Multiple channel high electron mobility transistor |
| DE69117866T2 (de) * | 1990-10-26 | 1996-10-10 | Nippon Telegraph & Telephone | Heteroübergangsfeldeffekttransistor |
| JP2924239B2 (ja) * | 1991-03-26 | 1999-07-26 | 三菱電機株式会社 | 電界効果トランジスタ |
| JPH06333956A (ja) * | 1992-08-26 | 1994-12-02 | Sanyo Electric Co Ltd | 電界効果型半導体装置 |
| JPH06267994A (ja) * | 1993-03-12 | 1994-09-22 | Toshiba Corp | 化合物半導体装置 |
| JPH07201885A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-03-14 JP JP7054565A patent/JPH08250520A/ja active Pending
- 1995-08-03 DE DE19528604A patent/DE19528604C2/de not_active Expired - Fee Related
- 1995-09-19 US US08/530,446 patent/US5808332A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147387A (ja) * | 2008-12-22 | 2010-07-01 | Sanken Electric Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19528604A1 (de) | 1996-09-19 |
| DE19528604C2 (de) | 2002-07-18 |
| US5808332A (en) | 1998-09-15 |
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