KR20130118202A - 반도체 소자 - Google Patents

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아키라 나카지마
마다실 샨카라 나라야난 에카나스
야스노부 스미다
히로지 가와이
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더 유니버시티 오브 셰필드
가부시키가이샤 파우데크
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Abstract

분극 접합의 이용에 의해, 전도 채널의 국부에 발생하는 피크 전계를 근본적으로 완화하고, 고내압화와 동시에, 전류 붕괴(current collapse)의 발생을 실용적인 수준으로 없애, 저손실 GaN계 반도체 소자를 용이하게 실현한다. 반도체 소자는, C면 사파이어 기판 등의 베이스 기판 상에 차례로 적층된 InzGa1 - zN층(11)(0≤z＜1), AlxGa1-xN층(12)(0＜x＜1), InyGa1 - yN층(13)(0≤y＜(1) 및 p형 InwGa1 - wN층(14)(0≤w＜1)을 가진다. 비동작 시에, AlxGa1 - xN층(12)과 InyGa1 - yN층(13) 사이의 헤테로 계면의 근방 부분의 InyGa1 - yN층(13)에 2차원 정공 가스(15)가 형성되고, 또한 InzGa1-zN층(11)과 AlxGa1 - xN층(12) 사이의 헤테로 계면의 근방 부분의 AlxGa1 - xN층(12)에 2차원 전자 가스(16)가 형성된다.

Description

반도체 소자 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이며, 특히, 질화갈륨(GaN)계 반도체를 사용한 반도체 소자에 관한 것이다.
에너지 절약 사회 실현을 위해 전기 에너지의 중요성이 높아지고 있으며, 21세기는 더욱더 전력에 의존하려고 하고 있다. 전기·전자 기기의 소자는 핵심 디바이스는 트랜지스터나 다이오드 등의 반도체 소자이다. 따라서, 이들 반도체 소자의 에너지 절약성이 매우 중요하다. 현재, 전력 변환 소자는 실리콘(Si) 반도체 소자가 담당하고 있지만, 그 Si 반도체 소자는 거의 그 물성 한계까지 성능 향상이 도모되어 있어, 더 이상의 에너지 절약화는 어려운 상황이다.
그래서, Si를 대신하여, 실리콘카바이드(SiC)나 질화갈륨(GaN) 등의 와이드 갭(wide-gap) 반도체에 의한 전력 변환 소자의 연구개발이 정력적으로 이루어지고 있다. 그 중에서도, GaN는 전력 효율성·내전압성에서 SiC보다 현격히 우수한 물성값을 가지고 있으므로, GaN계 반도체 소자의 연구개발이 활발히 이루어지고 있다.
GaN계 반도체 소자는 전계 효과 트랜지스터(FET)형의 횡형, 즉 기판에 평행하게 주행 채널이 형성되어 있는 구성의 소자가 개발되어 있다. 예를 들면, 사파이어나 SiC 등으로 이루어지는 베이스 기판 상에 비도핑(undopped) GaN층이 두께 수μm, 그 위에 Al 조성이 약 25% 정도인 AlGaN층이 두께 25∼30nm 정도 적층되고, AlGaN/GaN 헤테로 계면에 발생하는 2차원 전자 가스(2DEG)를 이용하는 소자이다. 이 소자는 통상은 HFET(hetero-junction FET)로 불리고 있다.
그런데, 상기 AlGaN/GaN HFET는 전류 붕괴(current collapse)의 억제라는 기술과제를 안고 있다. 전류 붕괴라는 현상은 수 100V의 고전압을 소스·드레인 사이에 인가하면 드레인 전류값이 감소하는 현상이다. 전류 붕괴는 GaN계 FET에 특유의 현상이 아니고, GaN계 FET에 의해 소스·드레인 사이에 고전압을 인가할 수 있게 된 것에 의해 현저하게 나타나는 것으로, 본래는 횡형 소자에 일반적으로 발생하는 현상이다.
전류 붕괴가 발생하는 원인은 다음과 같이 설명되고 있다. FET에서는 게이트-드레인 사이에, 다이오드에서는 캐소드-애노드 사이에 고전압을 인가한 경우, 게이트 바로 아래 또는 애노드 바로 아래에 고전계 영역이 발생하지만, 그 고전계 부분의 표면 또는 표면 근방에 전자가 이동하여, 갇힌다. 전자의 근원으로는, 게이트 전극으로부터 반도체 표면을 표류(dirft)하는 것, 채널 전자가 고전계에서 표면으로 이동하는 것 등이 있다. 그 전자의 음전하에 의해 음으로 바이어스 되므로, 전자 채널의 전자 농도가 감소하고, 채널 저항이 상승한다. 게이트 누설 유래의 전자에 대하여는, 표면에 유전체 피막에 의한 패시베이션(passivation)을 실시함으로써 전자 이동이 제한되어 전류 붕괴가 억제된다. 그러나, 유전체 피막만으로는 전류 붕괴를 억제할 수 없다.
그래서, 전류 붕괴는 게이트 근방의 고전계가 원인인 것에 주목하여, 전계 강도, 특히 피크 전계를 억제하는 기술이 개발되어 있다. 이것은 필드 플레이트(Field Plate, FP) 기술로 불리며, Si계나 GaAs계의 FET에서 이미 실용화되어 있는 공지의 기술이다(예를 들면, 비특허 문헌 1 참조).
도 1의 A는, 필드 플레이트 기술을 사용한 종래의 AlGaN/GaN HFET를 나타낸다. 도 1의 A에 나타낸 바와 같이, 이 AlGaN/GaN HFET에서는, 베이스 기판(81) 상에 GaN층(82) 및 AlGaN층(83)이 차례로 적층되고, AlGaN층(83) 상에 게이트 전극(84), 소스 전극(85) 및 드레인 전극(86)이 형성되어 있다. 이 경우, 게이트 전극(84)의 상부 및 소스 전극(85)의 상부가 드레인 전극(86) 측에 모자의 챙과 같이 연장되어 있고, 필드 플레이트를 형성하고 있다. 이들 게이트 전극(84) 및 소스 전극(85)에 형성된 필드 플레이트에 의해, 전자기학의 원리에 따라 채널의 공핍층단의 피크 전계 강도를 낮출 수 있다. 도 1의 B에, 필드 플레이트가 있는 경우와 없는 경우의 전계 분포를 나타낸다. 전계 분포의 면적이 드레인 전압과 동등하므로, 피크 전계를 분산시킴으로써, AlGaN/GaN HFET의 내압의 향상 및 전류 붕괴의 억제를 도모할 수 있다.
그러나, 전술한 필드 플레이트 기술에서는, 전계를 채널 전역에 걸쳐 평준화할 수 없다. 또, 파워 소자로서의 실용적인 반도체 소자에서는 600V 이상의 전압이 인가되므로, 이 필드 플레이트 기술을 적용해도 근본적인 해결에 이르지 못한다.
한편, 전계 분포를 평준화하고, 피크 전계가 쉽게 생기지 않게 하여 내압을 향상시키는 공지 기술 중 하나에 초접합(Super Junction, 슈퍼 정션) 구조가 있다(예를 들면, 비특허 문헌 2 참조). 이 초접합에 대하여 설명한다. 도 2의 A는, 작은 역바이어스 전압이 인가된 상태의 종래의 pn 접합을 나타낸다. 도 3의 A는, 작은 역바이어스 전압이 인가된 상태의 초접합의 단위 유닛을 나타낸다.
도 2의 A에 나타낸 바와 같이, 종래의 pn 접합에서는, p형층(101)과 n형층(102)이 접합되어, p형층(101)에 p전극(103)이, n형층(102)에 n전극(104)이 형성되어 있고, pn 접합의 접합면은 p전극(103) 및 n전극(104)에 대하여 평행하다. p형층(101)의 접합면의 근방 부분에는 공핍층(101a)이 형성되고, 그 외의 부분은 p형 중성 영역이다. n형층(102)의 접합면의 근방 부분에는 공핍층(102a)이 형성되고, 그 외의 부분은 n형 중성 영역이다.
이에 대하여, 도 3의 A에 나타낸 바와 같이, 초접합에서는, p형층(201)과 n형층(202)에 의해 pn 접합이 형성되는 것은 종래의 pn 접합과 같지만, p형층(201)에 형성되는 p전극(203) 및 n형층(202)에 형성되는 n전극(204)은, p형층(201)과 n형층(202)의, 평면 형태로 펼쳐진 주된 접합면에 대하여 직교하여 형성된다. pn 접합의 양단부에서는, 접합면은 주된 접합면에 대하여 서로 역방향으로 구부러져 있다. p형층(201)의 접합면의 근방 부분에는 공핍층(201a)이 형성되고, 그 외의 부분은 p형 중성 영역이다. n형층(202)의 접합면의 근방 부분에는 공핍층(202a)이 형성되고, 그 외의 부분은 n형 중성 영역이다.
도 2의 B는, p전극(103) 및 n전극(104) 사이에 작은 역바이어스 전압이 인가된 상태의 종래의 pn 접합의 전계 분포를 도 2의 A에 대응하여 나타낸 것이다. 또, 도 3의 B는, p전극(203) 및 n전극(204) 사이에 작은 역바이어스 전압이 인가된 상태의 초접합의 전계 분포를 도 3의 A에 대응하여 나타낸 것이다.
도 4의 A는, 종래의 pn 접합에 큰 역바이어스 전압이 인가된 상태를 나타낸다. 도 5의 A는, 초접합에 큰 역바이어스 전압이 인가된 상태를 나타낸다. 도 4의 B는, p전극(103) 및 n전극(104) 사이에 큰 역바이어스 전압이 인가된 상태의 종래의 pn 접합의 전계 분포를 도 4의 A에 대응하여 나타낸 것이다. 또, 도 5의 B는, p전극(203) 및 n전극(204) 사이에 큰 역바이어스 전압이 인가된 상태의 초접합의 전계 분포를 도 5의 A에 대응하여 나타낸 것이다.
공핍층(101a, 102a, 201a, 202a)의 확대가 pn 접합면을 기점으로 일어나는 것은 종래의 pn 접합 및 초접합 모두 동일하다. 종래의 pn 접합에서는, 공핍층(101a, 102a) 내의 억셉터(acceptor) 이온이나 도너(donar) 이온 등의 고정 전하에 의한 전계 분포는, 도 2의 B 및 도 4의 B에 나타낸 바와 같이 삼각형상으로 되고, 피크형의 전계 분포가 생긴다. 이에 대하여, 초접합에서는, 도 3의 B 및 도 5의 B에 나타낸 바와 같이, 공핍층(201a, 202a)이 확장하여도 전계(전하의 적분값)는 p전극(203) 및 n전극(204) 사이를 연결하는 방향으로 일정한 값으로 분포하고, 전계의 집중은 일어나지 않는 것을 알 수 있다.
인가 전압은 전계의 적분값(도 2의 B, 도 3의 B, 도 4의 B, 도 5의 B에서는 전계의 면적에 해당됨)이므로, 종래의 pn 접합은 접합면에 생기는 최대 전계 강도로 내압(耐壓)이 제한된다. 한편, 초접합은 인가 전압을 반도체 전체에 걸쳐 균일 전계에 의해 책임지고 견딜 수 있다. 초접합은 종형 및 횡형 구조를 가지는 Si-MOS 파워 트랜지스터 및 Si 파워 다이오드의 표류층에 적용되어 있다.
또, pn 접합에 의거하지 않고 초접합과 같은 양전하 및 음전하의 분포를 생성시키는 방법으로서 분극 접합이라는 원리가 있다(예를 들면, 특허 문헌 1 참조). 또, 분극을 이용하여 고내압화를 목표로 한 기술도 제안되어 있다(예를 들면, 특허 문헌 2 참조).
특허문헌 1: 일본 공개특허공보 제2007-134607호 특허문헌 2: 일본 공개특허공보 제2009-117485호
비특허문헌 1: 토시바 리뷰 Vol.59 No.7(2004)p.35 비특허문헌 2: IEEE ELECTRON DEVICE LETTERS, VOL.29, NO.10, OCTOBER(2008), p.1087
특허문헌 1에 제안된 분극 접합을 이용한 반도체 소자는 구조가 간단하므로 유리하지만, 실용적인 성능을 얻기 위해 필요한 구조의 세부 사항에 대하여는 아직 분명하지 않다.
그래서, 본 발명이 해결하려고 하는 과제는, 분극 접합의 이용에 의해, 전도 채널의 국부에 발생하는 피크 전계를 근본적으로 완화하고 고내압화와 동시에, 전류 붕괴의 발생을 실용적 수준으로 없애, 저손실 GaN계 반도체 소자를 용이하게 실현할 수 있는 반도체 소자를 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명은,
InzGa1 - zN층(0≤z＜1);
상기 InzGa1 - zN층 상의 AlxGa1 - xN층(0＜x＜1);
상기 AlxGa1 - xN층 상의 InyGa1 - yN층(0≤y＜1); 및
상기 InyGa1 - yN층 상의 p형 InwGa1 - wN층(0≤w＜1)을 포함하고,
비동작 시에, 상기 AlxGa1 - xN층과 상기 InyGa1 - yN층 사이의 헤테로 계면의 근방의 부분에서의 상기 InyGa1 - yN층에 2차원 정공 가스가 형성되고, 또한, 상기 InzGa1 -zN층과 상기 AlxGa1 - xN층 사이의 헤테로 계면의 근방 부분에서의 상기 InzGa1 - zN층에 2차원 전자 가스가 형성되어 있는 것을 특징으로 하는 반도체 소자이다.
이 반도체 소자에서는, 전형적으로는, GaN계 반도체의 C면 성장이 가능한 베이스 기판 상에, InzGa1 - zN층, AlxGa1 - xN층, InyGa1 - yN층 및 p형 InwGa1 - wN층이 차례로 성장된다. InyGa1 - yN층의 In 조성 y와 p형 InwGa1 - wN층의 In 조성 w는, 바람직하게는 동일한 값으로 선택된다.
InzGa1 - zN층, AlxGa1 - xN층 및 InyGa1 - yN층은, 전형적으로는 비도핑이지만, 이에 한정되는 것은 아니다. 예를 들면, AlxGa1 - xN층에 n형 불순물(예를 들면, Si)을 도핑함으로써 n형으로 해도 되며, 이렇게 함으로써, 이 n형 AlxGa1 - xN층으로부터 공급되는 전자에 의해, InzGa1 - zN층과 AlxGa1 - xN층 사이의 헤테로 계면의 근방 부분에서의 InzGa1 - zN층에 형성되는 2차원 전자 가스의 농도를 높일 수 있다.
이 반도체 소자에서는, 2차원 정공 가스의 농도를 Ps(cm-2), 2차원 전자 가스의 농도를 Ns(cm-2), AlxGa1 - xN층의 두께를 t(cm)로 나타낼 때, x, y, z, t가 하기식을 만족시킨다.
Ps = b1x＋b2y-b3/t≥2×1012
Ns = b1x＋b2z-b3/t≥2×1012
b1 = 5.66×1013(cm-2)
b2 = 9.81×1013(cm-2)
b3 = 1.89×107(cm-1)
바람직하게는, x, y, z, t는 하기식을 만족시킨다.
Ps = b1x＋b2y-b3/t≥5×1012
Ns = b1x＋b2z-b3/t≥5×1012
b1 = 5.66×1013(cm-2)
b2 = 9.81×1013(cm-2)
b3 = 1.89×107(cm-1)
바람직하게는, AlxGa1 - xN층의 두께를 t, InyGa1 - yN층의 두께를 q, p형 InwGa1 - wN층의 두께를 r, p형 InwGa1 - wN층의 p형 불순물의 농도를 NA, AlxGa1 - xN층의 n형 불순물의 농도를 ND로 나타낼 때,
x＞0.08
t＞15nm
q＞0nm
r＞8.0nm
NA＞1×1016cm-3
ND＜4×1018cm-3
가 성립한다. 이들 조건을 만족시킴으로써, Ps≥2×1012cm-2, Ns≥2×1012cm-2로 할 수 있다.
더욱 바람직하게는, AlxGa1 - xN층의 두께를 t, InyGa1 - yN층의 두께를 q, p형 InwGa1-wN층의 두께를 r, p형 InwGa1 - wN층의 p형 불순물의 농도를 NA, AlxGa1 - xN층의 n형 불순물의 농도를 ND로 나타낼 때,
x＞0.13
t＞25nm
q＞1nm
r＞10nm
NA＞8×1017cm-3
ND＜3×1018cm-3
가 성립한다. 이들 조건을 만족시킴으로써, Ps≥5×1012cm-2, Ns≥5×1012cm-2로 할 수 있다.
이 반도체 소자에서는, 필요에 따라. InyGa1 - yN층과 AlxGa1 - xN층 사이, 및/ 또는, InzGa1 - zN층과 AlxGa1 - xN층 사이에 AluGa1 - uN층(0＜u＜1, u＞x), 예를 들면, AlN층이 설치된다. InyGa1 - yN층과 AlxGa1 - xN층 사이에 AluGa1 - uN층을 설치함으로써, InyGa1 - yN층과 AlxGa1 - xN층 사이의 헤테로 계면의 근방 부분에서의 InyGa1 - yN층에 형성되는 2차원 정공 가스가 AlxGa1 - xN층 측으로 스며드는 것을 감소시킬 수 있으므로, 정공의 이동도를 현격히 증가시킬 수 있다. 또, InzGa1 - zN층과 AlxGa1 - xN층 사이에 AluGa1 - uN층을 설치함으로써, InzGa1 - zN층과 AlxGa1 - xN층 사이의 헤테로 계면의 근방 부분에서의 InzGa1-zN층에 형성되는 2차원 전자 가스가 AlxGa1 - xN층 측으로 스며드는 것을 감소시킬 수 있으므로, 전자의 이동도를 현격히 증가시킬 수 있다. 이 AluGa1 - uN층 또는 AlN층은 일반적으로는 충분히 얇아도 되며, 예를 들면, 1∼2nm정도로 충분하다.
이 반도체 소자는 각종 소자로 사용할 수 있지만, 전형적으로는, 전계 효과 트랜지스터(FET)나 다이오드 등으로 사용할 수 있다. 전계 효과 트랜지스터에서는, 예를 들면, 적어도 InyGa1 - yN층 및 p형 InwGa1 - wN층에, 예를 들면, AlxGa1 - xN층의 상부, InyGa1 - yN층 및 p형 InwGa1 - wN층에 메사부(mesa portion)가 형성되고, 이 메사부의 양쪽 부분의 AlxGa1 - xN층 상에 게이트 전극 및 드레인 전극이 형성되고, 게이트 전극에 대하여 메사부와 반대 측의 부분의 AlxGa1 - xN층 상에 소스 전극이 형성되고, 메사부의 게이트 전극 측의 부분의 p형 InwGa1 - wN층 상에 소스 전극 또는 게이트 전극과 전기적으로 접속된 전극이 형성된다. 이 전계 효과 트랜지스터에서는, 예를 들면, 게이트 전극과 이 게이트 전극과 전기적으로 접속된 전극이 일체로 되어 메사부의 일단부의 상면 및 측면에서부터 메사부에 인접하는 부분의 AlxGa1 - xN층 상에 연장되어 형성되는 것도 있다. 또는, 전계 효과 트랜지스터에서는, 예를 들면, 적어도 InyGa1 - yN층 및 p형 InwGa1 - wN층에 메사부가 형성되고, 메사부의 p형 InwGa1 - wN층 상에 게이트 전극, 소스 전극 및 드레인 전극이 형성되고, 메사부에 인접하는 부분의 AlxGa1 - xN층 상에 게이트 전극과 전기적으로 접속된 전극이 형성된다. 또, 다이오드에서는, 적어도 InyGa1 - yN층 및 p형 InwGa1 - wN층에, 예를 들면, AlxGa1 - xN층의 상부, InyGa1 - yN층 및 p형 InwGa1 - wN층에 메사부가 형성되고, 이 메사부의 일단부의 p형 InwGa1 - wN층과 접촉하여 애노드 전극이 형성되고, 이 메사부의 타단 측의 부분의 AlxGa1-xN층 상에, 또는 이 메사부의 타단의 p형 InwGa1 - wN층과 접촉하여 캐소드 전극이 형성된다. 또는, 다이오드에서는, 적어도 InyGa1 - yN층 및 p형 InwGa1 - wN층에 메사부가 형성되고, 메사부의 일단부의 상면 및 측면으로부터 메사부에 인접하는 부분의 AlxGa1 - xN층 상에 연장되어 애노드 전극이 형성되고, 메사부의 타단부의 상면 및 측면으로부터 메사부에 인접하는 부분의 AlxGa1 - xN층 상에 연장되어 캐소드 전극이 형성된다.
본 발명에 의하면, 구조의 최적화에 의해, 전도 채널의 국부에 발생하는 피크 전계를 근본적으로 완화하고, 고내압화와 동시에, 전류 붕괴의 발생을 실용적인 수준으로 없애고, 저손실 GaN계 반도체 소자를 용이하게 실현할 수 있다.
도 1은 종래의 필드 플레이트 기술을 사용한 AlGaN/GaN HFET를 나타낸 단면도 및 이 AlGaN/GaN HFET에서의 전계 분포를 나타낸 개략도이다.
도 2는 작은 역바이어스 전압이 인가된 상태의 종래의 pn 접합을 나타낸 단면도 및 이 pn 접합에서의 전계 분포를 나타낸 개략도이다.
도 3은 작은 역바이어스 전압이 인가된 상태의 초접합을 나타낸 단면도 및 이 초접합에서의 전계 분포를 나타낸 개략도이다.
도 4는 큰 역바이어스 전압이 인가된 상태의 종래의 pn 접합을 나타낸 단면도 및 이 pn 접합에서의 전계 분포를 나타낸 개략도이다.
도 5는 큰 역바이어스 전압이 인가된 상태의 초접합을 나타낸 단면도 및 이 초접합에서의 전계 분포를 나타낸 개략도이다.
도 6은 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자를 나타낸 단면도이다.
도 7은 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자의 에너지 밴드 구조를 나타낸 개략도이다.
도 8은 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자의 동작을 설명하기 위한 개략도이다.
도 9는 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 1차원 시뮬레이션에 사용한 모델 구조를 나타낸 개략도이다.
도 10은 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 1차원 시뮬레이션에 의해 얻은 결과를 나타낸 개략도이다.
도 11은 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 1차원 시뮬레이션에 의해 얻은 결과를 나타낸 개략도이다.
도 12는 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 1차원 시뮬레이션에 의해 얻은 결과를 나타낸 개략도이다.
도 13은 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 1차원 시뮬레이션에 의해 얻은 결과를 나타낸 개략도이다.
도 14는 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 1차원 시뮬레이션에 의해 얻은 결과를 나타낸 개략도이다.
도 15는 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 1차원 시뮬레이션에 의해 얻은 결과를 나타낸 개략도이다.
도 16은 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 1차원 시뮬레이션에 의해 얻은 결과를 나타낸 개략도이다.
도 17은 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 1차원 시뮬레이션에 의해 얻은 결과를 나타낸 개략도이다.
도 18은 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 도출된 근사식에서 부여되는 Ps, Ns와 수치계산에 의해 구해지는 Ps, Ns를 비교하여 나타낸 개략도이다.
도 19는 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 도출된 근사식에서 부여되는 Ps, Ns와 수치계산에 의해 구해지는 Ps, Ns를 비교하여 나타낸 개략도이다.
도 20은 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 도출된 근사식에서 부여되는 Ps, Ns와 수치계산에 의해 구해지는 Ps, Ns를 비교하여 나타낸 개략도이다.
도 21은 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 도출된 근사식에서 부여되는 Ps, Ns와 수치계산에 의해 구해지는 Ps, Ns를 비교하여 나타낸 개략도이다.
도 22는 본 발명의 제1 실시형태에 따른 GaN계 반도체 소자에서의 도출된 근사식에서 부여되는 Ps, Ns와 수치계산에 의해 구해지는 Ps, Ns를 비교하여 나타낸 개략도이다.
도 23은 실시예 1의 GaN계 반도체 소자를 나타낸 단면도이다.
도 24는 본 발명의 제2 실시형태에 따른 GaN계 다이오드를 나타낸 단면도이다.
도 25는 본 발명의 제2 실시형태에 따른 GaN계 다이오드를 평가하기 위해 행한 시뮬레이션에 사용한 구조를 나타낸 개략도이다.
도 26은 본 발명의 제2 실시형태에 따른 GaN계 다이오드의 평가에 사용한 종래의 GaN계 다이오드를 나타낸 단면도이다.
도 27은 본 발명의 제2 실시형태에 따른 GaN계 다이오드의 평가에 사용한 종래의 GaN계 다이오드를 평가하기 위해 행한 시뮬레이션에 사용한 구조를 나타낸 개략도이다.
도 28은 본 발명의 제2 실시형태에서 행한 시뮬레이션의 결과를 나타낸 개략도이다.
도 29은 본 발명의 제3 실시형태에 따른 GaN계 FET를 나타낸 단면도이다.
도 30은 본 발명의 제3 실시형태에 따른 GaN계 FET의 동작을 설명하기 위한 개략도이다.
도 31은 본 발명의 제3 실시형태에 따른 GaN계 FET의 등가 회로도이다.
도 32는 본 발명의 제4 실시형태에 따른 GaN계 다이오드를 나타낸 단면도이다.
도 33은 본 발명의 제5 실시형태에 따른 GaN계 FET를 나타낸 단면도이다.
도 34는 본 발명의 제6 실시형태에 따른 GaN계 FET를 나타낸 단면도이다.
도 35는 본 발명의 제7 실시형태에 따른 GaN계 FET를 나타낸 단면도이다.
도 36은 본 발명의 제8 실시형태에 따른 GaN계 FET를 나타낸 단면도이다.
도 37은 본 발명의 제9 실시형태에 따른 GaN계 FET를 나타낸 단면도이다.
도 38은 본 발명의 제10 실시형태에 따른 GaN계 FET를 나타낸 단면도이다.
도 39는 본 발명의 제11 실시형태에 따른 상보형 회로의 등가 회로도이다.
이하, 발명을 실시하기 위한 형태(이하, 실시형태라고 함)에 대하여 설명한다.
〈제1 실시형태〉
제1 실시형태에 따른 GaN계 반도체 소자에 대하여 설명한다.
이 GaN계 반도체 소자의 기본 구조를 도 6에 나타낸다.
도 6에 나타낸 바와 같이, 이 GaN계 반도체 소자에서는, GaN계 반도체가 C면 성장한다, 예를 들면, C면 사파이어 기판 등의 베이스 기판(도시하지 않음) 상에, 비도핑의 InzGa1 - zN층(11)(0≤z＜1), 비도핑 또는 n형의 AlxGa1 - xN층(12)(0＜x＜1), 비도핑의 InyGa1 - yN층(13)(0≤y＜1) 및 p형 InwGa1 - wN층(14)(0≤w＜1)이 차례로 적층되어 있다.
이 GaN계 반도체 소자에서는, 비동작 시에, 압전 분극(piezoelectric polarization) 및 자발 분극(spontaneous polarization)에 의해, 베이스 기판 가까이의 InzGa1 - zN층(11)과 AlxGa1 - xN층(12) 사이의 헤테로 계면의 근방 부분에서의 AlxGa1-xN층(12)에 양의 고정 전하가 유기되고, 또, 베이스 기판과 반대측의 AlxGa1 - xN층(12)과 InyGa1 - yN층(13) 사이의 헤테로 계면의 근방 부분에서의 AlxGa1 - xN층(12)에 음의 고정 전하가 유기되어 있다. 그러므로, 이 GaN계 반도체 소자에서는, 비동작시에, AlxGa1 - xN층(12)과 InyGa1 - yN층(13) 사이의 헤테로 계면의 근방 부분에서의 InyGa1-yN층(13)에 2차원 정공 가스(2DHG)(15)가 형성되고, 또한 InzGa1 - zN층(11)과 AlxGa1-xN층(12) 사이의 헤테로 계면의 근방 부분에서의 InzGa1 - zN층(11)에 2차원 전자 가스(2DEG)(16)가 형성되어 있다.
도 7은 이 GaN계 반도체 소자의 에너지 밴드 구조를 나타낸다. 단, 도 7에서는, InzGa1 - zN층(11)의 In 조성 z, InyGa1 - yN층(13)의 In 조성 y, p형 InwGa1 - wN층(14)의 In 조성 w는 모두 0으로 하였다. 즉, InzGa1 - zN층(11) 및 InyGa1 - yN층(13)은 모두 GaN층, p형 InwGa1 - wN층(14)는 p형 GaN층이다. 도 7에서, Ev는 가전자대 상단의 에너지, Ec는 전도대 하단의 에너지, EF는 페르미 준위를 나타낸다. 자세한 것은 후술하지만, AlxGa1 - xN층(12)의 두께 및 Al 조성 x 중 적어도 한쪽을 종래의 HFET 보다 크게 설정함으로써, 분극에 의해 발생하는, AlxGa1 - xN층(12)과 InyGa1 - yN층(13) 사이의 헤테로 계면 및 InzGa1 - zN층(11)과 AlxGa1 - xN층(12) 사이의 헤테로 계면의 전위차를 크게 하고, 그에 따라 AlxGa1 - xN층(12)의 가전자대 상단의 에너지(Ev)를 페르미 준위(EF)까지 끌어올린다. 이 경우, AlxGa1 - xN층(12) 상에 InyGa1 - yN층(13) 밖에 설치하지 않으면, 이 InyGa1 - yN층(13)만으로는, 표면 준위에 의해 분극에 의한 음의 고정 전하가 보상되어 버리므로, AlxGa1 - xN층(12)과 InyGa1 - yN층(13) 사이의 헤테로 계면의 근방 부분에서의 InyGa1 - yN층(13)에 2DHG(15)가 형성되지 않는다. 그래서, InyGa1 - yN층(13) 상에 p형 InwGa1 - wN층(14)를 설치함으로써, p형 InwGa1 - wN층(14)의 가전자대 상단의 에너지(Ev)를 페르미 준위(EF)까지 끌어올리고 있다. 이로써, AlxGa1-xN층(12)과 InyGa1 - yN층(13) 사이의 헤테로 계면의 근방 부분에서의 InyGa1 - yN층(13)에 2DHG(15)가 형성된다. 또, InzGa1 - zN층(11)와 AlxGa1 - xN층(12) 사이의 헤테로 계면의 근방 부분에서의 InzGa1 - zN층(11)에 2DEG(16)가 형성된다.
지금, 예를 들면, 도 8의 A에 나타낸 바와 같이, p형 InwGa1 - wN층(14)의 일단면에 2DHG(15)의 위치까지 연장되도록 애노드 전극(17)을 형성하는 동시에, AlxGa1 -xN층(12)의 일단면에 2DEG(16)의 위치까지 연장되도록 캐소드 전극(18)을 형성한 경우를 고려한다. 애노드 전극(17)은, 예를 들면, Ni로 이루어지고, 캐소드 전극(18)은 예를 들면, Ti/Al/Au 다층막으로 이루어진다. 이들 애노드 전극(17) 및 캐소드 전극(18) 사이에 역바이어스 전압을 인가한다. 도 8의 B에, 이때의 AlxGa1 -xN층(12)을 따른 전계 분포를 나타낸다. 도 8의 B에 나타낸 바와 같이, 역바이어스 전압의 인가에 의해, 2DHG(15) 및 2DEG(16)의 농도가 모두 등량(等量) 감소하고, 2DHG(15) 및 2DEG(16)의 양단부가 공핍화한다. 2DHG(15) 및 2DEG(16)의 농도가 등량 변화하여도 실질적으로 전하의 변화량은 0이 되므로, 전계 분포는 초접합의 전계 분포가 되고, 전계에 피크가 발생하지 않는다. 따라서, 고내압성 및 저전류 붕괴 성능의 향상을 도모할 수 있다.
다음에, 2DHG(15) 및 2DEG(16)가 동시에 존재하는 이 GaN계 반도체 소자에서의 구조 파라미터에 대하여 설명한다.
먼저, InzGa1 - zN층(11)의 In 조성 z, InyGa1 - yN층(13)의 In 조성 y, p형 InwGa1-wN층(14)의 In 조성 w가 모두 0, 즉 InzGa1 - zN층(11) 및 InyGa1 - yN층(13)이 모두 GaN층, p형 InwGa1 - wN층(14)가 p형 GaN층인 경우를 고려한다. 도 9에 나타낸 바와 같이, 이 경우의, InzGa1 - zN층(11)에 대응하는 층을 비도핑 GaN층(21), AlxGa1 - xN층(12)에 대응하는 층을 비도핑 AlGaN층(22), InyGa1 - yN층(13)에 대응하는 층을 비도핑 GaN 캡층(23), p형 InwGa1 - wN층(14)에 대응하는 층을 p형 GaN 캡층(24)이라고 한다. 비도핑 AlGaN층(22)과 비도핑 GaN 캡층(23) 사이의 헤테로 계면의 근방 부분에서의 비도핑 GaN 캡층(23)에 2차원 정공 가스(2DHG)(25)가 형성되고, 또한 비도핑 GaN층(21)과 비도핑 AlGaN층(22) 사이의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(21)에 2차원 전자 가스(2DEG)(26)가 형성된다.
이 GaN계 반도체 소자가 동작하는, 2DHG(25) 및 2DEG(26)의 최저 농도는 가령 다음과 같이 설정할 수 있다. 통상의 AlGaN/GaN HFET의 동작 가능한 채널의 시트 저항은 2kΩ 이하로 생각된다. 그러면, 채널 이동도를 약 1000cm2/Vs라고 가정함으로써, 2DEG(26)의 농도는 3×1012cm-2 이상이 된다.
도 9에 나타내는 모델 적층 구조에 의해, 2DHG(25)의 농도와 구조 파라미터의 관계를 1차원 시뮬레이션에 의해 조사하였다. 시뮬레이션에는, 슈뢰딩거(Schrodinger) 방정식, 프와송(Poisson) 방정식, 전하 중성의 조건 및 GaN계 반도체의 표준적인 물성값을 채용하였다. 시뮬레이션의 소프트웨어로는 시판중인 TCAD(실바코 인터내셔널사 제품)를 사용하였다. 계산의 조건으로서, 비도핑 GaN층(21) 및 비도핑 GaN 캡층(23)의 잔류 전자 농도를 1×1015cm-3으로 하고, p형 GaN 캡층(24)의 p형 불순물(Mg)의 농도를 3×1019cm-3으로 하였다.
p형 GaN 캡층(24)의 표면 페르미 준위를 전도대 아래 0.5eV로 가정하였다(T.Hashizume et. al., APL80, 4564(2002) 참조).
[계산 1]
p형 GaN 캡층(24)의 조성 변화에 의한 2 DHG (25) 및 2 DEG (26)의 농도의 변화
고정값으로서, p형 GaN 캡층(24)의 두께 Tpcap = 30nm, 비도핑 GaN 캡층(23)의 두께 Tucap = 10nm, 비도핑 AlGaN층(22)의 두께 t = Talgan = 47nm로 하였다.
도 10에 계산 결과를 나타낸다. 도 10의 가로축은 비도핑 AlGaN층(22)의 Al 조성, 세로축은 2DHG(25) 및 2DEG(26)의 시트 캐리어 농도이다. 도 10에서, 비도핑 AlGaN층(22)의 Al 조성이 0.08(8%) 이상에서 2DHG(25) 및 2DEG(26)의 캐리어가 생성하였다. 도 10에서 정공 농도에 오프셋이 생기는 것은 p형 GaN 캡층(24)으로부터의 정공의 기여분이다.
2DHG(25)의 농도가 실질적으로 생성되는 것은 본 계산으로부터 2×1012cm-2이며, 동작에 필수적인 조건이 본 계산에서 부여되는 2×1012cm-2이다. 따라서, 비도핑 AlGaN층(22)의 Al 조성은 0.08 이상 필요하며, 바람직하게는 5×1012cm-2 이상의2DHG(25)가 생성되는 Al 조성은 0.13(13%) 이상이다.
도 10에는, 후술하는 실시예 1의 실험 결과도 나타냈다. 실험 결과와 계산값은 거의 일치하였다. 측정 결과는, 실시예 1에서 설명하는 바와 같이, 정공 시트 농도가 8. 6×1012cm-2였다.
[계산 2]
p형 GaN 캡층(24)의 두께 변화에 의한 2 DHG (25) 및 2 DEG (26)의 농도 변화
고정값으로서, p형 GaN 캡층(24)의 두께 Tpcap = 30nm, 비도핑 GaN 캡층(23)의 두께 Tucap = 10nm, 비도핑 AlGaN층(22)의 Al 조성 = 22.6%로 하고, 비도핑 AlGaN층(22)의 두께 t = Talgan을 변수로서 계산하였다.
도 11에 계산 결과를 나타낸다. 도 11의 가로축은 비도핑 AlGaN층(22)의 두께 Talgan, 세로축은 2DHG(25) 및 2DEG(26)의 시트 캐리어 농도이다. 도 11에서, 비도핑 AlGaN층(22)의 두께 Talgan에 의한 2DHG(25) 및 2DEG(26)의 농도 변화는 급격하고, 2×1012cm-2의 2DHG(25)를 발생시키려면 15nm 이상은 필요하며, 바람직하게는 5×1012cm-2 이상의 DHG(25)를 발생시키려면 25nm 이상은 필요하였다. 도 11에는 후술하는 실시예 1의 실험 결과도 나타냈다.
[계산 3]
비도핑 GaN 캡층(23)의 두께 변화에 의한 2 DHG (25) 및 2 DEG (26)의 농도 변화
고정값으로서 p형 GaN 캡층(24)의 두께 Tpcap = 30nm, Mg 농도 = 3×1019cm-3, 비도핑 AlGaN층(22)의 Al 조성 = 22.6%, 두께 Talgan = 47nm로 하고, 비도핑 GaN 캡층(23)의 두께 Tucap를 변화시킨 경우의 2DHG(25) 및 2DEG(26)의 농도 계산을 행하였다.
도 12에 계산 결과를 나타낸다. 도 12의 가로축은 비도핑 GaN 캡층(23)의 두께 Tucap, 세로축은 2DHG(25) 및 2DEG(26)의 시트 캐리어 농도이다. 도 12에서, 비도핑 GaN 캡층(23)의 두께 Tucap에 대한 2DHG(25)의 정공 농도의 변화는 적다. 따라서, 캐리어 농도의 관점에서는 비도핑 GaN 캡층(23)의 두께 Tucap는 0nm부터 유효하다.
그러나, p형 GaN 캡층(24)의 시트 저항은 비도핑 GaN 캡층(23)의 두께 Tucap에 의존한다. 비도핑 GaN 캡층(23)의 두께 Tucap가 작은 경우, 2DHG(25)의 정공은 p형 GaN 캡층(24) 중의 Mg 억셉터 이온에 의해 쿨롱(Coulomb) 산란되어 2DHG(25)의 정공 이동도는 현저하게 감소한다. 따라서, 비도핑 GaN 캡층(23)의 효과로서, 캐리어 농도에 주목하는 것이 아니라, 2DHG(25)의 이동도에 주목하여 본다.
[계산 4]
비도핑 GaN 캡층(23)의 두께 변화에 의한 2 DHG (25)의 이동도 변화
고정값으로서, 비도핑 AlGaN층(22)의 Al 조성 = 22.6%, 두께 Talgan = 47nm로 하였다.
도 13에 계산 결과를 나타낸다. 도 13의 가로축은 비도핑 GaN 캡층(23)의 두께 Tucap, 세로축은 2DHG(25)의 정공 이동도이다. 도 13에는 후술하는 실시예 1의 실험 결과도 나타냈다.
비도핑 AlGaN층(22)와 비도핑 GaN 캡층(23) 사이의 헤테로 계면의 근방 부분에서의 비도핑 GaN 캡층(23) 중에 형성되는 2DHG(25)의 정공은 Mg 억셉터 이온에 의한 쿨롱 산란을 받아 이동도가 감소한다. 이동도는 통상의 벌크의 정공 이동도 2∼3cm2/Vs와 비교하여 4∼5배 높았지만, 결정의 잔류 결함의 영향이 아직 있어, 계산값보다는 낮았다. 실측값은 계산값보다 낮지만 이것은 잔류 결함의 영향이며, 또, 계산에 채용한 진성 정공 이동도에도 불확정 요소가 포함되어 있다는 것도 고려된다. 여기서는, 이동도의 막두께 의존성을 상대적으로 고찰하면, 이동도는 비도핑 GaN 캡층(23)의 두께 Tucap에 많이 의존하고 있는 것을 알 수 있다. 비도핑 GaN 캡층(23)의 두께 Tucap는 0nm에서도 유효하지만, 시트 저항 저감을 위해서는, 비도핑 GaN 캡층(23)은 필요하다. 더욱 바람직하게는, 계산상에서 이동도가 5배 이상이 되고, 따라서, 시트 저항이 약 1/5 이하 정도가 된다. Tucap는 1nm 이상이 유효 범위이다.
[계산 5]
p형 GaN 캡층(24)의 두께 T pcap 의 변화에 의한 2 DHG (25)의 시트 캐리어 농도의 변화
고정값으로서, 비도핑 GaN 캡층(23)의 두께 Tucap = 10nm, 비도핑 AlGaN층(22)의 Al 조성 = 22.6%, 두께 Talgan = 47nm로 하고, p형 GaN 캡층(24)의 두께 Tpcap를 변수로서 계산하였다.
도 14에 계산 결과를 나타낸다. 도 14의 가로축은 p형 GaN 캡층(24)의 두께 Tpcap, 세로축은 2DHG(25) 및 2DEG(26)의 시트 캐리어 농도이다. 도 14에는 후술하는 실시예 1의 실험 결과도 나타냈다.
본 계산 결과로부터, 2DHG(25)를 발생시키려면, p형 GaN 캡층(24)의 두께 Tpcap로서 적어도 6nm는 필요하고, 2×1012cm-2의 2DHG(25)를 발생시키려면 8nm 이상은 필요하며, 바람직하게는 5×1012cm-2 이상의 2DHG(25)를 발생시키려면 10nm 이상은 필요하다.
[계산 6]
p형 GaN 캡층(24)의 Mg 농도의 변화에 의한 2 DHG (25)의 시트 캐리어 농도의 변화
고정값으로서 p형 GaN 캡층(24)의 두께 Tpcap = 30nm, 비도핑 GaN 캡층(23)의 두께 Tucap = 10nm, 비도핑 AlGaN층(22)의 Al 조성 = 22.6%, 두께 Talgan = 47nm로 하고, p형 GaN 캡층(24)의 Mg 농도를 변수로서 계산하였다.
도 15에 계산 결과를 나타낸다. 도 15의 가로축은 p형 GaN 캡층(24)의 Mg 농도, 세로축은 2DHG(25)의 시트 캐리어 농도이다. 도 15에는 후술하는 실시예 1의 실험 결과도 나타냈다.
계산 결과를 보면, 2DEG(26)의 농도는, 비도핑 AlGaN층(22)의 두께 Talgan가 어느 정도의 크기이면, p형 GaN 캡층(24)의 Mg 농도에 거의 의존하지 않는 것을 알았다. 이 층구조에서는 Mg의 도핑 효과를 얻으려면, Mg 농도가 1×1015cm-3로 적어도 2DHG(25)가 발생하는 경우가 나타났다. 계산에서는 표면 피닝(pinning) 위치가 고정되어 있으므로, 저농도 Mg에서도 2DHG(25)의 농도가 많게 산출된 가능성도 부정할 수 없다. 그러나, 2×1012cm-2 이상의 농도의 2DHG(25)를 생성하는 조건으로서, p형 GaN 캡층(24)의 Mg 농도는 1×1016cm-3 이상으로 할 수 있다. 또한, 바람직하게는 5×1012cm-2 이상의 농도의 2DHG(25)를 생성하는 조건으로서, p형 GaN 캡층(24)의 Mg 농도는 8×1017cm-3 이상으로 할 수 있다.
[계산 7]
비도핑 AlGaN 층(22) 중에 실리콘( Si )을 도핑 한 경우의 효과
2DEG의 농도를 증가시켜, 전자 채널의 시트 저항을 저하시키기 위해, 통상의 HFET의 AlGaN층에 Si 도핑을 행하는 경우가 있다. 본 구조에서도, 비도핑 AlGaN층(22) 중에 Si 도핑을 행하면 2DEG(26)의 농도를 증가시킬 수 있다. 그러나, Si 도핑을 행하면 이온화 도너인 양의 고정 전하가 도핑한 장소에 매립되므로, 비도핑 AlGaN층(22)과 비도핑 GaN 캡층(23) 사이의 헤테로 계면 가까이의 가전자대를 눌러 내려, 비도핑 AlGaN층(22)과 비도핑 GaN 캡층(23) 사이의 헤테로 계면의 2DHG(25)의 농도를 감소시키는 효과를 가진다. 따라서, 지나친 Si 도핑은 이 GaN계 반도체 소자에 대하여 유해하다. 그러나, 어느 정도의 Si 농도라면 2DHG(25)의 농도에 영향을 미치지 않고 2DEG(26)의 농도를 증가시킬 수 있는지의 계산은 중요하다.
고정값으로서 p형 GaN 캡층(24)의 두께 Tpcap = 30nm, 비도핑 GaN 캡층(23)의 두께 Tucap = 10nm, 비도핑 AlGaN층(22)의 두께 Talgan = 47nm, Al 조성 = 22.6%, Mg 농도 = 3×1019cm-3으로 하고, 비도핑 AlGaN층(22)의 Si 농도를 변수로서 계산하였다.
도 16에 계산 결과를 나타낸다. 도 16에는 후술하는 실시예 1의 실험 결과도 나타냈다.
도 16에서, 비도핑 AlGaN층(22)에의 Si 도핑에 의해, 2DEG(26)의 농도는 증가하였다. 정공 농도는, Si 농도 = 5×1017cm-3로부터 감소하기 시작한다. 정공 농도가 2×1012cm-2 이상의 농도인 2DHG(25)를 얻기 위해서는 비도핑 AlGaN층(22)의 Si 농도는 4×1018cm-3 이하일 필요가 있다. 또한, 바람직하게는, 정공 농도가 5×1012cm-2 이상이려면, Si 농도는 3×1018cm-3 이하일 필요가 있다.
[계산 8]
p형 GaN 캡층 (24)/ 비도핑 GaN 캡층(23)을 p형 InGaN 캡층 / 비도핑 InGaN 캡층 으로 치환한 경우의 2 DHG (25) 및 2 DEG (26)의 농도 변화
InGaN/AlGaN 헤테로 접합에서, 분극의 크기, 및 전도대와 가전자대와의 장벽 높이는 GaN/AlGaN 헤테로 접합의 그것들보다 커지고, 따라서, 2DHG(25)의 농도는 현격히 증가할 것으로 생각된다.
고정값으로서, p형 InGaN 캡층의 두께 Tpcap = 30nm, 비도핑 InGaN 캡층의 두께 Tucap = 10nm, 비도핑 AlGaN층(22)의 두께 Talgan = 47nm, Al 조성 = 22.6%로 하고, p형 InGaN 캡층 및 비도핑 InGaN 캡층의 In 조성을 변수로서 계산하였다.
도 17에 계산 결과를 나타낸다. 도 17의 가로축은 p형 InGaN 캡층 및 비도핑 InGaN 캡층의 In 조성, 세로축은 2DHG(25)의 시트 캐리어 농도이다. 도 17에는 후술하는 실시예 1의 실험 결과도 나타낸다.
도 17에서, p형 InGaN 캡층 및 비도핑 InGaN 캡층의 In 조성의 증가에 대하여, 2DHG(25)의 농도는 단조롭게 증가하였다. 한편, 2DEG(26)의 농도는 일정하였다. 이것은, InGaN/AlGaN 헤테로 구조에서, 증가한 음의 고정 전하에 상당하는 양의 고정 전하는 InGaN 최표면에 배치되므로, AlGaN/GaN 헤테로 계면의 분극에는 그다지 영향이 없는 데 따른 것으로 생각된다.
도 17에 나타낸 계산 결과에 의하면, p형 InGaN 캡층 및 비도핑 InGaN 캡층의 In 조성은 0 이상에서 정공 농도에 유효하다. 그러나, 2DHG(25) 농도의, 2DEG(26) 농도와의 차가 너무 커지면 상쇄 효과가 감소하므로, In 조성으로서는 0.2(20%) 정도 이하가 매우 적합하다.
이상의 계산 결과를 종합하면, 2DHG(25) 및 2DEG(26)의 농도를 2×1012cm-2 이상으로 하는 것을 필요 조건으로 하여,
비도핑 AlGaN층의 Al 조성; x＞0.08
비도핑 AlGaN층의 두께; t＞15nm
비도핑 InGaN 캡층의 두께; q＞0nm
p형 InGaN 캡층의 두께; r＞8.0nm
p형 InGaN 캡층의 Mg 농도; NA＞1×1016cm-3
비도핑 AlGaN층의 Si 농도; ND ＜4×1018cm-3
이다.
또, 바람직한 조건으로서는, 2DHG(25) 및 2DEG(26)의 농도가 5×1012cm-2 이상이며, 그 조건은,
비도핑 AlGaN층의 Al 조성; x＞0.13
비도핑 AlGaN층의 두께; t＞25nm
비도핑 InGaN 캡층의 두께; q＞1nm
p형 InGaN 캡층의 두께; r＞10nm
p형 InGaN 캡층의 Mg 농도; NA＞8×1017cm-3
비도핑 AlGaN층의 Si 농도; ND ＜3×1018cm-3
이다.
상기한 수치계산의 결과(도 10∼도 17)에 의해, 2DHG(25)의 농도 및 2DEG(26)의 농도의 구조 파라미터 의존성이 밝혀졌다. 그래서, 그 결과에 기초하여 간략화된 물리 모델을 사용하여, 2DHG(25)의 농도 및 2DEG(26)의 농도의 범위를 규정하는 수식을 도출하였다.
도 9에 나타내는 층구조에서, 비도핑 AlGaN층(22)을 비도핑 AlxGa1 - xN층으로 치환하고, 비도핑 GaN 캡층(23)을 비도핑 InyGa1 - yN 캡층으로 치환하고, 하층의 비도핑 GaN층(21)을 InzGa1 - zN층으로 치환함으로써 더블 헤테로 구조로 한다. 비도핑 AlxGa1-xN층의 두께를 t로 한다.
2DHG(25)의 농도 및 2DEG(26)의 농도를 이들 x, y, z, t의 4개의 구조 파라미터로 표현한다. 2DHG(25)의 농도를 Ps, 2DEG(26)의 농도를 Ns로 나타내면, 이들은 다음의 근사식으로 표현할 수 있음을 알았다.
Ps = b1x＋b2y-b3/t
Ns = b1x＋b2z-b3/t
여기서, (b1, b2, b3)는 수치계산의 결과를 최적으로 추적하도록 결정해야 하는 조정 가능한 파라미터이다.
그런데, Ps, Ns의 단위를 (cm-2), t의 단위를 (cm)로 하였을 때, 조정 가능한 파라미터 b1, b2, b3의 단위를 각각 cm-2, cm-2, cm-1로 하면,
b1 = 5.66×1013(cm-2)
b2 = 9.81×1013(cm-2)
b3 = 1.89×107(cm-1)
로 했을 때의, 상기 근사식에서 부여되는 Ps, Ns와, 수치계산에 의한 Ps, Ns의 비교를 이하에 도면에 의해 나타낸다.
도 18은, p형 GaN 캡층(24)의 두께 Tpcap = 30nm, 비도핑 InyGa1 - yN 캡층의 두께 Tucap = 10nm, t = 47nm, y = 0, z = 0, Mg 농도 = 3×1019cm-3로 하여, 비도핑 AlxGa1-xN층의 Al 조성 x의 값을 변화시켰을 때의 수치계산 결과와 상기한 근사식을 비교한 것이다.
도 19는, p형 GaN 캡층(24)의 두께 Tpcap = 30nm, 비도핑 InyGa1 - yN 캡층의 두께 Tucap = 10nm, 비도핑 AlxGa1 - xN층의 Al 조성 x = 0.226, y = 0, z = 0, Mg 농도 = 3×1019cm-3로 하여, 비도핑 AlxGa1 - xN층의 두께 t의 값을 변화시켰을 때의 수치계산 결과와 상기한 근사식을 비교한 것이다.
도 20은, p형 GaN 캡층(24)의 두께 Tpcap = 30nm, 비도핑 InyGa1 - yN 캡층의 두께 Tucap = 10nm, 비도핑 AlxGa1 - xN층의 Al 조성 = 0.226, y = 0, z = 0, Mg 농도 = 3×1019cm-3로 하여, 비도핑 InyGa1 - yN 캡층의 In 조성 y의 값을 변화시켰을 때의 수치계산 결과와 상기한 근사식을 비교한 것이다.
도 20에서, In을 캡층에 첨가하는 효과는, 2DHG(25)의 농도에 대해서는 매우 크지만, 2DEG(26)의 농도에 대해서는 작다는 것을 알 수 있다. p형 GaN 캡층(24)에는 Mg가 첨가되어 있는데, 수치계산에서는 분극에 의한 효과와 Mg 억셉터에 의한 정공 생성이 엄밀하게 시뮬레이션되어 있지만, 근사식에서는 그것이 반영되지 않은 것이 나타나 있다.
도 21은, p형 GaN 캡층(24)의 두께 Tpcap = 30nm, 비도핑 InyGa1 - yN 캡층의 두께 Tucap = 10nm, 비도핑 AlxGa1 - xN층의 두께 t = 47nm, Al 조성 x = 0.226, y = 0, Mg 농도 = 3×1019cm-3로 하여, 하층의 비도핑 InzGa1 - zN층의 In 조성 z의 값을 변화시켰을 때의 수치계산 결과와 상기의 근사식을 비교한 것이다.
도 21에서, In을 베이스층에 첨가하는 효과는, 2DEG(26)의 농도에 대해서는 매우 크지만, 2DHG(25)의 농도에 대해서는 작다는 것을 알 수 있다. 근사식은 매우 양호하게 수치계산의 값을 추적한다는 것을 알 수 있다.
도 22는, p형 GaN 캡층(24)의 두께 Tpcap = 30nm, 비도핑 InyGa1 - yN 캡층의 두께 Tucap = 10nm, 비도핑 AlxGa1 - xN층의 Al 조성 x = 0.226, z = 0, Mg 농도 = 3×1019cm-3로 하고, 비도핑 InyGa1 - yN 캡층의 In 조성 y의 값을 계산 파라미터로 취하고, y를 0, 0.1, 0.2, 0.3으로 변화시키고, 비도핑 AlxGa1 - xN층의 두께 t를 변수로 하였을 때의 시트 캐리어 농도의 수치 계산 결과와 근사식을 비교한 것이다.
도 22에서, 근사식에서는, 캡층에 10% 이상의 In이 첨가되었을 경우에는, 비도핑 AlxGa1 - xN층의 두께 t가 매우 작은 곳에서는, 수치계산과 괴리되어 있었다. 따라서, 근사식이 적용되는 범위는, 캡층이 InGaN층인 경우, 비도핑 AlxGa1 - xN층의 두께 t가 20nm 이상부터 상기 근사식이 적용되게 된다.
이상에 의해, 상기한 근사식은, 식 중의 조정 가능한 파라미터 b1, b2, b3로서 상기한 값을 채용하였을 때, 수치계산의 결과를, 즉 실측의 2DHG 농도 및 2DEG 농도를 부여하는 식으로서 적용할 수 있는 것을 나타낸다.
종합하면, 소자의 동작에 필수적인 2DHG 농도 및 2DEG 농도인 2×1012cm-2 이상의 GaN계 반도체 소자를 구성하는 p형 InyGa1 - yN 캡층/비도핑 InyGa1 - yN 캡층/AlxGa1 -xN층(두께 t)/비도핑 InzGa1 - zN층에서, 상기한 식으로 표현되는 Ps, Ns가 2×1012cm-2 이상이 되도록 x, y, z 및 t가 선택된다.
또, 소자 동작에 바람직한 2DHG 농도 및 2DEG 농도인 5×1012cm-2 이상의 GaN계 반도체 소자를 구성하는 p형 InyGa1 - yN 캡층/비도핑 InyGa1 - yN 캡층/AlxGa1 - xN층(두께 t)/InzGa1 - zN층에서, 상기한 식에 의해 표현되는 Ps, Ns가 5×1012cm-2 이상으로 되도록 x, y, z 및 t가 선택된다.
[실시예 1]
도 23에 나타낸 바와 같이, (0001)면, 즉 C면 사파이어 기판(31) 상에, 종래 공지의 MOCVD(유기 금속 기상 성장법) 기술에 의해, Ga 원료로서 TMG(트리메틸갈륨), Al원료로서 TMA(트리메틸알루미늄), 질소 원료로서 NH3(암모니아), 캐리어 가스로서 N2가스 및 H2가스를 사용하여, 저온 성장(530℃) GaN 버퍼층(32)을 두께 30nm 적층한 후, 성장 온도를 1100℃로 상승시켜, 비도핑 GaN층(33)을 두께 1000nm, 비도핑 AlxGa1 - xN층(34)(x = 0.226)을 두께 47nm, 비도핑 GaN층(35)을 두께 10nm, Mg 도핑된 p형 GaN층(36)을 두께 30nm, 연속적으로 성장시켰다. Mg 도핑량은 Mg 농도가 3×1019cm-3가 되도록 설정하였다.
본 시료에 대하여 4단자 Hall 측정을 행한 결과, ＋의 Hall 전압이 측정되어, 정공 캐리어가 전도를 지배하고 있는 것이 나타났다. 실온에서의 정공 농도는 시트 캐리어 농도로서 8. 6×1012cm-2이며, 정공의 이동도는 20.5cm2/Vs를 얻을 수 있었다.
통상의 벌크의 p형 GaN의 정공의 이동도는 2∼3cm2/Vs정도이다. 측정된 큰 정공 이동도의 값(20.5cm2/Vs)은, 벌크 중의 정공 이동도로서는 생각할 수 없는 높은 값을 나타냈다. 최표면의 p형 GaN층(36)으로부터 발생한 정공이라고 하면, 활성화율이 10%가 되고, 통상은 1% 정도이므로, p형 GaN층(36)에 유래하는 정공은 아니다.
77K의 저온에서는, 억셉터 준위가 깊기 때문에, 정공은 동결(프리즈 아웃, freeze out)되어 버려, 통상의 p형 GaN층에서는 자유 정공은 관측되지 않는다. 본시료의 77K의 Hall 측정에서, 시트 정공 농도로서 9.5×1012cm-2, 이동도로서 46.5cm2/Vs를 얻을 수 있었다.
이상은, 측정된 정공의 출처가 AlGaN/GaN의 분극 효과에 의해 생성된 2DHG라는 것을 나타내고 있다.
이 정공에 의한 시트 저항은 RS = 1/(pqμh)(p: 정공 농도, q: 단위 전하, μh : 정공 이동도)로 계산한 결과, 실온에서 35.5kΩ／□였다.
다음에, 와전류식 전도율 측정기에 의해 이 시료의 시트 저항을 측정한 결과, 790Ω／□였다.
와전류식 전도율 측정기에 의한 측정값은 2DHG 채널과 2DEG 채널을 동시에 계측하는 것으로 가정하면, 2DEG의 시트 저항은 808Ω／□가 된다. 이값은 2DEG를 채널로 하는 통상의 AlGaN/GaN HFET의 표준적인 값이다.
이상의 측정에 의해, 실용적인 소자로서 충분한 양의 2DHG와 2DEG가 동시에 존재하는 층구조가 가능하다는 것이 세계 최초로 실증되었다.
충분한 양의 2DHG와 2DEG를 동시 존재하게 할 수 있었던 원인은, 분극을 증대시키기 위해 비도핑 AlxGa1 - xN층(34)(x = 0.226)의 두께를 47nm로 충분히 크게 한 것, 및 GaN 가전자대를 페르미 준위에 접근시키기 위해 Mg 도핑 p형 GaN층(36)을 최상층에 설치한 것이다.
〈제2 실시형태〉
제2 실시형태에 따른 GaN계 다이오드에 대하여 설명한다.
도 24에 이 GaN계 다이오드를 나타낸다.
도 24에 나타낸 바와 같이, 이 GaN계 다이오드에서는, 도시하지 않은 예를 들면, C면 사파이어 기판 등의 베이스 기판 상에, 비도핑 GaN층(41), 비도핑 AlGaN층(42), 비도핑 GaN층(43) 및 p형 GaN층(44)이 차례로 적층되어 있다. 비도핑 AlGaN층(42)의 상부, 비도핑 GaN층(43) 및 p형 GaN층(44)은 일정하게 정해진(소정) 형상으로 패터닝되어 메사부가 형성되어 있다. 이 메사부의 일단부의 상면 및 측면으로부터 이 메사부에 인접하는 부분의 비도핑 AlGaN층(42) 상에 연장되어 애노드 전극(47)이 형성되어 있다. 애노드 전극(47)은, 예를 들면, Ni 등에 의해 형성된다. 또, 이 메사부로부터 떨어진 부분의 비도핑 AlGaN층(42) 상에 캐소드 전극(48)이 형성되어 있다. 캐소드 전극(48)은, 예를 들면, Ti/Al/Au 적층막 등에 의해 형성된다. 이 GaN계 다이오드에서는, 비도핑 AlGaN층(42)과 비도핑 GaN층(43)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(43)에 2DHG(45)가 형성되어 있는 동시에, 비도핑 GaN층(41)과 비도핑 AlGaN층(42)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(41)에 2DEG(46)가 형성되어 있다. 이 경우, 애노드 전극(47)은, 2DEG(46)와 쇼트키 접촉되어 있지만, 2DHG(45) 및 p형 GaN층(44)과는 오믹 접촉되어 있다. 또, 캐소드 전극(48)은, 비도핑 AlGaN층(42) 및 2DEG(46)에 대하여 오믹 접촉되어 있다. 이 GaN계 다이오드는 2DEG(46)를 통하여 전자가 전도에 기여하는 다이오드이다.
다음에, 이 GaN계 다이오드의 제조 방법에 대하여 설명한다.
먼저, MOCVD법에 의해 저온 GaN 버퍼층(도시하지 않음)을 개재하여 비도핑 GaN층(41), 비도핑 AlGaN층(42), 비도핑 GaN층(43) 및 p형 GaN층(44)을 차례로 성장시킨다.
다음에, p형 GaN층(44) 상에 포토리소그래피 기술에 의해 소정 형상의 레지스트 패턴(도시하지 않음)을 형성한 후, 이 레지스트 패턴을 마스크로 하여 예를 들면 염소계 가스를 사용한 반응성 이온 에칭(reactive ion etching, RIE)에 의해 비도핑 AlGaN층(42)의 두께 방향의 중간 깊이까지 에칭하여, 메사부를 형성한다.
다음에, 레지스트 패턴을 제거한 후, 애노드 전극(47) 및 캐소드 전극(48)을 형성한다. 애노드 전극(47)은, 전체면에 Ni막 등의 금속막을 진공 증착법 등에 의해 형성한 후, 이 금속막 상에 포토리소그래피 기술에 의해 소정 형상의 레지스트 패턴(도시하지 않음)을 형성하고, 이 레지스트 패턴을 마스크로 하여 예를 들면 RIE법 등에 의해 에칭함으로써 형성할 수 있다. 또는, 애노드 전극(47)은, 소정 형상의 레지스트 패턴(도시하지 않음)을 형성한 후, 전면(全面)에 Ni막 등의 금속막을 진공 증착법 등에 의해 형성한 후, 레지스트 패턴을 그 위에 형성된 금속막과 함께 제거(리프트 오프, lift-off)함으로써 형성할 수도 있다. 캐소드 전극(48)도 진공 증착법 등에 의해 형성한 Ti/Al/Au 적층막 등의 금속막을 사용하여, 애노드 전극(47)과 동일하게 하여 형성할 수 있다.
도 24에 나타낸 GaN계 다이오드에 대하여 계산기 시뮬레이션을 행하였다. 도 25에, 도 24에 나타낸 GaN계 다이오드의 계산기 시뮬레이션에 사용한 구조를 나타낸다. 도 25에 나타내는 층구조는, 실시예 1과 동일하게 하였다. 도 25에는 각 부의 치수를 나타냈다. 애노드 전극(47) 및 캐소드 전극(48)간 거리는 7μm이다. 도 25에 나타낸 구조에서의 애노드 전극(47)의 p형 GaN층(44)에의 오버랩(중첩)의 길이는 0.5μm이다. 또, 이 구조에서는, 최상층이 질화실리콘(SiN)막(49)에 의해 패시베이션되어 있는 것으로 하였다.
이 GaN계 다이오드와의 비교를 위하여, 도 26에 종래의 통상의 GaN계 쇼트키 다이오드를 나타낸다. 도 26에 나타낸 바와 같이, 이 GaN계 쇼트키 다이오드에서는, 도시하지 않은 베이스 기판 상에, 비도핑 GaN층(301) 및 비도핑 AlGaN층(302)이 차례로 적층되어 있다. 비도핑 AlGaN층(302) 상에, 애노드 전극(303) 및 캐소드 전극(304)이 형성되어 있다. 이 GaN계 쇼트키 다이오드에서는, 비도핑 GaN층(301)과 비도핑 AlGaN층(302) 사이의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(301)에 2DEG(305)가 형성되어 있다. 여기서, 도 26에서는, 애노드 전극(303) 및 캐소드 전극(304) 사이에 역바이어스 전압이 인가된 상태가 표시되어 있고, 애노드 전극(303) 아래에는 2DEG(305)가 존재하지 않는다. 애노드 전극(303) 및 캐소드 전극(304) 사이에 순바이어스 전압이 인가되었을 때, 또는 애노드 전극(303) 및 캐소드 전극(304) 사이에 인가되는 바이어스 전압이 0V일 때는, 애노드 전극(303) 아래에는 2DEG(305)가 형성되어 있다.
도 26에 나타낸 GaN계 쇼트키 다이오드에 대하여 계산기 시뮬레이션을 행하였다. 도 27에, 도 26에 나타내는 GaN계 쇼트키 다이오드의 계산기 시뮬레이션에 사용한 구조를 나타낸다. 도 27에 나타낸 층구조는, 실시예 1의 층구조의 대응하는 부분과 동일하게 하였다. 도 27에는 각 부의 치수를 나타냈다. 애노드 전극(303) 및 캐소드 전극(304) 사이 거리는 7μm이다. 애노드 전극(303)의 필드 플레이트의 길이는 3μm이다. 또, 이 구조에서는, 최상층이 SiN막(305)에 의해 패시베이션되어 있는 것으로 하였다.
도 28에, 애노드 전극(47, 303)과 캐소드 전극(48, 304) 사이에 600V의 역바이어스 전압을 인가했을 때의 전자 채널의 전계 분포를 나타낸다. 도 28에서, "A"는 애노드 전극(47, 303), "C"는 캐소드 전극(48, 304)을 나타낸다.
도 28에 나타낸 바와 같이, 종래의 통상의 GaN계 쇼트키 다이오드(SBD)에서는, 애노드단에 약 2.9MV/cm의 날카로운 전계 피크가 발생하고, 필드 플레이트단에 약 2.9MV/cm의 전계 피크가 발생한다. 이에 대하여, 이 GaN계 다이오드(PJD)에서는, 애노드 전극단에 1.5MV/cm 및 p형 GaN층의 캐소드 전극단의 위치에 약 1.5MV/cm의 전계 피크가 발생한다. 피크 전계 강도는, 종래 구조의 거의 1/2로 저하되어 있다.
시뮬레이션 결과의 정성적인 설명은 이미 설명하였던 대로, 애노드 전극(47)과 캐소드 전극(48) 사이의 2DHG와 2DEG가 각 채널 위치에서, 등량씩 감소할 뿐이므로, 채널 방향에 걸쳐 유기되는 총 전하는 애노드 전극(47)과 캐소드 전극(48) 사이에 균일하게 분포하고, 전계의 집중은 일어나지 않는다. 이 현상은, Si 소자에서 고내압화하기 위해 채용되는 초접합이 역바이어스에서도 전계 집중이 생기지 않는 것과 전자기학적으로 등가이다.
이상에 의해, 본 구조가 내전압성의 향상 및 전류 붕괴의 억제에 매우 유효한 것으로 나타났다.
이 제2 실시형태에 의하면, 역바이어스 전압 인가 시에 전계 집중이 쉽게 일어나지 않고 고내압에 의해 전류 붕괴의 억제에도 우수한 저손실 GaN계 다이오드를 실현할 수 있다.
〈제3 실시형태〉
제3 실시형태에 따른 GaN계 FET에 대하여 설명한다.
도 29에 이 GaN계 FET를 나타낸다.
도 29에 나타낸 바와 같이, 이 GaN계 FET에서는, 도시하지 않은 예를 들면 C면 사파이어 기판 등의 베이스 기판 상에, 비도핑 GaN층(51), 비도핑 AlGaN층(52), 비도핑 GaN층(53) 및 p형 GaN층(54)이 차례로 적층되어 있다. 비도핑 AlGaN층(52)의 상부, 비도핑 GaN층(53) 및 p형 GaN층(54)은 소정의 형상으로 패터닝되어, 메사부가 형성되어 있다. 이 메사부의 일단부의 상면에 p전극(57)이 형성되어 있다. 이 p전극(57)은 p형 GaN층(54)과 오믹 접촉되어 있다. 이 p전극(57)은, 예를 들면, Ni 등에 의해 형성된다. 이 메사부의 일측의 비도핑 AlGaN층(52) 상에 게이트 전극(58)이 형성되어 있다. 이 게이트 전극(58)은 비도핑 AlGaN층(52)과 쇼트키 접촉되어 있다. 이 게이트 전극(58)은, 예를 들면, Ni 등에 의해 형성된다. 이 게이트 전극(58)에 대하여 메사부와 반대 측의 부분의 비도핑 AlGaN층(52) 상에 소스 전극(59)이 형성되어 있다. 소스 전극(59)은, p전극(57)과 전기적으로 접속되어 있다. 또, 메사부에 대하여 소스 전극(59)과 반대 측의 부분의 비도핑 AlGaN층(52) 상에 드레인 전극(60)이 형성되어 있다. 이들 소스 전극(59) 및 드레인 전극(60)은 비도핑 AlGaN층(52)과 오믹 접촉되어 있다. 이들 소스 전극(59) 및 드레인 전극(60)은, 예를 들면, Ti/Al/Au 적층막 등에 의해 형성된다.
이 GaN계 FET에서는, 비도핑 AlGaN층(52)과 비도핑 GaN층(53)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(53)에 2DHG(55)가 형성되어 있는 동시에, 비도핑 GaN층(51)과 비도핑 AlGaN층(52)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(51)에 2DEG(56)가 형성되어 있다. 이 경우, p전극(57)은 2DHG(55) 및 p형 GaN층(54)과 오믹 접촉되어 있다. 이 p전극(57) 및 2DHG(55)는 소스의 필드 플레이트로서의 역할을 한다. 또, 소스 전극(59) 및 드레인 전극(60)은 비도핑 AlGaN층(52) 및 2DEG(56)에 대하여 오믹 접촉되어 있다. 이 GaN계 FET는 2DEG(56)를 통해서 전자가 전도에 기여하는 n채널 FET이다.
다음에, 이 GaN계 FET의 제조 방법에 대하여 설명한다.
먼저, MOCVD법에 의해 저온 GaN 버퍼층을 개재하여 비도핑 GaN층(51), 비도핑 AlGaN층(52), 비도핑 GaN층(53) 및 p형 GaN층(54)을 차례로 성장시킨다.
다음에, p형 GaN층(54) 상에 포토리소그래피 기술에 의해 소정 형상의 레지스트 패턴(도시하지 않음)을 형성한 후, 이 레지스트 패턴을 마스크로 하여 예를 들면, 염소계 가스를 사용한 RIE에 의해 비도핑 AlGaN층(52)의 두께 방향의 중간의 깊이까지 에칭하고, 메사부를 형성한다.
다음에, 레지스트 패턴을 제거한 후, 소스 전극(59) 및 드레인 전극(60)을 형성한다. 이들 소스 전극(59) 및 드레인 전극(60)은, 진공 증착법 등에 의해 형성한 Ti/Al/Au 적층막 등의 금속막을 사용하여 형성할 수 있다.
다음에, p전극(57) 및 게이트 전극(58)을 형성한다. 이들 p전극(57) 및 게이트 전극(58)은, 진공 증착법 등에 의해 형성한 Ni 등의 금속막을 사용하여 형성할 수 있다.
이 후, 소스 전극(59)과 p전극(57) 사이에 배선(도시하지 않음)을 형성하여 결선한다.
이 GaN계 FET에서는, p전극(57)은 2DHG(55)와 오믹 접촉되어 있고, 이들 p전극(57) 및 2DHG(55)는 소스 필드 플레이트로서의 역할을 하는 것을 알 수 있다. 이 소스 필드 플레이트에 의하면, 제2 실시형태와 동일한 메카니즘에 의해, 전계 집중이 게이트 전극(58)과 드레인 전극(60) 사이에 생기지 않는다. 원래, 본 구조에서는, p형 GaN층(54)의 영역에 전자가 존재할 수 있는 장소는 없고, 본질적으로 전류 붕괴의 문제는 생기지 않는다.
이 GaN계 FET의 대진폭 동작에 대하여 설명한다.
드레인 전극(60)에 음의 측으로 깊게 전압이 인가된 경우를 고려한다. 드레인 전극(60)이 음으로 인가되는 상황은, 부하가 모터나 솔레노이드 밸브 등의 인덕터를 포함하고 있는 경우, 스위칭 시에 유도 역기전력이 생기는 경우 등이다. 도 30에 나타낸 바와 같이, 드레인 전극(60)이 음으로 바이어스되었을 때는, 드레인 전극(60)과 p형 GaN층(54) 사이는 순바이어스가 된다. 바이어스가 깊은 경우에는, 2DHG(55) 및/또는 2DEG(56)가 비도핑 AlGaN층(52)의 장벽을 터널링 효과 내지는 열적으로 이동하여 재결합하고, 전류가 흐른다. 즉, 이 GaN계 FET는, 마치 pn다이오드가 트랜지스터에 병렬로 부가되어 있는 것처럼 보이고, 복합 소자로 되어 있는 것을 알 수 있다. 이 GaN계 FET를 등가 회로로 나타내면 도 31에 나타낸 바와 같이 된다. 이것은, 인버터 회로의 기본 유닛이다.
이 제3 실시형태에 의하면, 고내압에 의해 전류 붕괴의 억제에도 우수한 저손실 GaN계 FET를 실현할 수 있다.
〈제4 실시형태〉
제4 실시형태에 따른 GaN계 다이오드에 대하여 설명한다.
도 32에 이 GaN계 다이오드를 나타낸다.
도 32에 나타낸 바와 같이, 이 GaN계 다이오드에서는, 예를 들면, C면 사파이어 기판 등의 베이스 기판(40) 상에, 비도핑 GaN층(41), 비도핑 AlGaN층(42), 비도핑 GaN층(43) 및 p형 GaN층(44)이 차례로 적층되어 있다. 비도핑 GaN층(43) 및 p형 GaN층(44)은 소정의 형상으로 패터닝되어, 메사부가 형성되어 있다. 이 메사부의 일단부의 상면 및 측면으로부터 이 메사부에 인접하는 부분의 비도핑 AlGaN층(42) 상에 연장되어 애노드 전극(47)이 형성되어 있다. 애노드 전극(47)은, 예를 들면, Ni/Au 적층막 등에 의해 형성된다. 또, 이 메사부의 타단부의 상면 및 측면으로부터 이 메사부에 인접하는 부분의 비도핑 AlGaN층(42) 상에 연장되어 캐소드 전극(48)이 형성되어 있다. 캐소드 전극(48)은, 예를 들면, Ti/Al/Au 적층막 등에 의해 형성된다. 이 GaN계 다이오드에서는, 비도핑 AlGaN층(42)과 비도핑 GaN층(43)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(43)에 2DHG(45)가 형성되어 있는 동시에, 비도핑 GaN층(41)과 비도핑 AlGaN층(42)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(41)에 2DEG(46)가 형성되어 있다. 이 경우, 애노드 전극(47)은, 비도핑 AlGaN층(42) 및 2DEG(46)와 쇼트키 접촉되어 있지만, p형 GaN층(44) 및2DHG(45)와는 오믹 접촉되어 있다. 또, 캐소드 전극(48)은, 비도핑 AlGaN층(42) 및 2DEG(46)와 오믹 접촉되어 있지만, p형 GaN층(44) 및 2DHG(45)와는 쇼트키 접촉되어 있다.
이 GaN계 다이오드의 제조 방법은 제2 실시형태에 따른 GaN계 다이오드의 제조 방법과 동일하다.
이 GaN계 다이오드에서는, 순바이어스 전압 인가 시, 즉 애노드 전극(47)과 캐소드 전극(48) 사이에 애노드 전극(47)이 캐소드 전극(48)보다 고전위가 되도록 전압을 인가한 경우, 2DEG(46) 및 2DHG(45) 양쪽에 대하여 순바이어스가 되므로, 전자 및 정공 양쪽이 동시에 전도에 기여한다. 즉, 이 GaN계 다이오드는, 2DEG(46) 및 2DHG(45)를 통하여 전자 및 정공이 동시에 전도에 기여하는 다이오드이다. 또, 이 GaN계 다이오드에서는, 역바이어스 전압 인가 시, 즉 애노드 전극(47)과 캐소드 전극(48) 사이에 애노드 전극(47)이 캐소드 전극(48)보다 저전위가 되도록 전압을 인가한 경우에는, 2DEG(46)뿐아니라, 2DHG(45)에 대해서도 역바이어스가 되므로, 통상의 다이오드로서 동작한다.
이 제4 실시형태에 의하면, 제2 실시형태에 따른 GaN계 다이오드와 마찬가지로, 역바이어스 전압 인가 시에 전계 집중이 쉽게 일어나지 않는 고내압에 의해 전류 붕괴의 억제에도 우수한 저손실 GaN계 다이오드를 실현할 수 있다.
〈제5 실시형태〉
제5 실시형태에 따른 GaN계 FET에 대하여 설명한다.
도 33에 이 GaN계 FET를 나타낸다.
도 33에 나타낸 바와 같이, 이 GaN계 FET에서는, 예를 들면, C면 사파이어 기판 등의 베이스 기판(50) 상에, 비도핑 GaN층(51), 비도핑 AlGaN층(52), 비도핑 GaN층(53) 및 p형 GaN층(54)이 차례로 적층되어 있다. 비도핑 GaN층(53) 및 p형 GaN층(54)은 소정의 형상으로 패터닝되어 메사부가 형성되어 있다. 이 메사부의 일단부의 상면에 p전극(57)이 형성되어 있다. 이 p전극(57)은 p형 GaN층(54)과 오믹 접촉되어 있다. 이 p전극(57)은, 예를 들면, Ni/Au 적층막 등에 의해 형성된다. 이 메사부의 일측의 비도핑 AlGaN층(52) 상에 게이트 전극(58)이 형성되어 있다. 이 게이트 전극(58)은 비도핑 AlGaN층(52)과 쇼트키 접촉되어 있다. 이 게이트 전극(58)은, 예를 들면, Ni/Au 적층막 등에 의해 형성된다. 이 게이트 전극(58)에 대하여 메사부와 반대 측의 부분의 비도핑 AlGaN층(52) 상에 소스 전극(59)이 형성되어 있다. 이 경우, 제3 실시형태에 따른 GaN계 FET와 달리, 소스 전극(59)은 p전극(57)과 전기적으로 접속되어 있지 않고, 게이트 전극(58)이 p전극(57)과 전기적으로 접속되어 있다. 또, 메사부에 대하여 소스 전극(59)과 반대 측의 부분의 비도핑 AlGaN층(52) 상에 드레인 전극(60)이 형성되어 있다. 이들 소스 전극(59) 및 드레인 전극(60)은 비도핑 AlGaN층(52)과 오믹 접촉되어 있다. 이들 소스 전극(59) 및 드레인 전극(60)은, 예를 들면, Ti/Al/Au 적층막 등에 의해 형성된다.
이 GaN계 FET에서는, 비도핑 AlGaN층(52)과 비도핑 GaN층(53)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(53)에 2DHG(55)가 형성되어 있는 동시에, 비도핑 GaN층(51)과 비도핑 AlGaN층(52)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(51)에 2DEG(56)가 형성되어 있다. 이 경우, p전극(57)은, 2DHG(55) 및 p형 GaN층(54)과 쇼트키 접촉되어 있다. 이 p전극(57)은 게이트의 필드 플레이트로서의 역할을 한다. 또, 소스 전극(59) 및 드레인 전극(60)은 비도핑 AlGaN층(52) 및 2DEG(56)와 쇼트키 접촉되어 있다. 이 GaN계 FET는, 2DEG(56)를 통하여 전자가 전도에 기여하는 n채널 FET이다. 이 GaN계 FET의 제조 방법은 제3 실시형태에 따른 GaN계 FET의 제조 방법과 동일하다.
이 GaN계 FET에서는, p전극(57)은 2DHG(55)와 오믹 접촉되어 있고, 이들 p전극(57) 및 2DHG(55)는, 게이트 필드 플레이트로서의 역할을 하는 것을 알 수 있다. 이 게이트 필드 플레이트에 의하면, 제3 실시형태와 동일한 메카니즘에 의해, 전계 집중이 게이트 전극(58)과 드레인 전극(60) 사이에 생기지 않는다. 원래, 본구조에서는, p형 GaN층(54)의 영역에 전자가 존재할 수 있는 장소는 없고, 본질적으로 전류 붕괴의 문제는 생기지 않는다.
이 제5 실시형태에 의하면, 제3 실시형태와 마찬가지로, 고내압에 의해 전류 붕괴의 억제에도 우수한 저손실 GaN계 FET를 실현할 수 있다.
〈제6 실시형태〉
제6 실시형태에 따른 GaN계 FET에 대하여 설명한다.
도 34에 이 GaN계 FET를 나타낸다.
도 34에 나타낸 바와 같이, 이 GaN계 FET에서는, 예를 들면, C면 사파이어 기판 등의 베이스 기판(50) 상에, 비도핑 GaN층(51), 비도핑 AlGaN층(52), 비도핑 GaN층(53) 및 p형 GaN층(54)이 차례로 적층되어 있다. 비도핑 GaN층(53) 및 p형 GaN층(54)은 소정의 형상으로 패터닝되어, 메사부가 형성되어 있다. 이 메사부의 일단부의 상면 및 측면으로부터 이 메사부에 인접하는 부분의 비도핑 AlGaN층(52) 상에 연장되어 게이트 전극(58)이 형성되어 있다. 이 게이트 전극(58)은, 제5 실시형태에서의 게이트 전극(58)과 p전극(57)을 일체화한 것에 상당한다. 이 게이트 전극(58)은, 예를 들면, Ni/Au 적층막 등에 의해 형성된다. 이 게이트 전극(58)은 p형 GaN층(54)과 오믹 접촉하고, 비도핑 AlGaN층(52)과는 쇼트키 접촉되어 있다. 이 게이트 전극(58)에 대하여 메사부와 반대측의 부분의 비도핑 AlGaN층(52) 상에 소스 전극(59)이 형성되어 있다. 또, 메사부에 대하여 소스 전극(59)과 반대 측의 부분의 비도핑 AlGaN층(52) 상에 드레인 전극(60)이 형성되어 있다. 이들 소스 전극(59) 및 드레인 전극(60)은 비도핑 AlGaN층(52)과 오믹 접촉되어 있다. 이들 소스 전극(59) 및 드레인 전극(60)은, 예를 들면, Ti/Al/Au 적층막 등에 의해 형성된다.
이 GaN계 FET에서는, 비도핑 AlGaN층(52)과 비도핑 GaN층(53)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(53)에 2DHG(55)가 형성되어 있는 동시에, 비도핑 GaN층(51)과 비도핑 AlGaN층(52)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(51)에 2DEG(56)가 형성되어 있다. 이 경우, 게이트 전극(58)은 p형 GaN층(54) 및 2DHG(55)와 오믹 접촉하고, 비도핑 AlGaN층(52) 및 2DEG(56)와는 쇼트키 접촉되어 있다. 이 게이트 전극(58)은 게이트의 필드 플레이트로서의 역할을 한다. 또, 소스 전극(59) 및 드레인 전극(60)은 비도핑 AlGaN층(52) 및 2DEG(56)에 대하여 오믹 접촉되어 있다. 이 GaN계 FET는, 2DEG(56)를 통하여 전자가 전도에 기여하는 n채널 FET이다.
제5 실시형태에 따른 GaN계 FET는 4단자인데 대하여, 이 GaN계 FET는, 제5 실시형태에서의 p전극(57)이 게이트 전극(58)과 일체로 형성됨으로써, 외관상 3단자로 되어 있다. 이 GaN계 FET의 제조 방법은 제3 실시형태에 따른 GaN계 FET의 제조 방법과 동일하다.
이 GaN계 FET에서는, 게이트 전극(58)은 2DHG(55)와 오믹 접촉되어 있고, 이들 게이트 전극(58) 및 2DHG(55)는 게이트 필드 플레이트로서의 역할을 한다는 것을 알 수 있다. 이 게이트 필드 플레이트에 의하면, 제3 실시형태와 동일한 메카니즘에 의해, 전계 집중이 게이트 전극(58)과 드레인 전극(60) 사이에 생기지 않는다. 원래, 본 구조에서는, p형 GaN층(54)의 영역에 전자의 존재할 수 있는 장소는 없고, 본질적으로 전류 붕괴의 문제는 생기지 않는다.
이 제6 실시형태에 의하면, 제3 실시형태와 마찬가지로, 고내압에 의해 전류 붕괴의 억제에도 우수한 저손실 GaN계 FET를 실현할 수 있다.
〈제7 실시형태〉
제7 실시형태에 따른 GaN계 FET에 대하여 설명한다.
도 35에 이 GaN계 FET를 나타낸다.
도 35에 나타낸 바와 같이, 이 GaN계 FET에서는, 예를 들면, C면 사파이어 기판 등의 베이스 기판(50) 상에, 비도핑 GaN층(51), 비도핑 AlGaN층(52), 비도핑 GaN층(53) 및 p형 GaN층(54)이 차례로 적층되어 있다. 비도핑 GaN층(53) 및 p형 GaN층(54)은 소정의 형상으로 패터닝되어, 메사부가 형성되어 있다. 메사부의 일단부의 상면에 소스 전극(59)이 형성되고, 타단부의 상면에 드레인 전극(60)이 형성되어 있다. 또, 이 메사부의 상면의 소스 전극(59)과 드레인 전극(60) 사이에 게이트 전극(58)이 형성되어 있다. 이들 소스 전극(59) 및 드레인 전극(60)은 p형 GaN층(54)과 오믹 접촉되어 있다. 이들 소스 전극(59) 및 드레인 전극(60)은, 예를 들면, Ni/Au 적층막 등에 의해 형성된다. 게이트 전극(58)은 p형 GaN층(54)과 쇼트키 접촉되어 있다. 이 게이트 전극(58)은, 예를 들면, Ti/Al/Au 적층막 등에 의해 형성된다. 메사부의 일측의 비도핑 AlGaN층(52) 상에 n전극(61)이 형성되어 있다. 이 n전극(61)은 비도핑 AlGaN층(52)과 오믹 접촉되어 있다. 이 n전극(61)은, 예를 들면, Ti/Al/Au 적층막 등에 의해 형성된다. 이 n전극(61)은 게이트 전극(58)과 전기적으로 접속되어 있다.
이 GaN계 FET에서는, 비도핑 AlGaN층(52)과 비도핑 GaN층(53)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(53)에 2DHG(55)가 형성되어 있는 동시에, 비도핑 GaN층(51)과 비도핑 AlGaN층(52)의 헤테로 계면의 근방 부분에서의 비도핑 GaN층(51)에 2DEG(56)가 형성되어 있다. 이 경우, n전극(61) 및 2DEG(56)는 게이트의 필드 플레이트로서의 역할을 한다. 또, 소스 전극(59) 및 드레인 전극(60)은 p형 GaN층(54) 및 2DHG(55)와 오믹 접촉되어 있다. 이 GaN계 FET는, 2DHG(55)를 통하여 정공이 전도에 기여하는 p채널 FET이다.
이 GaN계 FET의 제조 방법은 제3 실시형태에 따른 GaN계 FET의 제조 방법과 동일하다.
이 GaN계 FET에서는, n전극(61)은 비도핑 GaN층(51) 및 2DEG(56)와 오믹 접촉되어 있고, 이들 비도핑 GaN층(51) 및 2DEG(56)는 게이트 필드 플레이트로서의 역할을 한다는 것을 알 수 있다. 이 게이트 필드 플레이트에 의하면, 제3 실시형태와 동일한 메카니즘에 의해, 전계 집중이 게이트 전극(58)과 드레인 전극(60) 사이에 생기지 않는다. 원래, 본 구조에서는, p형 GaN층(54)의 영역에 전자의 존재할 수 있는 장소는 없고, 본질적으로 전류 붕괴의 문제는 생기지 않는다.
이 제7 실시형태에 의하면, 제3 실시형태와 마찬가지로, 고내압에 의해 전류 붕괴의 억제에도 우수한 저손실의 p채널 GaN계 FET를 실현할 수 있다.
〈제8 실시형태〉
제8 실시형태에 따른 GaN계 FET에 대하여 설명한다.
도 36에 이 GaN계 FET를 나타낸다.
도 36에 나타낸 바와 같이, 이 GaN계 FET는, 비도핑 AlGaN층(52)의 상부, 비도핑 GaN층(53) 및 p형 GaN층(54)에 형성된 메사부의 단부의 상면 및 측면으로부터 이 메사부에 인접하는 부분의 비도핑 AlGaN층(52) 상에 연장되어 드레인 전극(60)이 형성되어 있는 것을 제외하고, 제3 실시형태에 따른 GaN계 FET와 동일한 구성을 가진다.
이 제8 실시형태에 의하면, 제3 실시형태와 동일한 이점을 얻을 수 있는 외에, 다음과 같은 이점을 얻을 수 있다. 즉, 이 GaN계 FET에서는, 대진폭 동작 시에, 드레인 전극(60)에 음의 측으로 깊은 전압이 인가될 때, 비도핑 AlGaN층(52)과 비도핑 GaN층(53) 사이의 AlGaN/GaN 헤테로 계면의 장벽을 넘지 않아도, p형 GaN층(54) 및 이 p형 GaN층(54)과 쇼트키 접촉된 드레인 전극(60)을 통해서 전류가 흐른다. 이 경우, p형 GaN층(54)과 드레인 전극(60)과는 쇼트키 접촉되어 있으므로, 이 p형 GaN층(54)과 드레인 전극(60)으로 이루어지는 다이오드의 상승 전압은 2V 정도로 pn 접합의 상승 전압보다 2∼3.4V 낮다. 그러므로, 이 GaN계 FET는, 이상적인 FRD(Free wheel diode)가 부가된 복합 소자이다.
〈제9 실시형태〉
제9 실시형태에 따른 GaN계 FET에 대하여 설명한다.
도 37에 이 GaN계 FET를 나타낸다.
도 37에 나타낸 바와 같이, 이 GaN계 FET는, 비도핑 AlGaN층(52)의 상부, 비도핑 GaN층(53) 및 p형 GaN층(54)에 형성된 메사부의 단부의 상면 및 측면으로부터 이 메사부에 인접하는 부분의 비도핑 AlGaN층(52) 상에 연장되어 드레인 전극(60)이 형성되어 있는 것을 제외하고, 제5 실시형태에 따른 GaN계 FET와 동일한 구성을 가진다.
이 제9 실시형태에 의하면, 제5 실시형태와 동일한 이점을 얻을 수 있는 외에, 제8 실시형태와 동일한 이점도 얻을 수 있다.
〈제10 실시형태〉
제10 실시형태에 따른 GaN계 FET에 대하여 설명한다.
도 38에 이 GaN계 FET를 나타낸다.
도 38에 나타낸 바와 같이, 이 GaN계 FET는, 비도핑 AlGaN층(52)의 상부, 비도핑 GaN층(53) 및 p형 GaN층(54)에 형성된 메사부의 타단부의 상면 및 측면으로부터 이 메사부에 인접하는 부분의 비도핑 AlGaN층(52) 상에 연장되어 드레인 전극(60)이 형성되어 있는 것을 제외하고, 제6 실시형태에 따른 GaN계 FET와 동일한 구성을 가진다.
이 제10 실시형태에 의하면, 제6 실시형태와 동일한 이점을 얻을 수 있는 외에, 제8 실시형태와 동일한 이점도 얻을 수 있다.
〈제11 실시형태〉
제11 실시형태에 따른 상보형 회로에 대하여 설명한다.
도 39에 이 상보형 회로를 나타낸다.
도 39에 나타낸 바와 같이, 이 상보형 회로는, n채널 GaN계 FET(71)와 p채널 GaN계 FET(72)에 의해 구성되어 있다. n채널 GaN계 FET(71) 및 p채널 GaN계 FET(72)의 게이트 전극은 공통으로 되어 있다. 또, n채널 GaN계 FET(71) 및 p채널 GaN계 FET(72)의 드레인 전극은 공통으로 되어 있고, 출력 단자로 되어 있다. p채널 GaN계 FET(72)의 소스에는 양의 전원 전압(Vss)이 인가되고, p채널 GaN계 FET(72)의 소스는 접지된다. n채널 GaN계 FET(71) 및 p채널 GaN계 FET(72)의 공통의 게이트 전극에 입력 전압(Vin)이 공급된다. 또, n채널 GaN계 FET(71) 및 p채널 GaN계 FET(72)의 공통의 드레인 전극으로부터 출력 전압(Vout)이 출력된다. n채널 GaN계 FET(71)로서는, 예를 들면, 제3 , 제5 , 제6 , 제8 , 제9 또는 제10 실시형태에 따른 n채널 GaN계 FET가 사용된다. p채널 GaN계 FET(72)로서는, 예를 들면, 제7 실시형태에 따른 p채널 GaN계 FET가 사용된다.
이 제11 실시형태에 의하면, 신규한 n채널 GaN계 FET(71) 및 p채널 GaN계 FET(72)를 사용하여 상보형 회로를 구성할 수 있다. 이 상보형 회로에서는, n채널 GaN계 FET(71) 및 p채널 GaN계 FET(72)에 대하여, 제3 , 제5∼제10 실시형태와 동일한 이점을 얻을 수 있다.
이상, 본 발명의 실시형태 및 실시예에 대하여 구체적으로 설명하였으나, 본 발명은, 전술한 실시형태 및 실시예에 한정되지 않고, 본 발명의 기술적 사상에 따른 각종 변형이 가능하다. 예를 들면, 전술한 제3, 제5∼제10 실시형태에 따른 GaN계 FET는 모두 정상 온(normally on) 소자이지만, 본 발명은 정상 오프(normally off)의 GaN계 FET에 대해서도 적용할 수 있다. 정상 오프의 GaN계 FET의 게이트 구조는 공지의 임계값 제어 기술을 사용하여 형성할 수 있다. 예를 들면, 게이트 전극 아래의 AlGaN층을 에칭에 의해 박층화하거나 음이온을 주입하거나 함으로써 GaN계 FET의 임계값을 제어할 수 있다. 또, 게이트 부분을 절연막에 의한 MIS 구조로 하는 것에 의해서도 GaN계 FET의 임계값을 제어할 수 있다.
또, 전술한 실시형태 및 실시예에서 든 수치, 구조, 형상, 재료 등은 어디까지나 예에 불과하며, 필요에 따라 이들과 다른 수치, 구조, 형상, 재료 등을 사용해도 된다.
또, 도 29에 나타내는 제3 실시형태에 따른 GaN계 FET는, p전극(57)과 소스 전극(59)에 서로 독립적으로 전압을 인가할 수 있도록 구성함으로써, 복합 4단자 소자로서 재정의할 수 있고, 복합 기능 소자로서 사용할 수 있다.
또, 전술한 제3, 제5∼제10 실시형태에 따른 n채널 GaN계 FET 또는 p채널 GaN계 FET는, 예를 들면, 저항, 인덕터, 캐패시터 등의 수동 소자로서 사용할 수도 있다.
11: InzGa1 - zN층
12: AlxGa1 - xN층
13: InyGa1 - yN층
14: p형 InwGa1 - wN층
15: 2차원 정공 가스
16: 2차원 전자 가스
17: 애노드 전극
18: 캐소드 전극
21: 비도핑 GaN층
22: 비도핑 AlGaN층
23: 비도핑 GaN 캡층
24: p형 GaN 캡층
25: 2차원 정공 가스
26: 2차원 전자 가스
40: 기판
41: 비도핑 GaN층
42: 비도핑 AlGaN층
43: 비도핑 GaN층
44: p형 GaN층
45: 2차원 정공 가스
46: 2차원 전자 가스
47: 애노드 전극
48: 캐소드 전극
50: 기판
51: 비도핑 GaN층
52: 비도핑 AlGaN층
53: 비도핑 GaN층
54: p형 GaN층
55: 2차원 정공 가스
56: 2차원 전자 가스
57: p전극
58: 게이트 전극
59: 소스 전극
60: 드레인 전극
61: n전극
71: n채널 GaN계 FET
72: p채널 GaN계 FET

Claims (11)

  1. InzGa1 - zN층(0≤z＜1);
    상기 InzGa1 - zN층 상의 AlxGa1 - xN층(0＜x＜1);
    상기 AlxGa1 - xN층 상의 InyGa1 - yN층(0≤y＜1); 및
    상기 InyGa1 - yN층 상의 p형 InwGa1 - wN층(0≤w＜1)을 포함하고,
    비동작 시에, 상기 AlxGa1 - xN층과 상기 InyGa1 - yN층 사이의 헤테로 계면의 근방 부분에서의 상기 InyGa1 - yN층에 2차원 정공 가스가 형성되고, 또한 상기 InzGa1-zN층과 상기 AlxGa1 - xN층 사이의 헤테로 계면의 근방 부분에서의 상기 InzGa1 - zN층에 2차원 전자 가스가 형성되어 있는, 반도체 소자.
  2. 제1항에 있어서,
    상기 2차원 정공 가스의 농도를 Ps(cm-2), 상기 2차원 전자 가스의 농도를 Ns(cm-2), 상기 AlxGa1 - xN층의 두께를 t(cm)로 나타낼 때, x, y, z, t가 하기식을 만족시키는, 반도체 소자.
    Ps = b1x＋b2y-b3/t≥ 2×1012
    Ns = b1x＋b2z-b3/t≥2×1012
    b1 = 5.66×1013(cm-2)
    b2 = 9.81×1013(cm-2)
    b3 = 1.89×107(cm-1)
  3. 제1항에 있어서,
    상기 2차원 정공 가스의 농도를 Ps(cm-2), 상기 2차원 전자 가스의 농도를 Ns(cm-2), 상기 AlxGa1 - xN층의 두께를 t(cm)로 나타낼 때, x, y, z, t가 하기식을 만족시키는, 반도체 소자.
    Ps = b1x＋b2y-b3/t≥ 5×1012
    Ns = b1x＋b2z-b3/t≥ 5×1012
    b1 = 5.66×1013(cm-2)
    b2 = 9.81×1013(cm-2)
    b3 = 1.89×107(cm-1)
  4. 제1항에 있어서,
    상기 AlxGa1 - xN층의 두께를 t, 상기 InyGa1 - yN층의 두께를 q, 상기 p형 InwGa1 -wN층의 두께를 r, 상기 p형 InwGa1 - wN층의 p형 불순물의 농도를 NA, 상기 AlxGa1 - xN층의 n형 불순물의 농도를 ND로 나타낼 때,
    x＞0.08
    t＞15nm
    q＞0nm
    r＞8.0nm
    NA ＞1×1016cm-3
    ND ＜4×1018cm-3
    가 성립하는, 반도체 소자.
  5. 제1항에 있어서,
    상기 AlxGa1 - xN층의 두께를 t, 상기 InyGa1 - yN층의 두께를 q, 상기 p형 InwGa1 -wN층의 두께를 r, 상기 p형 InwGa1 - wN층의 p형 불순물의 농도를 NA, 상기 AlxGa1 - xN층의 n형 불순물의 농도를 ND로 나타낼 때,
    x＞0.13
    t＞25nm
    q＞1nm
    r＞10nm
    NA＞8×1017cm-3
    ND ＜3×1018cm-3
    가 성립하는, 반도체 소자.
  6. 제1항에 있어서,
    상기 InyGa1 - yN층과 상기 AlxGa1 - xN층 사이, 및/ 또는, 상기 InzGa1 - zN층과 상기 AlxGa1-xN층 사이에 AluGa1 - uN층(0＜u＜1, u＞x)을 포함하는, 반도체 소자.
  7. 제1항에 있어서,
    상기 반도체 소자는 전계 효과 트랜지스터이며, 적어도 상기 InyGa1 - yN층 및 상기 p형 InwGa1 - wN층에 메사부가 형성되고, 이 메사부의 양측의 부분의 상기 AlxGa1 -xN층 상에 게이트 전극 및 드레인 전극이 형성되고, 상기 게이트 전극에 대하여 상기 메사부와 반대 측의 부분의 상기 AlxGa1 - xN층 상에 소스 전극이 형성되고, 상기 메사부의 상기 게이트 전극 측의 부분의 상기 p형 InwGa1 - wN층 상에 상기 소스 전극 또는 상기 게이트 전극과 전기적으로 접속된 전극이 형성되어 있는, 반도체 소자.
  8. 제7항에 있어서,
    상기 게이트 전극과 상기 전극이 일체로 되어 상기 메사부의 일단부의 상면 및 측면으로부터 상기 메사부에 인접하는 부분의 상기 AlxGa1 - xN층 상에 연장되어 형성되어 있는, 반도체 소자.
  9. 제1항에 있어서,
    상기 반도체 소자는 전계 효과 트랜지스터이며, 적어도 상기 InyGa1 - yN층 및 상기 p형 InwGa1 - wN층에 메사부가 형성되고, 상기 메사부의 상기 p형 InwGa1 - wN층 상에 게이트 전극, 소스 전극 및 드레인 전극이 형성되고, 상기 메사부에 인접하는 부분의 상기 AlxGa1 - xN층 상에 상기 게이트 전극과 전기적으로 접속된 전극이 형성되어 있는, 반도체 소자.
  10. 제1항에 있어서,
    상기 반도체 소자는 다이오드이며, 적어도 상기 InyGa1 - yN층 및 상기 p형 InwGa1-wN층에 메사부가 형성되고, 상기 메사부의 일단부의 상기 p형 InwGa1 - wN층과 접촉하여 애노드 전극이 형성되고, 상기 메사부의 타단 측의 부분의 상기 AlxGa1 - xN층 상에 캐소드 전극이 형성되어 있는, 반도체 소자.
  11. 제1항에 있어서,
    상기 반도체 소자는 다이오드이며, 적어도 상기 InyGa1 - yN층 및 상기 p형 InwGa1-wN층에 메사부가 형성되고, 상기 메사부의 일단부의 상면 및 측면으로부터 상기 메사부에 인접하는 부분의 상기 AlxGa1 - xN층 상에 연장되어 애노드 전극이 형성되고, 상기 메사부의 타단부의 상면 및 측면으로부터 상기 메사부에 인접하는 부분의 상기 AlxGa1 - xN층 상에 연장되어 캐소드 전극이 형성되어 있는, 반도체 소자.
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