JP6708866B1 - 分極超接合ＧａＮ系電界効果トランジスタおよび電気機器 - Google Patents

Abstract

【課題】ソース・ドレイン間に例えば１０００Ｖ程度の高電圧を印加した場合でも、高いドレイン耐圧を得ることができる分極超接合ＧａＮ系電界効果トランジスタを提供する。【解決手段】分極超接合ＧａＮ系電界効果トランジスタは、ｉ型ＧａＮ層１２と、その上のｉ型ＡｌxＧａ1-xＮ層１３と、その上の、島状の形状を有するｉ型ＧａＮ層１４と、その上のｐ型ＧａＮ層１６およびｐ+型ＧａＮ層１７と、その上のゲート電極２４と、ｉ型ＡｌxＧａ1-xＮ層１３上のソース電極２２およびドレイン電極２３と、ｉ型ＧａＮ層１４のドレイン電極側の端部とドレイン電極２３とを電気的に接続するｐ型高抵抗分圧層１５とを有する。ｐ型高抵抗分圧層１５はｉ型ＡｌxＧａ1-xＮ層１３上に設けられたｉ型ＧａＮ層あるいはＮｉＯなどのｐ型絶縁膜により構成される。【選択図】図１

Description

この発明は、分極超接合ＧａＮ（窒化ガリウム）系電界効果トランジスタおよびこの分極超接合ＧａＮ系電界効果トランジスタを用いた電気機器に関する。

従来、パワートランジスタとして分極超接合（Polarization Super Junction;ＰＳＪ）ＧａＮ系電界効果トランジスタ（ＦＥＴ）が知られている（特許文献１、２参照。）。この分極超接合ＧａＮ系電界効果トランジスタは、アンドープ（ｉ型）ＧａＮ層、Ａｌ_x Ｇａ_1-x Ｎ層およびアンドープ（ｉ型）ＧａＮ層が順次積層された構造の分極超接合領域を有する。この分極超接合ＧａＮ系電界効果トランジスタは、シリコン（Ｓｉ）系のパワートランジスタでは実現が難しい、高耐圧、高出力、高効率、高速動作が可能である。

特許第５８２８４３５号明細書 特許第５６６９１１９号明細書

しかしながら、本発明者が独自に行った詳細な検討によれば、特許文献１、２に記載の分極超接合ＧａＮ系電界効果トランジスタでは、ソース・ドレイン間に高電圧、例えば１０００Ｖ程度の電圧を印加したとき、リーク電流が予想よりかなり大きいことが判明した。

そこで、この発明が解決しようとする課題は、ソース・ドレイン間に例えば１０００Ｖ程度の高電圧を印加した場合でも、リーク電流の大幅な低減を図ることができる分極超接合ＧａＮ系電界効果トランジスタを提供することである。

この発明が解決しようとする他の課題は、前記の分極超接合ＧａＮ系電界効果トランジスタを用いた高性能の電気機器を提供することである。

本発明者は、特許文献１、２に記載の分極超接合ＧａＮ系電界効果トランジスタにおいてソース・ドレイン間に高電圧を印加したときのリーク電流が予想よりかなり大きいことを見出した後、その原因について種々検討を行った結果、Ａｌ_x Ｇａ_1-x Ｎ層上のアンドープ（ｉ型）ＧａＮ層のドレイン電極側の端部に電界集中が起きることが主な原因であることを突き止めた。そして、この電界集中の問題を解決する方法として種々の方法を比較検討した結果、最も簡便で有効な方法を見出し、この発明を案出するに至った。

すなわち、前記課題を解決するために、この発明は、
第１ｉ型ＧａＮ層と、
前記第１ｉ型ＧａＮ層上のＡｌ_x Ｇａ_1-x Ｎ層（０＜ｘ＜１）と、
前記Ａｌ_x Ｇａ_1-x Ｎ層上の、島状の形状を有する第２ｉ型ＧａＮ層と、
前記第２ｉ型ＧａＮ層上のｐ型ＧａＮ層と、
前記ｐ型ＧａＮ層と電気的に接続されたゲート電極と、
前記Ａｌ_x Ｇａ_1-x Ｎ層上のソース電極と、
前記Ａｌ_x Ｇａ_1-x Ｎ層上のドレイン電極と、
前記第２ｉ型ＧａＮ層の前記ドレイン電極側の端部と前記ドレイン電極とを電気的に接続するｐ型高抵抗分圧層と、
を有する分極超接合ＧａＮ系電界効果トランジスタである。

この分極超接合ＧａＮ系電界効果トランジスタにおいては、非動作時（熱平衡状態）において、Ａｌ_x Ｇａ_1-x Ｎ層と第２ｉ型ＧａＮ層との間のヘテロ界面の近傍の部分における第２ｉ型ＧａＮ層に２次元正孔ガスが形成され、かつ、第１ｉ型ＧａＮ層とＡｌ_x Ｇａ_1-x Ｎ層との間のヘテロ界面の近傍の部分における第１ｉ型ＧａＮ層に２次元電子ガスが形成される。

ｐ型高抵抗分圧層の抵抗値は、トランジスタ全体で見た場合、好適には、ドレイン・ゲート間の抵抗値が１００ｋΩ以上１０ＧΩ程度になるように選択される。分極超接合ＧａＮ系電界効果トランジスタの動作時にｐ型高抵抗分圧層を流れるリーク電流は、トランジスタ全体で見た場合、好適には、室温で１ｎＡ〜１μＡ程度、１５０℃〜１７５℃の高温環境では１００ｎＡ〜１０ｍＡ程度である。

ｐ型高抵抗分圧層は、例えば、第２ｉ型ＧａＮ層と連なってＡｌ_x Ｇａ_1-x Ｎ層上に延在する。この場合、典型的には、ｐ型高抵抗分圧層はＡｌ_x Ｇａ_1-x Ｎ層上の、第２ｉ型ＧａＮ層より厚さが小さい第３ｉ型ＧａＮ層からなる。第３ｉ型ＧａＮ層の厚さは必要に応じて選ばれるが、典型的には１ｎｍ以上５ｎｍ以下である。典型的には、ドレイン電極は互いに電気的に接続された第１ドレイン電極および第２ドレイン電極からなり、第１ドレイン電極はＡｌ_x Ｇａ_1-x Ｎ層上に設けられ、第２ドレイン電極は第３ｉ型ＧａＮ層の一端部の上に設けられたｐ型ＧａＮ層上に設けられる。

第２ｉ型ＧａＮ層とｐ型高抵抗分圧層との間にこのｐ型高抵抗分圧層より低抵抗のｐ型中抵抗分圧層が第２ｉ型ＧａＮ層およびｐ型高抵抗分圧層と連なってＡｌ_x Ｇａ_1-x Ｎ層上に延在するようにしてもよい。この場合、ｐ型中抵抗分圧層およびｐ型高抵抗分圧層の合成抵抗値は、トランジスタ全体で見た場合、好適には、ドレイン・ゲート間の抵抗値が１００ｋΩ以上１０ＧΩ程度になるように選択される。分極超接合ＧａＮ系電界効果トランジスタの動作時にｐ型中抵抗分圧層およびｐ型高抵抗分圧層を流れるリーク電流は、トランジスタ全体で見た場合、好適には、室温で１ｎＡ〜１μＡ程度、１５０℃〜１７５℃の高温環境では１００ｎＡ〜１０ｍＡ程度である。典型的には、ｐ型中抵抗分圧層はＡｌ_x Ｇａ_1-x Ｎ層上の、第２ｉ型ＧａＮ層より厚さが小さい第４ｉ型ＧａＮ層からなり、ｐ型高抵抗分圧層はＡｌ_x Ｇａ_1-x Ｎ層上の、第４ｉ型ＧａＮ層より厚さが小さい第５ｉ型ＧａＮ層からなる。第４ｉ型ＧａＮ層の厚さおよび第５ｉ型ＧａＮ層の厚さは必要に応じて選ばれるが、典型的には、第４ｉ型ＧａＮ層の厚さは６ｎｍ以上１５ｎｍ以下、第５ｉ型ＧａＮ層の厚さは１ｎｍ以上５ｎｍ以下である。典型的には、ドレイン電極は互いに電気的に接続された第１ドレイン電極および第２ドレイン電極からなり、第１ドレイン電極はＡｌ_x Ｇａ_1-x Ｎ層上に設けられ、第２ドレイン電極は第５ｉ型ＧａＮ層の一端部の上に設けられる。

ｐ型高抵抗分圧層はｐ型絶縁膜からなるものであってもよい。ｐ型絶縁膜は電気絶縁性の物質の中で特にｐ型伝導性を示す物質からなるものである。このようなｐ型伝導性を示す電気絶縁性の物質としては、例えば、ＮｉＯ、ＺｒＮ、ＣｕＯ、ＣｕＡｌＯなどが挙げられるが、これに限定されるものではない。この場合、典型的には、ドレイン電極は互いに電気的に接続された第１ドレイン電極および第２ドレイン電極からなり、ｐ型絶縁膜は一端部が第２ｉ型ＧａＮ層の前記端部と電気的に接続され、他端部が第２ドレイン電極と電気的に接続される。そして、例えば、ｐ型絶縁膜の他端部および第２ドレイン電極はＡｌ_x Ｇａ_1-x Ｎ層上に、典型的にはｉ型ＧａＮ層を介して設けられたｐ型ＧａＮ層上に設けられ、あるいは、第２ドレイン電極はｐ型絶縁膜の他端部の上に設けられる。

第２ｉ型ＧａＮ層上のｐ型ＧａＮ層は、典型的には、ゲート電極のコンタクト領域にのみ設けられる。従って、ゲート電極のコンタクト領域は、第２ｉ型ＧａＮ層およびこの第２ｉ型ＧａＮ層の直下の第１ｉ型ＧａＮ層およびＡｌ_x Ｇａ_1-x Ｎ層を含む分極超接合領域と重なることなく、各層に平行な方向に互いに分離して設けられている。ｐ型ＧａＮ層上には、ゲート電極のコンタクト抵抗の低減のため、好適には、ｐ型不純物が高濃度にドープされたｐ⁺ 型ＧａＮ層がコンタクト層として設けられ、このｐ⁺ 型ＧａＮ層上にゲート電極が設けられる。

分極超接合ＧａＮ系電界効果トランジスタが特許文献１に記載の構造を有する場合は、Ａｌ_x Ｇａ_1-x Ｎ層の厚さおよびＡｌ組成比ｘ、第２ｉ型ＧａＮ層の厚さ、ｐ型ＧａＮ層の厚さおよび不純物濃度は、典型的には、特許文献１に準拠して選択される。Ａｌ_x Ｇａ_1-x Ｎ層は、典型的にはｉ型であるが、ドナー（ｎ型不純物）またはアクセプタ（ｐ型不純物）がドープされたｎ型またはｐ型のＡｌ_x Ｇａ_1-x Ｎ層、例えばＳｉがドープされたｎ型Ａｌ_x Ｇａ_1-x Ｎ層であってもよい。分極超接合ＧａＮ系電界効果トランジスタが特許文献２に記載の構造を有する場合、分極超接合領域は、第１ｉ型ＧａＮ層、Ａｌ_x Ｇａ_1-x Ｎ層、島状の形状を有する第２ｉ型ＧａＮ層および第２ｉ型ＧａＮ層の全面に設けられたｐ型ＧａＮ層からなり、Ａｌ_x Ｇａ_1-x Ｎ層の厚さおよびＡｌ組成比ｘ、第２ｉ型ＧａＮ層の厚さ、ｐ型ＧａＮ層の厚さおよび不純物濃度は、典型的には、特許文献２に準拠して選択される。Ａｌ_x Ｇａ_1-x Ｎ層は典型的にはｉ型である。

また、この発明は、
少なくとも一つのトランジスタを有し、
前記トランジスタが、
第１ｉ型ＧａＮ層と、
前記第１ｉ型ＧａＮ層上のＡｌ_x Ｇａ_1-x Ｎ層（０＜ｘ＜１）と、
前記Ａｌ_x Ｇａ_1-x Ｎ層上の、島状の形状を有する第２ｉ型ＧａＮ層と、
前記第２ｉ型ＧａＮ層上のｐ型ＧａＮ層と、
前記ｐ型ＧａＮ層と電気的に接続されたゲート電極と、
前記Ａｌ_x Ｇａ_1-x Ｎ層上のソース電極と、
前記Ａｌ_x Ｇａ_1-x Ｎ層上のドレイン電極と、
前記ｉ型第２ＧａＮ層の前記ドレイン電極側の端部と前記ドレイン電極とを電気的に接続するｐ型高抵抗分圧層と、
を有する分極超接合ＧａＮ系電界効果トランジスタである電気機器である。

ここで、電気機器は、およそ電気を用いるもの全てを含み、用途、機能、大きさなどを問わないが、例えば、電子機器、移動体、動力装置、建設機械、工作機械などである。電子機器は、ロボット、コンピュータ、ゲーム機器、車載機器、家庭電気製品（エアコンディショナーなど）、工業製品、携帯電話、モバイル機器、ＩＴ機器（サーバーなど）、太陽光発電システムで使用するパワーコンディショナー、送電システムなどである。移動体は、鉄道車両、自動車（電動車両など）、二輪車、航空機、ロケット、宇宙船などである。

この電気機器の発明においては、上記以外のことについては、その性質に反しない限り、上記の分極超接合ＧａＮ系電界効果トランジスタの発明に関連して説明したことが成立する。

この発明によれば、第２ｉ型ＧａＮ層のドレイン電極側の端部とドレイン電極とを電気的に接続するｐ型高抵抗分圧層を有することにより、ソース・ドレイン間に例えば１０００Ｖ程度の高電圧を印加した場合でも、ｐ型高抵抗分圧層にリーク電流が流れることにより電圧降下が生じる結果、ゲート・ドレイン間の電界強度分布を緩やかにすることができるとともに電界集中を抑えることができ、それによってリーク電流の大幅な低減を図ることができる。そして、この優れた分極超接合ＧａＮ系電界効果トランジスタを用いて高性能の電気機器を実現することができる。

この発明の第１の実施の形態による分極超接合ＧａＮ系ＦＥＴを示す断面図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第２の実施の形態による分極超接合ＧａＮ系ＦＥＴを示す断面図である。 この発明の第２の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第２の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第２の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第２の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第２の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第３の実施の形態による分極超接合ＧａＮ系ＦＥＴを示す断面図である。 この発明の第４の実施の形態による分極超接合ＧａＮ系ＦＥＴを示す断面図である。 この発明の第４の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第４の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第４の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第４の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第４の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法を示す断面図である。 この発明の第５の実施の形態による分極超接合ＧａＮ系ＦＥＴを示す断面図である。 この発明の第２の実施の形態による分極超接合ＧａＮ系ＦＥＴについて行ったシミュレーションのモデルを示す断面図である。 図２４に示すモデルのＡ−Ａ線に沿ってのエネルギーバンド図を示す。 図２４に示すモデルのＡ−Ａ線に沿っての正孔密度の分布を示す略線図である。 図２４に示すモデルのＢ−Ｂ線に沿ってのエネルギーバンド図を示す。 図２４に示すモデルのＢ−Ｂ線に沿っての正孔密度の分布を示す略線図である。 図２４に示すモデルのＣ−Ｃ線に沿ってのエネルギーバンド図を示す。 図２４に示すモデルのＣ−Ｃ線に沿っての正孔密度の分布を示す略線図である。 ｐ型高抵抗分圧層を設けていない従来の分極超接合ＧａＮ系ＦＥＴについてシミュレーションモデルに基づいて求めた電位分布を示す略線図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系ＦＥＴについてシミュレーションモデルに基づいて求めた電位分布を示す略線図である。 この発明の第２の実施の形態による分極超接合ＧａＮ系ＦＥＴについてシミュレーションモデルに基づいて求めた電位分布を示す略線図である。 図３１に示す電位分布に対応する電界強度分布を示す略線図である。 図３２に示す電位分布に対応する電界強度分布を示す略線図である。 図３３に示す電位分布に対応する電界強度分布を示す略線図である。 ｐ型高抵抗分圧層を設けていない従来の分極超接合ＧａＮ系ＦＥＴについてシミュレーションにより求めたリーク電流−ドレイン電圧特性を示す略線図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系ＦＥＴについてシミュレーションにより求めたリーク電流−ドレイン電圧特性を示す略線図である。 この発明の第２の実施の形態による分極超接合ＧａＮ系ＦＥＴについてシミュレーションにより求めたリーク電流−ドレイン電圧特性を示す略線図である。

以下、発明を実施するための形態（以下「実施の形態」という。）について説明する。

〈１．第１の実施の形態〉
［分極超接合ＧａＮ系ＦＥＴ］
第１の実施の形態による分極超接合ＧａＮ系ＦＥＴを図１に示す。

図１に示すように、この分極超接合ＧａＮ系ＦＥＴにおいては、基板１０上に、バッファ層１１、ｉ型ＧａＮ層１２、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３およびｉ型ＧａＮ層１４が順次積層されている。基板１０は、好適には、ＧａＮ系半導体がＣ面成長する基板、例えば、Ｃ面サファイア基板、Ｓｉ基板、ＳｉＣ基板などである。バッファ層１１は、例えば、多結晶あるいは非晶質のＧａＮやＡｌＧａＮ、さらにはＡｌＧａＮ／ＧａＮ超格子などからなる。ｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３のＡｌ組成比ｘおよび厚さは、特許文献１に準拠して選ばれる。ｉ型ＧａＮ層１４は所定の島状の形状を有する。ｉ型ＧａＮ層１４の上部はメサを形成している。ｉ型ＧａＮ層１４のうち後述のドレイン電極２３側の部分はメサの部分に比べて厚さが小さくなっており、この部分がｐ型高抵抗分圧層１５を形成している。メサの部分のｉ型ＧａＮ層１４の一端部の上には、所定形状を有するｐ型ＧａＮ層１６およびｐ⁺ 型ＧａＮ層１７が順次積層されている。ｐ型ＧａＮ層１６にはｐ型不純物としてマグネシウム（Ｍｇ）がドープされ、ｐ⁺ 型ＧａＮ層１７には同じくＭｇが高濃度にドープされている。ｐ型高抵抗分圧層１５の一端部の上には、所定形状を有するｉ型ＧａＮ層１８、ｐ型不純物としてＭｇがドープされたｐ型ＧａＮ層１９および同じくＭｇが高濃度にドープされたｐ⁺ 型ＧａＮ層２０が順次積層されている。

ｉ型ＧａＮ層１４、ｐ型高抵抗分圧層１５、ｐ型ＧａＮ層１６、ｐ⁺ 型ＧａＮ層１７、ｉ型ＧａＮ層１８、ｐ型ＧａＮ層１９およびｐ⁺ 型ＧａＮ層２０を覆うようにパッシベーション絶縁膜２１が設けられている。このパッシベーション絶縁膜２１は、例えば、ＳｉＯ₂ 膜、Ａｌ₂ Ｏ₃ 膜、ＳｉＮ膜、ＡｌＮ膜などである。このパッシベーション絶縁膜２１には、ｉ型ＧａＮ層１４の外側の部分のｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３上にコンタクトホール２１ａ、２１ｂが設けられ、ｐ⁺ 型ＧａＮ層１７上にコンタクトホール２１ｃが設けられ、ｐ⁺ 型ＧａＮ層２０上にコンタクトホール２１ｄが設けられている。コンタクトホール２１ａを通じてｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３上にソース電極２２が設けられている。コンタクトホール２１ｂを通じてｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３上にドレイン電極２３が設けられている。ソース電極２２およびドレイン電極２３は、後述のとおり、ｉ型ＧａＮ層１２とｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３との間のヘテロ界面の近傍の部分におけるｉ型ＧａＮ層１２に形成される２次元電子ガス（２ＤＥＧ）にオーミックコンタクトすることができるように、仕事関数が小さい金属、典型的には例えばチタン（Ｔｉ）により構成される。ソース電極２２およびドレイン電極２３は、Ｔｉ膜の上にニッケル（Ｎｉ）膜、金（Ａｕ）膜、アルミニウム（Ａｌ）膜などを積層した積層膜からなるものであってもよい。コンタクトホール２１ｃを通じてｐ⁺ 型ＧａＮ層１７上にゲート電極２４が設けられている。コンタクトホール２１ｄを通じてｐ⁺ 型ＧａＮ層２０上にドレイン電極２５が設けられている。ゲート電極２４およびドレイン電極２５はそれぞれｐ⁺ 型ＧａＮ層１７およびｐ⁺ 型ＧａＮ層２０にオーミックコンタクトさせるため、仕事関数が大きい金属、例えば典型的にはニッケル（Ｎｉ）により形成される。ゲート電極２４およびドレイン電極２５は、Ｎｉ膜上に他の金属膜を積層した積層膜からなるものであってもよい。

パッシベーション絶縁膜２１上にはゲート電極２４を覆うように層間絶縁膜２６が設けられている。この層間絶縁膜２６は、例えば、ＳｉＯ₂ 膜、Ａｌ₂ Ｏ₃ 膜、ＳｉＮ膜、ＡｌＮ膜などである。そして、この層間絶縁膜２６上に、ソース電極２２とコンタクトしてソースパッド２７が設けられているとともに、ドレイン電極２３およびドレイン電極２５とコンタクトして統合ドレインパッド２８が設けられている。ソースパッド２７および統合ドレインパッド２８の互いに対向する端部を覆うようにパッシベーション絶縁膜２９が設けられている。このパッシベーション絶縁膜２９は、例えば、ＳｉＯ₂ 膜、Ａｌ₂ Ｏ₃ 膜、ＳｉＮ膜、ＡｌＮ膜などである。

この分極超接合ＧａＮ系ＦＥＴにおいては、ｐ型ＧａＮ層１６およびｐ⁺ 型ＧａＮ層１７が設けられていない部分のｉ型ＧａＮ層１４およびこのｉ型ＧａＮ層１４の直下のｉ型ＧａＮ層１２およびｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３が分極超接合領域（真性分極超接合領域）を構成する。ｐ型ＧａＮ層１６およびｐ⁺ 型ＧａＮ層１７が設けられている部分のｉ型ＧａＮ層１２、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３およびｉ型ＧａＮ層１４はゲート電極コンタクト領域を構成する。

この分極超接合ＧａＮ系ＦＥＴにおいては、ピエゾ分極および自発分極により、基板１０寄りのｉ型ＧａＮ層１２とｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３との間のヘテロ界面の近傍の部分におけるｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３に正の固定電荷が誘起され、また、基板１０と反対側のｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３とｉ型ＧａＮ層１４との間のヘテロ界面の近傍の部分におけるｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３に負の固定電荷が誘起されている。このため、この分極超接合ＧａＮ系ＦＥＴにおいては、非動作時（熱平衡状態）に、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３とｉ型ＧａＮ層１４との間のヘテロ界面の近傍の部分におけるｉ型ＧａＮ層１４に２次元正孔ガス（２ＤＨＧ）３０が形成され、かつ、ｉ型ＧａＮ層１２とｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３との間のヘテロ界面の近傍の部分におけるｉ型ＧａＮ層１２に２次元電子ガス（２ＤＥＧ）３１が形成されている。

この分極超接合ＧａＮ系ＦＥＴにおいては、ｐ型高抵抗分圧層１５の抵抗値は、トランジスタ全体で見た場合、ドレイン・ゲート間の抵抗値が１００ｋΩ以上１０ＧΩ程度になるように選択される。また、動作時にｐ型高抵抗分圧層１５を流れるリーク電流は、トランジスタ全体で見た場合、室温で１ｎＡ〜１μＡ程度、１５０℃〜１７５℃の高温環境では１００ｎＡ〜１０ｍＡ程度となるように選択される。

［分極超接合ＧａＮ系ＦＥＴの製造方法］
図２に示すように、まず、基板１０上に、例えば、従来公知のＭＯＣＶＤ（有機金属化学気相成長）法により、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、窒素原料としてＮＨ₃ （アンモニア）、キャリアガスとしてＮ₂ ガスおよびＨ₂ ガスを用いて、バッファ層１１、ｉ型ＧａＮ層１２、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３およびｐ型高抵抗分圧層形成用ｉ型ＧａＮ層３２を順次成長させる。ｉ型ＧａＮ層１２、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３およびｐ型高抵抗分圧層形成用ｉ型ＧａＮ層３２の成長温度は例えば１１００℃程度である。基板１０としては、サファイア基板（例えば、Ｃ面サファイア基板）、Ｓｉ基板、ＳｉＣ基板などを用いることができる。バッファ層１１は、ＧａＮ層、ＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子層などを用いることができる。バッファ層１１として例えばＧａＮ層を用いる場合には例えば５３０℃程度の低温で成長させる。

次に、図３に示すように、ｐ型高抵抗分圧層形成用ｉ型ＧａＮ層３２上に成長マスクとなる絶縁膜３３を形成する。絶縁膜３３は、例えば、ＳｉＯ₂ 膜やＳｉ₃ Ｎ₄ 膜などである。絶縁膜３３は分極超接合領域およびドレイン電極２５のコンタクト領域に対応する部分を含む所定部分が開口している。絶縁膜３３は、例えば、ｐ型高抵抗分圧層形成用ｉ型ＧａＮ層３２の全面にＳｉＯ₂ 膜やＳｉ₃ Ｎ₄ 膜などを形成した後、その上に標準的なフォトリソグラフィー技術により分極超接合領域およびドレイン電極２５のコンタクト領域に対応する部分を含む所定部分が開口した所定形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＳｉＯ₂ 膜やＳｉ₃ Ｎ₄ 膜などをエッチングすることにより形成することができる。次に、絶縁膜３３を成長マスクとし、この絶縁膜３３で覆われていない部分のｐ型高抵抗分圧層形成用ｉ型ＧａＮ層３２上にＭＯＣＶＤ法によりｉ型ＧａＮ層３４、ｐ型ＧａＮ層３５およびｐ⁺ 型ＧａＮ層３６を順次成長させる。ｐ型ＧａＮ層３５およびｐ⁺ 型ＧａＮ層３６の成長の際のｐ型ドーパントとしてはビス（シクロペンタジエニル）マグネシウム（Ｃｐ₂ Ｍｇ）を用い、キャリアガスとしてはＨ₂ およびＮ₂ を用いる。

次に、図４に示すように、絶縁膜３３をエッチングにより除去した後、フォトリソグラフィーおよびエッチングにより、ｐ型ＧａＮ層３５およびｐ⁺ 型ＧａＮ層３６を所定形状にパターニングする。

次に、図５に示すように、フォトリソグラフィーおよびエッチングにより、ｐ型高抵抗分圧層形成用ｉ型ＧａＮ層３２を所定形状にパターニングする。

次に、図６に示すように、ｐ型高抵抗分圧層形成用ｉ型ＧａＮ層３２、ｉ型ＧａＮ層３４、ｐ型ＧａＮ層３５およびｐ⁺ 型ＧａＮ層３６を覆うように全面にパッシベーション絶縁膜２１を例えば表面がほぼ平坦となるように形成する。

次に、図７に示すように、フォトリソグラフィーおよびエッチングにより、パッシベーション絶縁膜２１の所定部分にコンタクトホール２１ａ、２１ｂを形成した後、これらのコンタクトホール２１ａ、２１ｂを通じてｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３上にそれぞれソース電極２２およびドレイン電極２３を形成する。

次に、図８に示すように、フォトリソグラフィーおよびエッチングにより、パッシベーション絶縁膜２１のうちのｐ⁺ 型ＧａＮ層３６の上方の部分にコンタクトホール２１ｃ、２１ｄを形成した後、これらのコンタクトホール２１ｃ、２１ｄを通じてそれぞれゲート電極２４およびドレイン電極２５を形成する。

次に、図９に示すように、パッシベーション絶縁膜２１の全面に層間絶縁膜２６を形成した後、フォトリソグラフィーおよびエッチングにより、この層間絶縁膜２６を所定形状にパターニングしてソース電極２２、ドレイン電極２３およびドレイン電極２５を露出させる。次に、ソースハッドおよび統合ドレインパッド形成用の金属膜を形成した後、この金属膜をエッチングにより所定形状にパターニングすることによりソースハッド２７および統合ドレインパッド２８を形成する。

以上により、図１に示す目的とする分極超接合ＧａＮ系ＦＥＴが製造される。ここで、図９の左側のｉ型ＧａＮ層３４およびその直下のｉ型ＧａＮ層３２が図１のｉ型ＧａＮ層１４に対応し、図９のドレイン電極２３側のｉ型ＧａＮ層３２のみからなる部分が図１のｐ型高抵抗分圧層１５に対応し、図９のゲート電極２４の直下のｐ型ＧａＮ層３５およびｐ⁺ 型ＧａＮ層３６が図１のｐ型ＧａＮ層１６およびｐ⁺ 型ＧａＮ層１７に対応し、図９のドレイン電極２５の直下のｐ型ＧａＮ層３５およびｐ⁺ 型ＧａＮ層３６が図１のｐ型ＧａＮ層１９およびｐ⁺ 型ＧａＮ層２０に対応する。

この第１の実施の形態によれば、分極超接合ＧａＮ系ＦＥＴの分極超接合領域のｉ型ＧａＮ層１４のドレイン電極２３側の端部とドレイン電極２３との間にｐ型高抵抗分圧層１５が電気的に接続されていることにより、ソース・ドレイン間に例えば１０００Ｖ程度の高電圧が印加されても、ｐ型高抵抗分圧層１５にリーク電流が流れて十分な電圧降下が生じる。このため、ｐ型高抵抗分圧層１５が設けられていない従来の分極超接合ＧａＮ系ＦＥＴと比べて、ゲート・ドレイン間の電界強度分布を緩やかにすることができるとともに電界集中を抑えることができ、それによってリーク電流の大幅な低減を図ることができる。

〈２．第２の実施の形態〉
［分極超接合ＧａＮ系ＦＥＴ］
第２の実施の形態による分極超接合ＧａＮ系ＦＥＴを図１０に示す。

図１０に示すように、この分極超接合ＧａＮ系ＦＥＴにおいては、ｉ型ＧａＮ層１４のうちメサの部分よりドレイン電極２３側の部分が二段階で段階的に厚さが小さくなっており、メサの部分のｉ型ＧａＮ層１４の厚さをｔ₀ 、その直ぐ隣の部分のｉ型ＧａＮ層１４の厚さをｔ₁ 、ドレイン電極２３に最も近い側のｉ型ＧａＮ層１４の厚さをｔ₂ としたとき、ｔ₀ ＞ｔ₁ ＞ｔ₂ となっている。そして、厚さｔ₁ の部分のｉ型ＧａＮ層１４がｐ型中抵抗分圧層３７、厚さｔ₂ の部分のｉ型ＧａＮ層１４がｐ型高抵抗分圧層１５を形成している。また、ドレイン電極２５は、ｐ型高抵抗分圧層１５のドレイン電極２３側の端部の上に直接設けられ、ｐ型高抵抗分圧層１５にオーミックコンタクトしている。この分極超接合ＧａＮ系ＦＥＴの他の構成は第１の実施の形態による分極超接合ＧａＮ系ＦＥＴと同様である。

［分極超接合ＧａＮ系ＦＥＴの製造方法］
図１１に示すように、まず、基板１０上に、第１の実施の形態と同様に、ＭＯＣＶＤ法により、バッファ層１１、ｉ型ＧａＮ層１２、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３および厚さｔ₁ のｐ型中抵抗分圧層形成用ｉ型ＧａＮ層３８を順次成長させる。

次に、図１２に示すように、ｐ型中抵抗分圧層形成用ｉ型ＧａＮ層３８上に成長マスクとなる絶縁膜３３を形成する。絶縁膜３３は、例えば、ＳｉＯ₂ 膜やＳｉ₃ Ｎ₄ 膜などである。絶縁膜３３は、上述の厚さｔ₀ のｉ型ＧａＮ層１４となる部分が開口している。次に、絶縁膜３３を成長マスクとしてこの絶縁膜３３で覆われていない部分のｐ型中抵抗分圧層形成用ｉ型ＧａＮ層３８上にｉ型ＧａＮ層３９、ｐ型ＧａＮ層３５およびｐ⁺ 型ＧａＮ層３６を順次成長させる。

次に、絶縁膜３３をエッチングにより除去した後、図１３に示すように、フォトリソグラフィーおよびエッチングにより、ｐ型中抵抗分圧層形成用ｉ型ＧａＮ層３８の所定部分を厚さｔ₁ −ｔ₂ だけエッチングする。

次に、図１４に示すように、フォトリソグラフィーおよびエッチングにより、ｐ型中抵抗分圧層形成用ｉ型ＧａＮ層３８ならびにｐ⁺ 型ＧａＮ層３５およびｐ型ＧａＮ層３６を所定形状にパターニングする。

次に、図１５に示すように、基板全面にパッシベーション絶縁膜２１を例えば表面がほぼ平坦となるように形成する。次に、フォトリソグラフィーおよびエッチングにより、パッシベーション絶縁膜２１にコンタクトホール２１ａ、２１ｂを形成した後、これらのコンタクトホール２１ａ、２１ｂにそれぞれソース電極２２およびドレイン電極２３を形成する。次に、パッシベーション絶縁膜２１にコンタクトホール２１ｃ、２１ｄを形成した後、これらのコンタクトホール２１ｃ、２１ｄにそれぞれゲート電極２４およびドレイン電極２５を形成する。

この後、第１の実施の形態と同様にして、層間絶縁膜２６、ソースパッド２７、統合ドレインパッド２８およびパッシベーション絶縁膜２９を形成する。

以上により、図１０に示す目的とする分極超接合ＧａＮ系ＦＥＴが製造される。ここで、図１５のｉ型ＧａＮ層３９およびその直下のｐ型中抵抗分圧層形成用ｉ型ＧａＮ層３８が図１０のｉ型ＧａＮ層１４に対応し、図１５の厚さｔ₁ の部分のｐ型中抵抗分圧層形成用ｉ型ＧａＮ層３８が図１０のｐ型中抵抗分圧層３７に対応し、図１５の厚さｔ₂ の部分のｐ型中抵抗分圧層形成用ｉ型ＧａＮ層３８が図１０のｐ型高抵抗分圧層１５に対応し、図１５のゲート電極２４の直下のｐ型ＧａＮ層３５およびｐ⁺ 型ＧａＮ層３６が図１のｐ型ＧａＮ層１６およびｐ⁺ 型ＧａＮ層１７に対応する。

この第２の実施の形態によれば、分極超接合ＧａＮ系ＦＥＴの分極超接合領域のｉ型ＧａＮ層１４のドレイン電極２３側の端部とドレイン電極２３との間にｐ型中抵抗分圧層３７およびｐ型高抵抗分圧層１５が電気的に接続されていることにより、ソース・ドレイン間に例えば１０００Ｖ程度の高電圧が印加されても、ｐ型中抵抗分圧層３７およびｐ型高抵抗分圧層１５にリーク電流が流れて十分な電圧降下が生じる。このため、ｐ型高抵抗分圧層１５が設けられていない従来の分極超接合ＧａＮ系ＦＥＴと比べて、ゲート・ドレイン間の電界強度分布を緩やかにすることができるとともに電界集中を抑えることができ、それによってリーク電流の大幅な低減を図ることができる。

〈３．第３の実施の形態〉
［分極超接合ＧａＮ系ＦＥＴ］
第３の実施の形態による分極超接合ＧａＮ系ＦＥＴを図１６に示す。

図１６に示すように、この分極超接合ＧａＮ系ＦＥＴにおいては、メサの部分のｉ型ＧａＮ層１４の厚さをｔ₀ 、ドレイン電極２３側のその直ぐ隣の部分のｉ型ＧａＮ層１４の厚さをｔ₁ 、ドレイン電極２３側のその直ぐ隣の部分のｉ型ＧａＮ層１４の厚さをｔ₂ としたとき、ｔ₀ ＞ｔ₁ ＞ｔ₂ となっていることは第２の実施の形態と同様であるが、ドレイン電極２３に最も近い末端部に厚さｔ₂ のｉ型ＧａＮ層１４に連なって厚さｔ₀ のｉ型ＧａＮ層１４が設けられており、この末端部のｉ型ＧａＮ層１４上にｐ型ＧａＮ層１９およびｐ⁺ 型ＧａＮ層２０が順次積層され、このｐ⁺ 型ＧａＮ層２０上にドレイン電極２５が設けられていることが第２の実施の形態と異なる。この分極超接合ＧａＮ系ＦＥＴの他の構成は第２の実施の形態による分極超接合ＧａＮ系ＦＥＴと同様である。

［分極超接合ＧａＮ系ＦＥＴの製造方法］
この分極超接合ＧａＮ系ＦＥＴの製造方法は、厚さｔ₀ のｉ型ＧａＮ層１４の末端部を形成すること、この末端部のｉ型ＧａＮ層１４上にｐ型ＧａＮ層１９およびｐ⁺ 型ＧａＮ層２０を順次形成すること、このｐ⁺ 型ＧａＮ層２０上にドレイン電極２５を形成することを除いて、第２の実施の形態による分極超接合ＧａＮ系ＦＥＴの製造方法と同様である。

この第３の実施の形態によれば、第２の実施の形態と同様な利点を得ることができる。

〈４．第４の実施の形態〉
［分極超接合ＧａＮ系ＦＥＴ］
第４の実施の形態による分極超接合ＧａＮ系ＦＥＴを図１７に示す。

図１７に示すように、この分極超接合ＧａＮ系ＦＥＴにおいては、第１の実施の形態による分極超接合ＧａＮ系ＦＥＴと異なり、分極超接合領域のｉ型ＧａＮ層１４の端部とドレイン電極２３との間にｐ型絶縁膜からなるｐ型高抵抗分圧層１５が電気的に接続されている。

すなわち、ｉ型ＧａＮ層１４、ｐ型ＧａＮ層１６、ｐ⁺ 型ＧａＮ層１７、ｉ型ＧａＮ層１８、ｐ型ＧａＮ層１９およびｐ⁺ 型ＧａＮ層２０を覆うようにパッシベーション絶縁膜４０が設けられている。このパッシベーション絶縁膜４０は、好適には、導電性がない完全な絶縁膜、例えば、ＳｉＯ₂ 膜やＳｉＮ膜などが用いられる。このパッシベーション絶縁膜４０の厚さは、例えば５０ｎｍ〜５００ｎｍ程度である。このパッシベーション絶縁膜４０には、ｐ⁺ 型ＧａＮ層１７の上にコンタクトホール４０ａが設けられ、ｉ型ＧａＮ層１４のドレイン電極２３側の一端部の上にコンタクトホール４０ｂが設けられ、ｐ⁺ 型ＧａＮ層２０の上にコンタクトホール４０ｃが設けられている。このパッシベーション絶縁膜４０上には、ｉ型ＧａＮ層１４のドレイン電極２３側の一端部の上面からｉ型ＧａＮ層１４の側面、ｉ型ＧａＮ層１４とｉ型ＧａＮ層１８との間の部分のｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３の上面、ｉ型ＧａＮ層１８の側面、ｐ型ＧａＮ層１９の側面およびｐ⁺ 型ＧａＮ層２０の側面を経由してｐ⁺ 型ＧａＮ層２０の端部の上面に亘ってｐ型絶縁膜からなるｐ型高抵抗分圧層１５が延在している。このｐ型高抵抗分圧層１５の一端部はコンタクトホール４０ｂを介してｉ型ＧａＮ層１４と電気的に接続され、他端部はコンタクトホール４０ｃの片側の部分を介してｐ⁺ 型ＧａＮ層２０と電気的に接続されている。ドレイン電極２５はコンタクトホール４０ｃのもう一方の片側の部分を介してｐ⁺ 型ＧａＮ層２０とオーミックコンタクトしている。この分極超接合ＧａＮ系ＦＥＴの他の構成は第１の実施の形態による分極超接合ＧａＮ系ＦＥＴと同様である。

［分極超接合ＧａＮ系ＦＥＴの製造方法］
まず、基板１０上に、ＭＯＣＶＤ法により、バッファ層１１、ｉ型ＧａＮ層１２、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３、ｉ型ＧａＮ層１４と同じ厚さのｉ型ＧａＮ層、ｐ型ＧａＮ層およびｐ⁺ 型ＧａＮ層を順次成長させる。次に、図１８に示すように、フォトリソグラフィーおよびエッチングによりｉ型ＧａＮ層を所定形状にパターニングしてｉ型ＧａＮ層１４およびｉ型ＧａＮ層１８を形成するとともに、フォトリソグラフィーおよびエッチングによりｐ型ＧａＮ層およびｐ⁺ 型ＧａＮ層を所定形状にパターニングしてｉ型ＧａＮ層１４上にｐ型ＧａＮ層１６およびｐ⁺ 型ＧａＮ層１７を形成し、ｉ型ＧａＮ層１８上にｐ型ＧａＮ層１９およびｐ⁺ 型ＧａＮ層２０を形成する。

次に、図１９に示すように、基板全面にパッシベーション絶縁膜４０を形成する。

次に、図２０に示すように、フォトリソグラフィーおよびエッチングにより、パッシベーション絶縁膜４０にコンタクトホール４０ｂ、４０ｃを形成する。

次に、図２１に示すように、基板全面にｐ型絶縁膜を形成した後、フォトリソグラフィーおよびエッチングによりこのｐ型絶縁膜を所定形状にパターニングしてｐ型高抵抗分圧層１５を形成する。

次に、図２２に示すように、基板全面にパッシベーション絶縁膜２１を例えば表面がほぼ平坦となるように形成する。次に、フォトリソグラフィーおよびエッチングにより、パッシベーション絶縁膜２１にコンタクトホール２１ａ、２１ｂを形成した後、これらのコンタクトホール２１ａ、２１ｂにそれぞれソース電極２２およびドレイン電極２３を形成する。次に、パッシベーション絶縁膜２１にコンタクトホール２１ｃ、２１ｄを形成した後、これらのコンタクトホール２１ｃ、２１ｄにそれぞれゲート電極２４およびドレイン電極２５を形成する。

この後、第１の実施の形態と同様にして、層間絶縁膜２６、ソースパッド２７、統合ドレインパッド２８およびパッシベーション絶縁膜２９を形成する。

以上により、図１７に示す目的とする分極超接合ＧａＮ系ＦＥＴが製造される。

この第４の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。

〈５．第５の実施の形態〉
［分極超接合ＧａＮ系ＦＥＴ］
第５の実施の形態による分極超接合ＧａＮ系ＦＥＴを図２３に示す。

図２３に示すように、この分極超接合ＧａＮ系ＦＥＴにおいては、第４の実施の形態による分極超接合ＧａＮ系ＦＥＴと異なり、ｉ型ＧａＮ層１８、ｐ型ＧａＮ層１９およびｐ⁺ 型ＧａＮ層２０が設けられておらず、ｐ型絶縁膜からなるｐ型高抵抗分圧層１５はｉ型ＧａＮ層１４のドレイン電極２３側の一端部の上面からｉ型ＧａＮ層１４の側面およびｉ型ＧａＮ層１４に隣接する部分のｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３の上面に亘って延在しており、ｐ型高抵抗分圧層１５の他端部の上にドレイン電極２５が電気的に接続されている。この分極超接合ＧａＮ系ＦＥＴの他の構成は第４の実施の形態による分極超接合ＧａＮ系ＦＥＴと同様である。

［分極超接合ＧａＮ系ＦＥＴの製造方法］
まず、基板１０上に、ＭＯＣＶＤ法により、バッファ層１１、ｉ型ＧａＮ層１２、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３、ｉ型ＧａＮ層１４と同じ厚さのｉ型ＧａＮ層、ｐ型ＧａＮ層およびｐ⁺ 型ＧａＮ層を順次成長させる。次に、フォトリソグラフィーおよびエッチングによりｉ型ＧａＮ層を所定形状にパターニングしてｉ型ＧａＮ層１４を形成するとともに、フォトリソグラフィーおよびエッチングによりｐ型ＧａＮ層およびｐ⁺ 型ＧａＮ層を所定形状にパターニングしてｉ型ＧａＮ層１４上にｐ型ＧａＮ層１６およびｐ⁺ 型ＧａＮ層１７を形成する。

次に、基板全面にパッシベーション絶縁膜４０を形成する。

次に、フォトリソグラフィーおよびエッチングにより、パッシベーション絶縁膜４０にコンタクトホール４０ｂを形成する。

次に、基板全面にｐ型絶縁膜を形成した後、フォトリソグラフィーおよびエッチングによりこのｐ型絶縁膜を所定形状にパターニングしてｐ型高抵抗分圧層１５を形成する。

次に、基板全面にパッシベーション絶縁膜２１を例えば表面がほぼ平坦となるように形成する。次に、フォトリソグラフィーおよびエッチングにより、パッシベーション絶縁膜２１にコンタクトホール２１ａ、２１ｂを形成した後、これらのコンタクトホール２１ａ、２１ｂにそれぞれソース電極２２およびドレイン電極２３を形成する。次に、パッシベーション絶縁膜２１にコンタクトホール２１ｃ、２１ｄを形成し、さらにパッシベーション絶縁膜４０にコンタクトホール４０ａを形成した後、コンタクトホール２１ｃ、４０ａにゲート電極２４を形成するとともに、コンタクトホール２１ｄにドレイン電極２５を形成する。

この後、第１の実施の形態と同様にして、層間絶縁膜２６、ソースパッド２７、統合ドレインパッド２８およびパッシベーション絶縁膜２９を形成する。

以上により、図２３に示す目的とする分極超接合ＧａＮ系ＦＥＴが製造される。

この第５の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。

〈シミュレーションによる解析〉
第２の実施の形態による分極超接合ＧａＮ系ＦＥＴについて構造シミュレーションを行った。シミュレーションに用いたモデルを図２４に示す。ただし、ｉ型ＧａＮ層１４の厚さは６０ｎｍ、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３の厚さは４０ｎｍ、ｘは０．２７、ｐ型中抵抗分圧層３７の厚さは１０ｎｍ、ｐ型高抵抗分圧層１５の厚さは２ｎｍとした。温度はＦＥＴ全体で３００Ｋ均一と仮定してシミュレーションを行った。

図２５は図２４の分極超接合領域のＡ−Ａ線に沿ったエネルギーバンド図を示す。図２５中、Ｅ_c は伝導帯の下端のエネルギー、Ｅ_V は価電子帯の上端のエネルギー、Ｅ_fpは価電子帯擬フェルミエネルギーを示す。縦軸のエネルギーはＥ_fpを０にとってある。図２５に示すように、パッシベーション絶縁膜とｉ型ＧａＮ層（ｉ型ＧａＮ層１４）との間の界面（ｉ型ＧａＮ層の表面）でピニングが発生している。ｉ型ＧａＮ層のバンドギャップをＥ_g とすると、このようにピニングが発生したときには、ｉ型ＧａＮ層の表面で、Ｅ_gx＋Ｅ_gy＝Ｅ_g で、Ｅ_gxとＥ_gyとが固定されるため、Ｅ_g をＥ_gxとＥ_gyとに分割する点で必ずＥ_fpと交差する。ｉ型Ａｌ_x Ｇａ_1-x Ｎ層と左側のｉ型ＧａＮ層との間のヘテロ界面の近傍の部分のｉ型ＧａＮ層の価電子帯に三角ポテンシャルが形成され、この三角ポテンシャルに２ＤＨＧが形成されている。この場合、この三角ポテンシャルはＥ_fpに接触している。また、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層と右側のｉ型ＧａＮ層（ｉ型ＧａＮ層１２）との間のヘテロ界面の近傍の部分のｉ型ＧａＮ層の伝導帯に三角ポテンシャルが形成され、この三角ポテンシャルに２ＤＥＧが形成されている。図２６は、Ａ−Ａ線に沿った断面における正孔密度を示す。図２６に示すように、正孔密度は最大で４×１０¹⁹ｃｍ^-3であるが、２ＤＨＧが存在する厚さは１０ｎｍ（１×１０^-6ｃｍ）程度であることから、面密度では４×１０¹⁹×１×１０^-6＝４×１０¹³ｃｍ^-2弱程度と推定される。

図２７は図２４のＢ−Ｂ線（ｐ型中抵抗分圧層を貫通する直線）に沿ったエネルギーバンド図を示す。図２７に示すように、この断面では、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層と左側のｉ型ＧａＮ層との間のヘテロ界面の近傍の部分のｉ型ＧａＮ層の価電子帯に形成された三角ポテンシャルはＥ_fpに接触していない。図２８は、Ｂ−Ｂ線に沿った断面における正孔密度を示す。図２８に示すように、正孔密度は最大で１×１０¹⁹ｃｍ^-3であるが、２ＤＨＧが存在する厚さはピニングにより１ｎｍ（１×１０^-7ｃｍ）強まで圧縮されていることから、面密度では１×１０¹⁹×１×１０^-7＝１×１０¹²ｃｍ^-2強程度と推定される。

図２９は図２４のＣ−Ｃ線（ｐ型高抵抗分圧層を貫通する直線）に沿ったエネルギーバンド図を示す。図２９に示すように、この断面では、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層と左側のｉ型ＧａＮ層との間のヘテロ界面の近傍の部分のｉ型ＧａＮ層の価電子帯に形成された三角ポテンシャルはＥ_fpに接触していない。図３０は、Ｃ−Ｃ線に沿った断面における正孔密度を示す。図３０に示すように、正孔密度は最大で２×１０¹¹ｃｍ^-3であるが、２ＤＨＧが存在する厚さはピニングにより１ｎｍ（１×１０^-7ｃｍ）強まで圧縮されていることから、面密度では２×１０¹¹×１×１０^-7＝２×１０⁴ ｃｍ^-2程度と推定される。

図３１Ａは、ｐ型高抵抗分圧層を設けていない従来の分極超接合ＧａＮ系ＦＥＴにＶ_gs＝−１５Ｖ、Ｖ_ds＝１０００Ｖを印加した時のゲート・ドレイン間の等電位線（３０Ｖ間隔で示す。以下同様。）の分布を示す。図３１Ｂは図３１Ａの一部を縦方向に拡大した図である。また、図３１Ｃは図３１Ｂにおいて等電位線を５００〜１０００Ｖで描画した図である。図３２Ａは、第１の実施の形態による分極超接合ＧａＮ系ＦＥＴにＶ_gs＝−１５Ｖ、Ｖ_ds＝１０００Ｖを印加した時のゲート・ドレイン間の等電位線の分布を示す。図３２Ｂは図３２Ａの一部を縦方向に拡大した図である。また、図３２Ｃは図３２Ｂにおいて等電位線を５００〜１０００Ｖで描画した図である。図３３Ａは、第２の実施の形態による分極超接合ＧａＮ系ＦＥＴにＶ_gs＝−１５Ｖ、Ｖ_ds＝１０００Ｖを印加した時のゲート・ドレイン間の等電位線の分布を示す。図３３Ｂは図３２Ａの一部を縦方向に拡大した図である。また、図３３Ｃは図３３Ｂにおいて等電位線を５００〜１０００Ｖで描画した図である。

図３１Ａ、ＢおよびＣに示すように、従来の分極超接合ＧａＮ系ＦＥＴでは、分極超接合領域を構成するｉ型ＧａＮ層の端部の近傍に等電位線が密集しており、従ってｉ型ＧａＮ層の端部の近傍の電界強度が高い。これに対して、図３２Ａ、ＢおよびＣに示すように、分極超接合領域を構成するｉ型ＧａＮ層の端部とドレイン電極２３との間にｐ型高抵抗分圧層を設けた第１の実施の形態による分極超接合ＧａＮ系ＦＥＴでは、ｐ型高抵抗分圧層の端部の近傍の等電位線が疎になっており、従ってｐ型高抵抗分圧層の近傍の電界強度が低くなっている。また、図３３Ａ、ＢおよびＣに示すように、分極超接合領域を構成するｉ型ＧａＮ層の端部とドレイン電極２３との間にｐ型中抵抗分圧層およびｐ型高抵抗分圧層を設けた第２の実施の形態による分極超接合ＧａＮ系ＦＥＴでは、ｐ型高抵抗分圧層の端部の近傍の等電位線がより疎になっており、従ってｐ型高抵抗分圧層の近傍の電界強度がより低くなっている。

図３４は図３１Ａ、ＢおよびＣに示す等電位線に対応するゲート・ドレイン間の電界強度分布を示す。図３５は図３２Ａ、ＢおよびＣに示す等電位線に対応するゲート・ドレイン間の電界強度分布を示す。図３６は図３３Ａ、ＢおよびＣに示す等電位線に対応するゲート・ドレイン間の電界強度分布を示す。図３４に示すように、分極超接合領域を構成するｉ型ＧａＮ層の端部の近傍において電界強度が高い。これに対して、図３５に示すように、電界強度は図３４に比べてずっと緩やかに分布しており、電界強度が最も高いｐ型高抵抗分圧層の端部の近傍においても電界強度は図３４に比べてずっと低くなっている。また、図３６に示すように、電界強度は図３４に比べてずっと緩やかに分布しており、電界強度が最も高いｐ型中抵抗分圧層の端部の近傍においても電界強度は図３４に比べてずっと低くなっている。

図３７〜図３９はそれぞれ、従来の分極超接合ＧａＮ系ＦＥＴ、第１の実施の形態による分極超接合ＧａＮ系ＦＥＴおよび第２の実施の形態による分極超接合ＧａＮ系ＦＥＴのリーク電流−ドレイン電圧（Ｖ_ds）特性をシミュレーションにより求めた結果を示す。温度はＦＥＴ全体で３００Ｋ均一と仮定してシミュレーションを行った。図３７〜図３９では、定格電圧１０００Ｖを想定してＶ_ds＝１１００Ｖまで示す。従来の分極超接合ＧａＮ系ＦＥＴのシミュレーションにおいては、基板１０として厚さ２００μｍのサファイア基板を用い、ｉ型ＧａＮ層１２の厚さを０．８μｍ、ｉ型Ａｌ_x Ｇａ_1-x Ｎ層１３の厚さを４０ｎｍ、ｘを０．２７、ｉ型ＧａＮ層１４の厚さを６５ｎｍ、ｉ型ＧａＮ層１４のドレイン電極２３側の末端とドレイン電極２３との間の距離を３μｍ、ｐ型ＧａＮ層１６およびｐ⁺ 型ＧａＮ層１７のドレイン電極２３側の末端とｉ型ＧａＮ層１４のドレイン電極２３側の末端との間の距離（ＰＳＪ長）を１０μｍ、チャネル幅Ｗ＝１０ｃｍ＝１０００００μｍ、Ｖ_gs＝−１５Ｖとした。第１の実施の形態による分極超接合ＧａＮ系ＦＥＴのシミュレーションにおいては、ｐ型高抵抗分圧層１５の厚さを２ｎｍ、ｐ型高抵抗分圧層１５の長さ（図１中、ｐ型高抵抗分圧層１５の左端、すなわちｉ型ＧａＮ層１４の右端とｉ型ＧａＮ層１８の左端との間の距離）を２．５μｍとし、ｐ型高抵抗分圧層１５のドレイン電極２３側においてｉ型ＧａＮ層１８の左端と接触する位置（すなわちｐ型高抵抗分圧層１５の実質的な右端）とドレイン電極２３との間の距離を０．５μｍとし、その他のパラメータは従来の分極超接合ＧａＮ系ＦＥＴと同一とした。第２の実施の形態による分極超接合ＧａＮ系ＦＥＴのシミュレーションにおいては、ｐ型中抵抗分圧層３７の厚さを１０ｎｍ、長さを５μｍ、ｐ型高抵抗分圧層１５の厚さを２ｎｍ、長さを６．５μｍ、ＰＳＪ長を１μｍとし、その他のパラメータは従来の分極超接合ＧａＮ系ＦＥＴと同一とした。図３７においては、従来の分極超接合ＧａＮ系ＦＥＴのＩ_dsx （ノーマリーオンＦＥＴのドレインリーク電流）およびＩ_g （ゲートリーク電流）を示す。図３８においては、第１の実施の形態による分極超接合ＧａＮ系ＦＥＴのドレインリーク電流の電子電流成分（半導体内部を経路とするリーク）Ｉ_dsx ＿_electron、ドレインリーク電流の正孔電流成分（ｐ型高抵抗分圧層１５を経路とするリーク）Ｉ_dsx ＿_hole、ドレインリーク電流の電子電流成分Ｉ_dsx ＿_electronとドレインリーク電流の正孔電流成分Ｉ_dsx ＿_holeとの合計Ｉ_dsx ＿_total およびＩ_g を示す。図３９においては、第２の実施の形態による分極超接合ＧａＮ系ＦＥＴのＩ_dsx ＿_electron、Ｉ_dsx ＿_hole、Ｉ_dsx ＿_total およびＩ_g を示す。図３８および図３９には、比較のために、従来の分極超接合ＧａＮ系ＦＥＴのリーク電流−ドレイン電圧特性も示す。

図３７〜図３９から明らかなように、いずれの分極超接合ＧａＮ系ＦＥＴもＶ_dsの増加に伴いリーク電流は徐々に増加するが、第１の実施の形態による分極超接合ＧａＮ系ＦＥＴおよび第２の実施の形態による分極超接合ＧａＮ系ＦＥＴのリーク電流はいずれも従来の分極超接合ＧａＮ系ＦＥＴに比べて大幅に低減しており、特に第２の実施の形態による分極超接合ＧａＮ系ＦＥＴはリーク電流の低減効果が大きい。

以上、この発明の実施の形態について具体的に説明したが、この発明は、上述の実施の形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施の形態において挙げた数値、構造、形状、材料、プロセスなどはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料、プロセスなどを用いてもよい。

１０…基板、１１…バッファ層、１２、１４、１８…ｉ型ＧａＮ層、１３…ｉ型Ａｌ_x Ｇａ_1-x Ｎ層、１５…ｐ型高抵抗分圧層、１６、１９、３５…ｐ型ＧａＮ層、１７、２０、３６…ｐ⁺ 型ＧａＮ層、２１、２９、４０…パッシベーション絶縁膜、２２…ソース電極、２３、２５…ドレイン電極、２４…ゲート電極、２６…層間絶縁膜、３０…２次元正孔ガス、３１…２次元電子ガス、３７…ｐ型中抵抗分圧層

Claims (12)

1. 第１ｉ型ＧａＮ層と、
   前記第１ｉ型ＧａＮ層上のＡｌ_x Ｇａ_1-x Ｎ層（０＜ｘ＜１）と、
   前記Ａｌ_x Ｇａ_1-x Ｎ層上の、島状の形状を有する第２ｉ型ＧａＮ層と、
   前記第２ｉ型ＧａＮ層上のｐ型ＧａＮ層と、
   前記ｐ型ＧａＮ層と電気的に接続されたゲート電極と、
   前記Ａｌ_x Ｇａ_1-x Ｎ層上のソース電極と、
   前記Ａｌ_x Ｇａ_1-x Ｎ層上のドレイン電極と、
   前記第２ｉ型ＧａＮ層の前記ドレイン電極側の端部と前記ドレイン電極とを電気的に接続するｐ型高抵抗分圧層と、
   を有し、
   前記ｐ型高抵抗分圧層は前記第２ｉ型ＧａＮ層と連なって前記Ａｌ_x Ｇａ_1-x Ｎ層上に延在し、
   前記ｐ型高抵抗分圧層は前記Ａｌ_x Ｇａ_1-x Ｎ層上の、前記第２ｉ型ＧａＮ層より厚さが小さい第３ｉ型ＧａＮ層からなり、
   前記ドレイン電極は互いに電気的に接続された第１ドレイン電極および第２ドレイン電極からなり、前記第１ドレイン電極は前記Ａｌ_x Ｇａ_1-x Ｎ層上に設けられ、前記第２ドレイン電極は前記第３ｉ型ＧａＮ層の一端部の上に設けられたｐ型ＧａＮ層上に設けられている分極超接合ＧａＮ系電界効果トランジスタ。
2. 前記第３ｉ型ＧａＮ層の厚さが１ｎｍ以上５ｎｍ以下である請求項１記載の分極超接合ＧａＮ系電界効果トランジスタ。
3. 第１ｉ型ＧａＮ層と、
   前記第１ｉ型ＧａＮ層上のＡｌ_x Ｇａ_1-x Ｎ層（０＜ｘ＜１）と、
   前記Ａｌ_x Ｇａ_1-x Ｎ層上の、島状の形状を有する第２ｉ型ＧａＮ層と、
   前記第２ｉ型ＧａＮ層上のｐ型ＧａＮ層と、
   前記ｐ型ＧａＮ層と電気的に接続されたゲート電極と、
   前記Ａｌ_x Ｇａ_1-x Ｎ層上のソース電極と、
   前記Ａｌ_x Ｇａ_1-x Ｎ層上のドレイン電極と、
   前記第２ｉ型ＧａＮ層の前記ドレイン電極側の端部と前記ドレイン電極とを電気的に接続するｐ型高抵抗分圧層と、
   を有し、
   前記第２ｉ型ＧａＮ層と前記ｐ型高抵抗分圧層との間に前記ｐ型高抵抗分圧層より低抵抗のｐ型中抵抗分圧層が前記第２ｉ型ＧａＮ層および前記ｐ型高抵抗分圧層と連なって前記Ａｌ_x Ｇａ_1-x Ｎ層上に延在し、
   前記ｐ型中抵抗分圧層は前記Ａｌ_x Ｇａ_1-x Ｎ層上の、前記第２ｉ型ＧａＮ層より厚さが小さい第４ｉ型ＧａＮ層からなり、前記ｐ型高抵抗分圧層は前記Ａｌ_x Ｇａ_1-x Ｎ層上の、前記第４ｉ型ＧａＮ層より厚さが小さい第５ｉ型ＧａＮ層からなる分極超接合ＧａＮ系電界効果トランジスタ。
4. 前記第４ｉ型ＧａＮ層の厚さが６ｎｍ以上１５ｎｍ以下であり、前記第５ｉ型ＧａＮ層の厚さが１ｎｍ以上５ｎｍ以下である請求項３記載の分極超接合ＧａＮ系電界効果トランジスタ。
5. 前記ドレイン電極は互いに電気的に接続された第１ドレイン電極および第２ドレイン電極からなり、前記第１ドレイン電極は前記Ａｌ_x Ｇａ_1-x Ｎ層上に設けられ、前記第２ドレイン電極は前記第５ｉ型ＧａＮ層の一端部の上に設けられている請求項３または４記載の分極超接合ＧａＮ系電界効果トランジスタ。
6. 第１ｉ型ＧａＮ層と、
   前記第１ｉ型ＧａＮ層上のＡｌ_x Ｇａ_1-x Ｎ層（０＜ｘ＜１）と、
   前記Ａｌ_x Ｇａ_1-x Ｎ層上の、島状の形状を有する第２ｉ型ＧａＮ層と、
   前記第２ｉ型ＧａＮ層上のｐ型ＧａＮ層と、
   前記ｐ型ＧａＮ層と電気的に接続されたゲート電極と、
   前記Ａｌ_x Ｇａ_1-x Ｎ層上のソース電極と、
   前記Ａｌ_x Ｇａ_1-x Ｎ層上のドレイン電極と、
   前記第２ｉ型ＧａＮ層の前記ドレイン電極側の端部と前記ドレイン電極とを電気的に接続するｐ型高抵抗分圧層と、
   を有し、
   前記ｐ型高抵抗分圧層はｐ型絶縁膜からなり、
   前記ドレイン電極は互いに電気的に接続された第１ドレイン電極および第２ドレイン電極からなり、前記ｐ型絶縁膜は一端部が前記第２ｉ型ＧａＮ層の前記端部と電気的に接続され、他端部が前記第２ドレイン電極と電気的に接続されている分極超接合ＧａＮ系電界効果トランジスタ。
7. 前記ｐ型絶縁膜の前記他端部および前記第２ドレイン電極は前記Ａｌ_x Ｇａ_1-x Ｎ層上に設けられたｐ型ＧａＮ層上に設けられている請求項６記載の分極超接合ＧａＮ系電界効果トランジスタ。
8. 前記第２ドレイン電極は前記ｐ型絶縁膜の前記他端部の上に設けられている請求項６記載の分極超接合ＧａＮ系電界効果トランジスタ。
9. 前記ｐ型絶縁膜はＮｉＯ、ＺｒＮ、ＣｕＯまたはＣｕＡｌＯからなる請求項６〜８のいずれか一項記載の分極超接合ＧａＮ系電界効果トランジスタ。
10. 少なくとも一つのトランジスタを有し、
    前記トランジスタが、
    第１ｉ型ＧａＮ層と、
    前記第１ｉ型ＧａＮ層上のＡｌ_x Ｇａ_1-x Ｎ層（０＜ｘ＜１）と、
    前記Ａｌ_x Ｇａ_1-x Ｎ層上の、島状の形状を有する第２ｉ型ＧａＮ層と、
    前記第２ｉ型ＧａＮ層上のｐ型ＧａＮ層と、
    前記ｐ型ＧａＮ層と電気的に接続されたゲート電極と、
    前記Ａｌ_x Ｇａ_1-x Ｎ層上のソース電極と、
    前記Ａｌ_x Ｇａ_1-x Ｎ層上のドレイン電極と、
    前記第２ｉ型ＧａＮ層の前記ドレイン電極側の端部と前記ドレイン電極とを電気的に接続するｐ型高抵抗分圧層と、
    を有し、
    前記ｐ型高抵抗分圧層は前記第２ｉ型ＧａＮ層と連なって前記Ａｌ_x Ｇａ_1-x Ｎ層上に延在し、
    前記ｐ型高抵抗分圧層は前記Ａｌ_x Ｇａ_1-x Ｎ層上の、前記第２ｉ型ＧａＮ層より厚さが小さい第３ｉ型ＧａＮ層からなり、
    前記ドレイン電極は互いに電気的に接続された第１ドレイン電極および第２ドレイン電極からなり、前記第１ドレイン電極は前記Ａｌ_x Ｇａ_1-x Ｎ層上に設けられ、前記第２ドレイン電極は前記第３ｉ型ＧａＮ層の一端部の上に設けられたｐ型ＧａＮ層上に設けられている分極超接合ＧａＮ系電界効果トランジスタである電気機器。
11. 少なくとも一つのトランジスタを有し、
    前記トランジスタが、
    第１ｉ型ＧａＮ層と、
    前記第１ｉ型ＧａＮ層上のＡｌ_x Ｇａ_1-x Ｎ層（０＜ｘ＜１）と、
    前記Ａｌ_x Ｇａ_1-x Ｎ層上の、島状の形状を有する第２ｉ型ＧａＮ層と、
    前記第２ｉ型ＧａＮ層上のｐ型ＧａＮ層と、
    前記ｐ型ＧａＮ層と電気的に接続されたゲート電極と、
    前記Ａｌ_x Ｇａ_1-x Ｎ層上のソース電極と、
    前記Ａｌ_x Ｇａ_1-x Ｎ層上のドレイン電極と、
    前記第２ｉ型ＧａＮ層の前記ドレイン電極側の端部と前記ドレイン電極とを電気的に接続するｐ型高抵抗分圧層と、
    を有し、
    前記第２ｉ型ＧａＮ層と前記ｐ型高抵抗分圧層との間に前記ｐ型高抵抗分圧層より低抵抗のｐ型中抵抗分圧層が前記第２ｉ型ＧａＮ層および前記ｐ型高抵抗分圧層と連なって前記Ａｌ_x Ｇａ_1-x Ｎ層上に延在し、
    前記ｐ型中抵抗分圧層は前記Ａｌ_x Ｇａ_1-x Ｎ層上の、前記第２ｉ型ＧａＮ層より厚さが小さい第４ｉ型ＧａＮ層からなり、前記ｐ型高抵抗分圧層は前記Ａｌ_x Ｇａ_1-x Ｎ層上の、前記第４ｉ型ＧａＮ層より厚さが小さい第５ｉ型ＧａＮ層からなる分極超接合ＧａＮ系電界効果トランジスタである電気機器。
12. 少なくとも一つのトランジスタを有し、
    前記トランジスタが、
    第１ｉ型ＧａＮ層と、
    前記第１ｉ型ＧａＮ層上のＡｌ_x Ｇａ_1-x Ｎ層（０＜ｘ＜１）と、
    前記Ａｌ_x Ｇａ_1-x Ｎ層上の、島状の形状を有する第２ｉ型ＧａＮ層と、
    前記第２ｉ型ＧａＮ層上のｐ型ＧａＮ層と、
    前記ｐ型ＧａＮ層と電気的に接続されたゲート電極と、
    前記Ａｌ_x Ｇａ_1-x Ｎ層上のソース電極と、
    前記Ａｌ_x Ｇａ_1-x Ｎ層上のドレイン電極と、
    前記第２ｉ型ＧａＮ層の前記ドレイン電極側の端部と前記ドレイン電極とを電気的に接続するｐ型高抵抗分圧層と、
    を有し、
    前記ｐ型高抵抗分圧層はｐ型絶縁膜からなり、
    前記ドレイン電極は互いに電気的に接続された第１ドレイン電極および第２ドレイン電極からなり、前記ｐ型絶縁膜は一端部が前記第２ｉ型ＧａＮ層の前記端部と電気的に接続され、他端部が前記第２ドレイン電極と電気的に接続されている分極超接合ＧａＮ系電界効果トランジスタである電気機器。