JP5828435B1 - 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体 - Google Patents

半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体 Download PDF

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Abstract

【課題】分極超接合領域の最表面にｐ型ＧａＮ層を設けないでも十分な濃度の２次元正孔ガスが存在し得る半導体素子を提供する。【解決手段】半導体素子は、順次積層された、厚みａ［ｎｍ］（ａは１０ｎｍ以上１０００ｎｍ以下）のアンドープＧａＮ層１１、ＡｌxＧａ1-xＮ層１２およびアンドープＧａＮ層１３からなる分極超接合領域を有する。ＡｌxＧａ1-xＮ層１２のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式を満足する。【数１】但し、αは Log（α）＝ｐ0＋ｐ1log （ａ）＋ｐ2｛log （ａ）｝2（ｐ0＝7.3295、ｐ1＝−3.5599、ｐ2＝0.6912）で表され、かつ、βはβ＝ｐ'0＋ｐ'1log（ａ）＋ｐ'2｛log （ａ）｝2（ｐ'0＝−3.6509、ｐ'1＝1.9445、ｐ'2＝−0.3793）で表される。【選択図】図１

Description

この発明は、半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体に関し、特に、窒化ガリウム（ＧａＮ）系半導体を用いた半導体素子、この半導体素子を用いた電気機器、双方向電界効果トランジスタ、この双方向電界効果トランジスタを用いた電気機器およびこの半導体素子または双方向電界効果トランジスタを含む実装構造体に関する。
省エネ社会実現のために電気エネルギーの重要性が増しており、２１世紀は益々電力に依存しようとしている。電気・電子機器のキーデバイスはトランジスタやダイオードなどの半導体素子である。従って、これらの半導体素子の省エネ性が非常に重要である。現在、電力変換素子はシリコン（Ｓｉ）半導体素子が担っているが、そのＳｉ半導体素子はほぼその物性限界まで性能向上が図られており、これ以上の省エネ化は難しい状況である。
そこで、Ｓｉに代えて、シリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドギャップ半導体による電力変換素子の研究開発が精力的になされてきている。その中でも、ＧａＮは電力効率性・耐電圧性においてＳｉＣよりも格段に優れた物性値を持っているので、ＧａＮ系半導体素子の研究開発が盛んに行われている。
ＧａＮ系半導体素子は、電界効果トランジスタ（ＦＥＴ）型の横型、すなわち、基板に平行に走行チャネルが形成されている構成の素子が開発されている。例えば、サファイアやＳｉＣなどからなるベース基板上にアンドープＧａＮ層が厚さ数μｍ、その上にＡｌ組成が約２５％程度のＡｌＧａＮ層が厚さ２５〜３０ｎｍ程度積層され、ＡｌＧａＮ／ＧａＮヘテロ界面に生ずる２次元電子ガス（２ＤＥＧ）を利用する素子である。この素子は通常はＨＦＥＴ(hetero-junction FET) と呼ばれている。
さて、上記のＡｌＧａＮ／ＧａＮ ＨＦＥＴは電流コラプスの抑制という技術課題を抱えている。電流コラプスという現象は、数Ｖまでの低ドレイン電圧におけるドレイン電流値に対して、高電圧が印加された後におけるドレイン電流値が減少する現象であり、この現象は実回路ではスイッチングの動作電圧が高くなるとオン時のドレイン電流値が減少する現象を意味する。電流コラプスはＧａＮ系ＦＥＴに特有の現象ではなく、ＧａＮ系ＦＥＴによりソース・ドレイン間に高電圧を印加することができるようになったことにより顕著に現れるもので、本来は横型素子に一般的に発生する現象である。
電流コラプスの発生する原因は以下のように説明されている。ＦＥＴでは、ゲート−ドレイン間に高電圧を印加した場合、ゲート直下またはアノード直下に高電界領域が発生するが、その高電界部分の表面または表面近傍に電子が移動し、トラップされる。電子の源としては、ゲート電極から半導体表面をドリフトするもの、チャネル電子が高電界で表面に移動するものなどがある。その電子の負電荷によって負にバイアスされるため、電子チャネルの電子濃度が減少し、チャネル抵抗が上昇する。
ゲートリーク由来の電子については、表面に誘電体皮膜によるパッシベーションを施すことにより電子移動が制限され、電流コラプスが抑制される。しかし、誘電体皮膜のみでは電流コラプスを十分に抑制することができない。
そこで、電流コラプスはゲート近傍の高電界が原因であることに着目し、電界強度、特にピーク電界を抑制する技術が開発されている。これはフィールドプレート（Field Plate,ＦＰ）技術と呼ばれ、Ｓｉ系やＧａＡｓ系のＦＥＴで既に実用化されている公知の技術である（例えば、非特許文献１参照。）。しかしながら、このフィールドプレート技術では、電界をチャネル全域に亘って平準化することはできない。また、パワー素子としての実用的な半導体素子では６００Ｖ以上の電圧が印加されるので、このフィールドプレート技術を適用しても根本的な解決に至っていない。
一方、電界分布を平準化し、ピーク電界を生じにくくして耐圧を向上させる公知技術の一つに超接合（Super Junction、スーパージャンクション）構造がある（例えば、非特許文献２参照。）。超接合は、印加電圧を半導体全体に亘って均一電界により受け持ち耐えることができる。超接合は縦型および横型構造を有するＳｉ−ＭＯＳパワートランジスタおよびＳｉパワーダイオードのドリフト層に適用されている。
また、ｐｎ接合に依らないで超接合と同様な正電荷および負電荷の分布を生じさせる方法として分極接合という原理がある（例えば、特許文献１参照。）。また、分極を利用して高耐圧化を目指した技術も提案されている（例えば、特許文献２参照。）。
しかしながら、特許文献１、２に記載の分極接合では、２次元正孔濃度は高性能動作には不十分であることが分かってきた。その理由は、２次元正孔をヘテロ界面にもたらす原因となるヘテロ界面の負の分極電荷が表面欠陥や表面準位によって補償される結果、バンドが下方に押し下げられ、ＡｌＧａＮ／ＧａＮヘテロ界面に存在すべき２次元正孔の濃度が減少してしまうからである。
そこで、特許文献１、２に記載された分極接合の問題を改善することができる、分極超接合（Polarization Super Junction;ＰＳＪ）を利用した半導体素子が提案された（特許文献３および非特許文献３参照。）。この半導体素子は、典型的には、アンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層、アンドープＧａＮ層およびＭｇ（マグネシウム）がドープされたｐ型ＧａＮ層が順次積層された構造の分極超接合領域を有し、非動作時に、Ａｌx Ｇａ1-x Ｎ層とその上のアンドープＧａＮ層との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、Ａｌx Ｇａ1-x Ｎ層とその下のアンドープＧａＮ層との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層に２次元電子ガスが形成される。この半導体素子は、より具体的には、最表面のＧａＮ層にＭｇをドープしてｐ型ＧａＮ層とし、Ｍｇアクセプタの負の固定電荷により表面近傍のバンドを持ち上げ、表面側のＡｌＧａＮ／ＧａＮヘテロ界面に十分な濃度の２次元正孔ガスを発生させるように改良したものである。そして、分極超接合効果を実質的に利用した初めてのトランジスタが発表された（非特許文献４参照。）。
特開２００７−１３４６０７号公報 特開２００９−１１７４８５号公報 国際公開第２０１１／１６２２４３号
東芝レビューVol.59 No.7(2004)p.35 IEEE ELECTRON DEVICE LETTERS,VOL.29,NO.10,OCTOBER 2008,p.1087 Applied Physics Express vol.3, (2012) 121004 Proceedings of the 23 rd International Symposium on Power Semiconductor Devices & ICs May 23-26, 2011 San Diego. CA
上述の分極超接合を利用したＧａＮ系半導体素子は、Ｓｉ超接合方式と同じ原理を用いているため、原理的に従来より提案されているフィールドプレート方式よりも超耐圧素子が容易に得られる。しかしながら、本発明者らが独自に行った検討によれば、最表面のｐ型ＧａＮ層におけるＭｇアクセプタの準位は約１７０〜１８０ｍｅＶと非常に深く、正孔の捕獲／放出の時定数が大きいため、高速動作に悪影響が及ぶ懸念があった。また、特に分極超接合電界効果トランジスタにおいては、分極超接合領域のｐ型ＧａＮ層のドレイン電極側の端とドレイン電極との距離は通常はμｍ程度で非常に近接しているので、ｐ型ＧａＮ層中のＭｇアクセプタとドレイン電極との間での耐圧低下が懸念される。
そこで、この発明が解決しようとする課題は、従来の分極超接合ＧａＮ系半導体素子において必須されていた最表面のｐ型ＧａＮ層が存在しなくても、有効な濃度の２次元正孔ガスが存在し得る、高耐圧の半導体素子および双方向電界効果トランジスタを提供することである。
この発明が解決しようとする他の課題は、上記の半導体素子または双方向電界効果トランジスタを用いた高性能の電気機器を提供することである。
この発明が解決しようとするさらに他の課題は、上記の半導体素子または双方向電界効果トランジスタを含む実装構造体を提供することである。
上記課題を解決するために、この発明は、
第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層からなる分極超接合領域を有し、
前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
Figure 0005828435
 但し、αは
Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
（但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
で表され、
かつ、βは
β＝ｐ'0＋ｐ'1 log（ａ）＋ｐ'2｛log （ａ）｝2
（但し、ｐ'0＝−３．６５０９、ｐ'1＝１．９４４５、ｐ'2＝−０．３７９３）
で表される。
を満足する半導体素子である。
この半導体素子においては、非動作時において、アンドープＡｌx Ｇａ1-x Ｎ層と第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、第１のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１のアンドープＧａＮ層に２次元電子ガスが形成される。
この半導体素子は、好適には、分極超接合領域と分離して設けられたｐ電極コンタクト領域を有する。これらの分極超接合領域およびｐ電極コンタクト領域は、典型的には、共通層として第１のアンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層および第２のアンドープＧａＮ層を有する。また、ｐ電極コンタクト領域は、第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層、このｐ型ＧａＮ層と接触して設けられた、このｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層およびこのｐ型ＧａＮコンタクト層とオーミック接触したｐ電極をさらに有する。ｐ型ＧａＮコンタクト層は、ｐ型ＧａＮ層と接触していれば、その設け方は特に限定されない。例えば、ｐ型ＧａＮコンタクト層は、ｐ型ＧａＮ層上に積層されてもよいし、ｐ型ＧａＮ層などに埋め込まれていてもよい。後者に関しては、例えば、Ａｌx Ｇａ1-x Ｎ層、第２のアンドープＧａＮ層およびｐ型ＧａＮ層に少なくともＡｌx Ｇａ1-x Ｎ層に達する深さに溝が設けられ、この溝の内部にｐ型ＧａＮコンタクト層が埋め込まれ、このｐ型ＧａＮコンタクト層と２次元正孔ガスとが接合している。
この半導体素子においては、典型的には、ＧａＮ系半導体のＣ面成長が可能なベース基板上に、第１のアンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層および第２のアンドープＧａＮ層が順次成長され、あるいはさらに、ｐ型ＧａＮ層およびｐ型ＧａＮコンタクト層が順次成長される。
Ａｌx Ｇａ1-x Ｎ層は、アンドープであっても、ドナー（ｎ型不純物）またはアクセプタ（ｐ型不純物）がドープされたｎ型またはｐ型のＡｌx Ｇａ1-x Ｎ層、例えばＳｉがドープされたｎ型Ａｌx Ｇａ1-x Ｎ層であってもよい。
この半導体素子においては、必要に応じて、第１のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間、および／または、第２のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間に、分極超接合の特性を損なわない中間層が設けられていてもよい。例えば、第１のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間、および／または、第２のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間に、典型的にはアンドープのＡｌu Ｇａ1-u Ｎ層（０＜ｕ＜１、ｕ＞ｘ）、例えばＡｌＮ層が設けられてもよい。第２のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第２のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第２のアンドープＧａＮ層に形成される２次元正孔ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、正孔の移動度を格段に増加させることができる。また、第１のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、第１のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１のアンドープＧａＮ層に形成される２次元電子ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、電子の移動度を格段に増加させることができる。このＡｌu Ｇａ1-u Ｎ層またはＡｌＮ層の厚みは一般的には十分に小さくてよく、例えば１〜２ｎｍ程度で足りる。
この半導体素子は種々の素子として用いることができるが、典型的には、電界効果トランジスタ（ＦＥＴ）やダイオードなどとして用いることができる。
半導体素子が電界効果トランジスタである場合、電界効果トランジスタは例えば次のように構成することができる。すなわち、Ａｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層は島状の形状を有し、ｐ型ＧａＮ層およびｐ型ＧａＮコンタクト層はメサ状に設けられ、第２のアンドープＧａＮ層を挟んでＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ｐ電極がゲート電極を構成する。また、半導体素子がダイオードである場合、ダイオードは例えば次のように構成することができる。すなわち、Ａｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層は島状の形状を有し、ｐ型ＧａＮ層およびｐ型ＧａＮコンタクト層はメサ状に設けられ、第２のアンドープＧａＮ層を挟んでＡｌx Ｇａ1-x Ｎ層上にアノード電極およびカソード電極が設けられ、アノード電極とｐ電極とは互いに電気的に接続される。ここで、アノード電極はＡｌx Ｇａ1-x Ｎ層とショットキー接触するように（あるいはショットキー接合を形成するように）設けられ、カソード電極はＡｌx Ｇａ1-x Ｎ層とオーム性接触するように設けられる。アノード電極は、第１のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１のアンドープＧａＮ層に形成される２次元電子ガスとショットキー接触するように設けてもよい。
また、この発明は、
少なくとも一つの半導体素子を有し、
前記半導体素子が、
第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層からなる分極超接合領域を有し、
前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
Figure 0005828435
 但し、αは
Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
（但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
で表され、
かつ、βは
β＝ｐ'0＋ｐ'1 log（ａ）＋ｐ'2｛log （ａ）｝2
（但し、ｐ'0＝−３．６５０９、ｐ'1＝１．９４４５、ｐ'2＝−０．３７９３）
で表される。
を満足する半導体素子である電気機器である。
ここで、電気機器は、およそ電気を用いるもの全てを含み、用途、機能、大きさなどを問わないが、例えば、電子機器、移動体、動力装置、建設機械、工作機械などである。電子機器は、ロボット、コンピュータ、ゲーム機器、車載機器、家庭電気製品（エアコンディショナーなど）、工業製品、携帯電話、モバイル機器、ＩＴ機器（サーバーなど）、太陽光発電システムで使用するパワーコンディショナー、送電システムなどである。移動体は、鉄道車両、自動車（電動車両など）、二輪車、航空機、ロケット、宇宙船などである。
また、この発明は、
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の島状の第２のアンドープＧａＮ層からなり、
前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
Figure 0005828435
 但し、αは
Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
（但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
で表され、
かつ、βは
β＝ｐ'0＋ｐ'1 log（ａ）＋ｐ'2｛log （ａ）｝2
（但し、ｐ'0＝−３．６５０９、ｐ'1＝１．９４４５、ｐ'2＝−０．３７９３）
で表される。
を満足し、
前記分極超接合領域および前記ｐ電極コンタクト領域は共通層として前記第１のアンドープＧａＮ層、前記Ａｌx Ｇａ1-x Ｎ層および前記第２のアンドープＧａＮ層を有し、
前記第２のアンドープＧａＮ層を挟んで前記Ａｌx Ｇａ1-x Ｎ層上にソース電極またはドレイン電極を構成する第１の電極および第２の電極が設けられており、
前記ｐ電極コンタクト領域は、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされた第１のｐ型ＧａＮ層と、
前記第２のアンドープＧａＮ層上の、前記第１のｐ型ＧａＮ層と分離して設けられた、Ｍｇがドープされた第２のｐ型ＧａＮ層と、
前記第１のｐ型ＧａＮ層と接触して設けられた、前記第１のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記第２のｐ型ＧａＮ層と接触して設けられた、前記第２のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有する双方向電界効果トランジスタである。
また、この発明は、
一つまたは複数の双方向スイッチを有し、
少なくとも一つの前記双方向スイッチが、
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の島状の第２のアンドープＧａＮ層からなり、
前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
Figure 0005828435
 但し、αは
Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
（但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
で表され、
かつ、βは
β＝ｐ'0＋ｐ'1 log（ａ）＋ｐ'2｛log （ａ）｝2
（但し、ｐ'0＝−３．６５０９、ｐ'1＝１．９４４５、ｐ'2＝−０．３７９３）
で表される。
を満足し、
前記分極超接合領域および前記ｐ電極コンタクト領域は共通層として前記第１のアンドープＧａＮ層、前記Ａｌx Ｇａ1-x Ｎ層および前記第２のアンドープＧａＮ層を有し、
前記第２のアンドープＧａＮ層を挟んで前記Ａｌx Ｇａ1-x Ｎ層上にソース電極またはドレイン電極を構成する第１の電極および第２の電極が設けられており、
前記ｐ電極コンタクト領域は、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされた第１のｐ型ＧａＮ層と、
前記第２のアンドープＧａＮ層上の、前記第１のｐ型ＧａＮ層と分離して設けられた、Ｍｇがドープされた第２のｐ型ＧａＮ層と、
前記第１のｐ型ＧａＮ層と接触して設けられた、前記第１のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記第２のｐ型ＧａＮ層と接触して設けられた、前記第２のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有する双方向電界効果トランジスタである電気機器である。
この双方向電界効果トランジスタを用いた電気機器には、既に挙げたもののほか、マトリックスコンバータやマルチレベルインバータなども含まれる。
また、この発明は、
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層からなる分極超接合領域を有し、
前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
Figure 0005828435
 但し、αは
Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
（但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
で表され、
かつ、βは
β＝ｐ'0＋ｐ'1 log（ａ）＋ｐ'2｛log （ａ）｝2
（但し、ｐ'0＝−３．６５０９、ｐ'1＝１．９４４５、ｐ'2＝−０．３７９３）
で表される。
を満足する半導体素子である実装構造体である。
また、この発明は、
半導体素子を構成するチップと、
前記チップがフリップチップ実装された実装基板とを有し、
前記半導体素子が、
互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の島状の第２のアンドープＧａＮ層からなり、
前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
Figure 0005828435
 但し、αは
Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
（但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
で表され、
かつ、βは
β＝ｐ'0＋ｐ'1 log（ａ）＋ｐ'2｛log （ａ）｝2
（但し、ｐ'0＝−３．６５０９、ｐ'1＝１．９４４５、ｐ'2＝−０．３７９３）
で表される。
を満足し、
前記分極超接合領域および前記ｐ電極コンタクト領域は共通層として前記第１のアンドープＧａＮ層、前記Ａｌx Ｇａ1-x Ｎ層および前記第２のアンドープＧａＮ層を有し、
前記第２のアンドープＧａＮ層を挟んで前記Ａｌx Ｇａ1-x Ｎ層上にソース電極またはドレイン電極を構成する第１の電極および第２の電極が設けられており、
前記ｐ電極コンタクト領域は、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされた第１のｐ型ＧａＮ層と、
前記第２のアンドープＧａＮ層上の、前記第１のｐ型ＧａＮ層と分離して設けられた、Ｍｇがドープされた第２のｐ型ＧａＮ層と、
前記第１のｐ型ＧａＮ層と接触して設けられた、前記第１のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
前記第２のｐ型ＧａＮ層と接触して設けられた、前記第２のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有する双方向電界効果トランジスタである実装構造体である。
上記の電気機器、双方向電界効果トランジスタおよび実装構造体の各発明においては、その性質に反しない限り、上記の半導体素子の発明に関連して説明したことが成立する。実装構造体における実装基板としては、熱伝導が良好な基板が用いられ、従来公知の基板の中から適宜選ばれる。
この発明によれば、分極超接合領域の最表面にｐ型ＧａＮ層が設けられていないにもかかわらず、非動作時において、Ａｌx Ｇａ1-x Ｎ層と第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における第２のアンドープＧａＮ層に生成される２次元正孔ガスの濃度（シート濃度）を十分な濃度、例えば１×１０12ｃｍ-2以上にすることができる。そして、この半導体素子または双方向電界効果トランジスタを用いて高性能の電気機器を実現することができる。また、実装基板に半導体素子または双方向電界効果トランジスタを構成するチップをフリップチップ実装した実装構造体により、半導体素子または双方向電界効果トランジスタを絶縁基板上に形成した場合においても優れた放熱性を得ることができる。
この発明の第１の実施の形態による分極超接合ＧａＮ系半導体素子の基本構造を示す断面図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系半導体素子の考察のために行った実験において用いた試料の層構造を示す断面図である。 図２に示す層構造を用いて作製された分極超接合ＧａＮ系電界効果トランジスタを示す断面図である。 アンドープＧａＮ層１３の残し厚みが６０ｎｍのときの図３に示す分極超接合ＧａＮ系電界効果トランジスタのドレイン電流−ドレイン電圧特性を示す略線図である。 アンドープＧａＮ層１３の残し厚みが６０ｎｍのときの図３に示す分極超接合ＧａＮ系電界効果トランジスタのドレイン電流−ゲート電圧特性を示す略線図である。 アンドープＧａＮ層１３の残し厚みが６０ｎｍのときの図３に示す分極超接合ＧａＮ系電界効果トランジスタのオフ時のドレインリーク特性を示す略線図である。 図３に示す分極超接合ＧａＮ系電界効果トランジスタの考察のために行った実験において作製したホール測定試料を示す平面図である。 図７に示すホール測定試料のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿っての断面図である。 図３のＡ−Ａ’線に沿った一次元モデルに基づいて行ったシミュレーションにより得られた分極超接合領域のエネルギーバンド図である。 シミュレーションにより得られた分極超接合領域の２ＤＨＧ濃度および２ＤＥＧ濃度のプロファイルを示す略線図である。 アンドープＧａＮ層１３の残し厚みに対する２ＤＨＧ濃度の計算値および実測値を示す略線図である。 アンドープＧａＮ層１３の残し厚みが１０ｎｍのときの２ＤＥＧ濃度の計算結果を示す略線図である。 アンドープＧａＮ層１３の残し厚みが１０ｎｍのときの２ＤＨＧ濃度の計算結果を示す略線図である。 アンドープＧａＮ層１３の残し厚みが５０ｎｍのときの２ＤＥＧ濃度の計算結果を示す略線図である。 アンドープＧａＮ層１３の残し厚みが５０ｎｍのときの２ＤＨＧ濃度の計算結果を示す略線図である。 アンドープＧａＮ層１３の残し厚みが１００ｎｍのときの２ＤＥＧ濃度の計算結果を示す略線図である。 アンドープＧａＮ層１３の残し厚みが１００ｎｍのときの２ＤＨＧ濃度の計算結果を示す略線図である。 アンドープＧａＮ層１３の残し厚みが１０００ｎｍのときの２ＤＥＧ濃度の計算結果を示す略線図である。 アンドープＧａＮ層１３の残し厚みが１０００ｎｍのときの２ＤＨＧ濃度の計算結果を示す略線図である。 アンドープＧａＮ層１３の残し厚みを変えたときのＡｌx Ｇａ1-x Ｎ層のＡｌ組成ｘと厚みｔとの関係を示す略線図である。 Log （ａ）と Log（α）またはβとの関係を示す略線図である。 アンドープＧａＮ層１３の残し厚みを変えたときのＡｌx Ｇａ1-x Ｎ層のＡｌ組成ｘと厚みｔとの関係を示す略線図である。 この発明の第１の実施の形態による分極超接合ＧａＮ系半導体素子を適用した分極超接合ＧａＮ系ダイオードを示す断面図である。 この発明の第２の実施の形態による分極超接合ＧａＮ系双方向電界効果トランジスタを示す断面図である。 この発明の第２の実施の形態による分極超接合ＧａＮ系双方向電界効果トランジスタをマトリックスコンバータの双方向スイッチとして用いた三相交流誘導電動機の電源回路を示す回路図である。 この発明の第３の実施の形態による実装構造体を示す断面図である。 この発明の第３の実施の形態による実装構造体の全体像の一例を示す斜視図である。 この発明の第４の実施の形態による実装構造体を示す断面図である。 この発明の第４の実施の形態による実装構造体を構成するチップの一例をを示す斜視図である。 図２９に示すチップをサブマウント基板上にフリップチップ実装する方法を説明するための断面図である。 図３０に示す方法で作製された実装構造体をペルチェ素子に取り付けて連続通電実験を行った結果を示す略線図である。 この発明を適用したノーマリーオン型電界効果トランジスタを用いたカスコード回路および変形カスコード回路を示す略線図である。
以下、発明を実施するための形態（以下、実施の形態と言う。）について説明する。
〈１．第１の実施の形態〉
第１の実施の形態による分極超接合ＧａＮ系半導体素子について説明する。この分極超接合ＧａＮ系半導体素子の基本構造を図１に示す。
図１に示すように、この分極超接合ＧａＮ系半導体素子においては、ＧａＮ系半導体がＣ面成長する、例えばＣ面サファイア基板などのベース基板（図示せず）上に、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１３が順次積層されている。この分極超接合ＧａＮ系半導体素子は、互いに分離して設けられた分極超接合領域（真性分極超接合領域）とｐ電極コンタクト領域とを有する。分極超接合領域は、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１３からなる。このように分極超接合領域において、アンドープＧａＮ層１３上に、従来は必須であるとされていたｐ型ＧａＮ層が設けられていないことが、従来の分極超接合ＧａＮ系半導体素子と大きく異なる。一方、ｐ電極コンタクト領域においては、アンドープＧａＮ層１３上にさらに、Ｍｇがドープされたｐ型ＧａＮ層１４が積層され、このｐ型ＧａＮ層１４と接触してこのｐ型ＧａＮ層１４よりもＭｇが高濃度にドープされたｐ型ＧａＮコンタクト層（以下、「ｐ+ 型ＧａＮコンタクト層」と言う。）が設けられている。このｐ+ 型ＧａＮコンタクト層にｐ電極（図示せず）が電気的に接続される。図１においては、一例として、ｐ型ＧａＮ層１４上にｐ+ 型ＧａＮコンタクト層１５が積層されている場合が示されている。
この分極超接合ＧａＮ系半導体素子においては、非動作時において、ピエゾ分極および自発分極により、ベース基板寄りのアンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に正の固定電荷が誘起され、また、ベース基板と反対側のＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に負の固定電荷が誘起されている。このため、この分極超接合ＧａＮ系半導体素子においては、非動作時に、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２次元正孔ガス（２ＤＨＧ）１６が形成され、かつ、アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に２次元電子ガス（２ＤＥＧ）１７が形成されている。
この分極超接合ＧａＮ系半導体素子においては、分極超接合領域を構成するＡｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘおよび厚みｔ［ｎｍ］は、アンドープＧａＮ層１３の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、下記の式を満足するように選択されている。
Figure 0005828435
 但し、αは
Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
（但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
で表され、
かつ、βは
β＝ｐ'0＋ｐ'1 log（ａ）＋ｐ'2｛log （ａ）｝2
（但し、ｐ'0＝−３．６５０９、ｐ'1＝１．９４４５、ｐ'2＝−０．３７９３）
で表される。
分極超接合領域を構成するＡｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘおよび厚みｔ［ｎｍ］を上記のように選択する根拠を説明する。
［実験］
考察を行うために、次のようにして分極超接合ＧａＮ系電界効果トランジスタを作製した。
まず、図２に示すような層構造を形成した。図２に示すように、（０００１）面、すなわちＣ面サファイア基板１０上に、従来公知のＭＯＣＶＤ（有機金属化学気相成長）法により、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、窒素原料としてＮＨ3 （アンモニア）、キャリアガスとしてＮ2 ガスおよびＨ2 ガスを用いて、低温成長（５３０℃）ＧａＮバッファ層（図示せず）を厚さ３０ｎｍ積層した後、成長温度を１１００℃に上昇させ、厚さ１μｍのアンドープＧａＮ層１１、厚さ４７ｎｍでｘ＝０．２５のＡｌx Ｇａ1-x Ｎ層１２、厚さ８０ｎｍのアンドープＧａＮ層１３、Ｍｇ濃度が５．０×１０19ｃｍ-3で厚さ５０ｎｍのＭｇドープのｐ型ＧａＮ層１４およびＭｇ濃度が２．０×１０20ｃｍ-3で厚さ３ｎｍのＭｇドープのｐ+ 型ＧａＮコンタクト層１５を順次成長させた。
この図２に示す層構造を用いて、図３に示す分極超接合ＧａＮ系電界効果トランジスタを作製した。すなわち、まず、ｐ+ 型ＧａＮコンタクト層１５上に、標準的なフォトリソグラフィ技術によりｐ電極コンタクト領域に対応する所定形状のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとしてｐ+ 型ＧａＮコンタクト層１５、ｐ型ＧａＮ層１４およびアンドープＧａＮ層１３を順次エッチングし、アンドープＧａＮ層１３の厚さ方向の途中の深さでエッチングを停止した。こうして、アンドープＧａＮ層１３の上層部、ｐ型ＧａＮ層１４およびｐ+ 型ＧａＮコンタクト層１５からなるゲートメサ部が形成される。次に、エッチングに用いたレジストパターンを除去した後、基板の全面にＳｉＯ2 膜を形成した。次に、このＳｉＯ2 膜上に、標準的なフォトリソグラフィ技術によりｐ電極コンタクト領域および分極超接合領域に対応する所定形状のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとしてＳｉＯ2 膜をエッチングした。こうして、ｐ電極コンタクト領域および分極超接合領域の表面のみがＳｉＯ2 膜で覆われた状態とした。次に、エッチングに用いたレジストパターンを除去した後、このＳｉＯ2 膜をマスクとしてアンドープＧａＮ層１３をエッチングし、Ａｌx Ｇａ1-x Ｎ層１２を部分的に露出させた。次に、こうしてパターニングされたアンドープＧａＮ層１３の両側の露出したＡｌx Ｇａ1-x Ｎ層１２上にソース電極１８およびドレイン電極１９をこのＡｌx Ｇａ1-x Ｎ層１２にオーム性接触した状態で形成した。具体的には、まず、ソース電極１８およびドレイン電極１９用の金属膜として所定形状のＴｉ／Ａｌ／Ｎｉ／Ａｕ積層膜を形成した後、７５０℃、５分程度のアニール処理を施し、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ積層膜をＡｌx Ｇａ1-x Ｎ層１２にオーム性接触させた。次に、ｐ+ 型ＧａＮコンタクト層１５上にゲート電極となるｐ電極２０を形成した。具体的には、まず、ｐ+ 型ＧａＮコンタクト層１５上にｐ電極２０用の金属膜として所定形状のＮｉ／Ａｕ積層膜を形成した後、窒素ガス中において３００℃程度のアニール処理を施した。図示は省略するが、その後、基板の全面に保護膜としてＳｉＯ2 膜を形成した。以上により、分極超接合ＧａＮ系電界効果トランジスタを作製した。図３において、ゲートメサ部のドレイン電極１９側の一方の側面とアンドープＧａＮ層１３のドレイン電極１９側の一方の側面との間に位置するアンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１３が分極超接合領域を構成し、その長さＬpsj は１５μｍである。
さて、図３に示す状態におけるアンドープＧａＮ層１３の厚さ（ゲートメサ部を形成するためのエッチング前のアンドープＧａＮ層１３の厚さを基準にしたときのエッチング後のアンドープＧａＮ層１３の残し厚み）を６０ｎｍとしたときのこの分極超接合ＧａＮ系電界効果トランジスタの静特性の測定結果を図４〜図６に示す。ここで、図４は順方向ドレイン電流（Ｉd ）−ドレイン電圧（Ｖd ）特性、図５はドレイン電流（Ｉd ）−ゲート電圧（Ｖg ）特性（伝達特性）、図６はＶg ＝−１０Ｖとオフ状態にしたときのＩd −Ｖd 特性である。順方向特性については、Ｖg ＝＋２Ｖでは飽和電流値Ｉdmaxは〜１２０ｍＡ／ｍｍであった。ゲート閾値電圧Ｖthは約−５．０Ｖであった。図６より、オフ状態にしたときのドレイン電流Ｉd の値は、Ｖd 〜１１００Ｖのとき、１０-7Ａ／ｍｍ台であった。本トランジスタのこのような優れた耐圧特性は分極超接合（ＰＳＪ）効果が生じているために得られるものであり、後述のように、高濃度の有効な濃度の２次元正孔ガス（２ＤＨＧ）が、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に形成されていることによる。最表面、言い換えるとアンドープＧａＮ層１３上にｐ型ＧａＮ層を設けなくても高濃度の２ＤＨＧが得られることは後述する。
２次イオン質量分析（ＳＩＭＳ）によりＭｇの深さ分布を測定した。それによると、ｐ型ＧａＮ層の下２０ｎｍ、言い換えるとｐ型ＧａＮ層１４とアンドープＧａＮ層１３との界面から２０ｎｍの深さにおけるアンドープＧａＮ層１３中のＭｇ濃度は１．０×１０16ｃｍ-3以下となり、ＳＩＭＳ検出限界に近いことが確認された。この結果、ｐ型ＧａＮ層の下２０ｎｍではＭｇは存在しない。
２次元正孔ガス（２ＤＨＧ）および２次元電子ガス（２ＤＥＧ）の濃度（以下、ｃｍ-2を単位とする濃度はシート濃度、ｃｍ-3を単位とする濃度は体積濃度を意味する）を測定するために、トランジスタを作製する工程を使用して図７および図８Ａ〜Ｃに示すホール（Hall）素子を作製した。ここで、図７はこのホール素子の上面図、図８Ａ、ＢおよびＣはそれぞれ、図７のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿っての断面図である。アンドープＧａＮ層１３の分極超接合領域とＡｌx Ｇａ1-x Ｎ層１２の電極領域とを形成した。２ＤＨＧ濃度の測定には、アンドープＧａＮ層１３の四隅のｐ+ 型ＧａＮコンタクト層１５の上に形成した４個のｐ電極２０を用いる。２ＤＥＧ濃度の測定には、Ａｌx Ｇａ1-x Ｎ層１２の四隅の上に形成した４個の電極２１を用いる。
測定結果を表１に示す。試料Ｎｏ．１は、アンドープＧａＮ層１３の残し厚みが６０ｎｍ、試料Ｎｏ．２は、アンドープＧａＮ層１３の残し厚みが４０ｎｍ、試料Ｎｏ．３は、アンドープＧａＮ層１３の残し厚みが５ｎｍである。表１より、試料Ｎｏ．１および試料Ｎｏ．２では、分極超接合（ＰＳＪ）効果によって、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２ＤＨＧが、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１１との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に２ＤＥＧが誘起・蓄積されていることが分かる。試料Ｎｏ．３では正孔に対するホール電圧が発生せず、測定できなかった。
Figure 0005828435
試料Ｎｏ．２の２ＤＨＧ濃度は試料Ｎｏ．１の２ＤＨＧ濃度よりも少ないことから、２ＤＨＧ濃度はアンドープＧａＮ層１３の厚みに依存していることが明らかになった。これは、アンドープＧａＮ層１３の表面ピンニング（pinning)効果およびドナー型準位（電子放出型）または正孔トラップ準位の存在によるものである。分極超接合素子においてはこの２ＤＨＧの存在が不可欠であり、従ってこの２ＤＨＧの生成量とＡｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１３の構成との関係を調べ、その関係を定量的に調べることが必要となる。
［モデル計算と実測２ＤＨＧ濃度との比較］
アンドープＧａＮ層１３／Ａｌx Ｇａ1-x Ｎ層１２／アンドープＧａＮ層１１からなる分極超接合領域の層構成と２ＤＨＧ濃度との関係を導出するためにバンド計算を行った。すなわち、図３に示す分極超接合領域のＡ−Ａ’線に沿った一次元モデルについて計算を行った。シミュレータソフトはシルバコ社のアトラスを用いた。図９に、計算されたアンドープＧａＮ層１３（厚み６０ｎｍ）／Ａｌx Ｇａ1-x Ｎ層１２（ｘ＝０．２５、厚み４７ｎｍ）／アンドープＧａＮ層１１の平衡状態におけるバンド図を、図１０に２ＤＨＧおよび２ＤＥＧの濃度プロファイルを示した。アンドープＧａＮ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に誘起される正の固定電荷（分極電荷）およびＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に誘起される負の固定電荷（分極電荷）によりそれぞれバンド曲りが生じ、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２ＤＨＧが誘起され、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１１との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に２ＤＥＧが誘起されている。２ＤＨＧ濃度はピーク濃度が１×１０20ｃｍ-3、２ＤＥＧ濃度はピーク濃度が６×１０19ｃｍ-3で、いずれもヘテロ界面から離れるに従って指数関数的に減少している。アンドープＧａＮ層１１の深いところで２ＤＥＧ濃度が１×１０15ｃｍ-3で一定値となっているのは、アンドープＧａＮ層１１のアンドープレベルを計算の都合上、１×１０15ｃｍ-3に設定したからであり、このようにしてもこれからの議論には特に問題は発生しない。
キャリア濃度の深さ方向の積分値がシートキャリア濃度を表す。シートキャリア濃度としての２ＤＥＧ濃度を図１１に示す。図１１は、横軸にアンドープＧａＮ層１３の厚みをとり、縦軸に２ＤＨＧ濃度をとったものである。図１１に試料Ｎｏ．１および試料Ｎｏ．２の２ＤＨＧ濃度をプロットした。
図１１により、シミュレーション結果（バンド計算による計算値) は実測値をよく再現しており、シミュレーションで用いたモデル物性パラメータ（詳細は示していない）は、実用的な分極超接合構造を探索する目的において必要条件を満足していることが分かる。
さて、図１１より、シミュレーションでは、アンドープＧａＮ層１３の厚みが７ｎｍの場合、２ＤＨＧ濃度が１×１０12ｃｍ-2程度と計算されている。この領域では、アンドープＧａＮ層１３の厚みの減少に対して２ＤＨＧ濃度が急激に減少していて、５ｎｍでは０．６×１０12ｃｍ-2であった。これに対応する試料の実測は不可能であった。この原因は、試料の２ＤＨＧ濃度が上記の０．６×１０12ｃｍ-2だとしても、正孔移動度を３ｃｍ2 ／Ｖｓ程度と仮定すると、シート抵抗値は、１／ｎｅμ＝１／（０．６×１０12×１．６×１０-19 ×３）〜３．５ＭΩ／□となってホール測定は困難な値であるからである。ここで、ｎはシート濃度、ｅは電子電荷の絶対値、μは正孔移動度である。実測できなかったもう一つの原因は、エッチングによりゲートメサ部を形成する際に発生するエッチング損傷がアンドープＧａＮ層１３とＡｌx Ｇａ1-x Ｎ層１２とのヘテロ界面にまで到達していて２ＤＥＧ濃度を更に減少させている可能性も考えられる。このことは、実際のデバイス作製では、アンドープＧａＮ層１３の残し厚みには限界があり、５ｎｍでは不足であることを示している。更に、たとえ表面損傷の効果がないとしても、素子作製時のエッチングの精度等を考慮すれば、やはり、アンドープＧａＮ層１３の残し厚みには制限があり、実用的には１０ｎｍ以上が必要であると考えられる。
また、２ＤＨＧ濃度としては、１×１０11ｃｍ-2でも、原理的には分極超接合素子として動作すると考えられるが、余りに２ＤＨＧ濃度が低い場合は、通常のＨＥＭＴ素子で観測されるところのゲート端にピーク電界が発生する問題が懸念される。分極超接合素子として効果が有効に現されるためには、２ＤＨＧ濃度は１×１０12ｃｍ-2以上必要で、望ましくは２×１０12ｃｍ-2以上存在する必要がある。また、アンドープＧａＮ層１３の厚みは、厚い方が２ＤＨＧ濃度が大きくなり望ましいが、余りに厚いと、素子製作が困難となる。従って、アンドープＧａＮ層１３の厚みは、望ましくは１０００ｎｍ以下である。
［アンドープＧａＮ層１３／Ａｌx Ｇａ1-x Ｎ層１２／アンドープＧａＮ層１１からなる分極超接合構造におけるＡｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘおよび厚みｔと２ＤＨＧ濃度との関係を調べる計算］
アンドープＧａＮ層１３の厚みａをパラメータとして、ａ＝１０ｎｍ、５０ｎｍ、１００ｎｍ、１０００ｎｍととり、Ａｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘおよび厚みｔを変化させた場合の２ＤＥＧ濃度および２ＤＨＧ濃度を計算した。ここで、ｘは０．０５〜０．５（５〜５０％）の範囲内で０．０５ずつ変化させ、ｔは５〜１０ｎｍの範囲内では１ｎｍずつ変化させ、１０〜１００ｎｍの範囲内では５ｎｍずつ変化させ、ｘの各値とｔの各値とを組み合わせたマトリックス状に計算した。
図１２および図１３に、アンドープＧａＮ層１３の厚みａが１０ｎｍのときの、Ａｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘおよび厚みｔ（ｎｍ）に対する２ＤＥＧ濃度および２ＤＨＧ濃度の計算値の表を示す。なお、言うまでもないが、図１２中、例えば「１．５３Ｅ＋１１」は１．５３×１０11を意味する（図１３ならびに以下の図１４〜図１９においても同様）。また、図１４および図１５に、アンドープＧａＮ層１３の厚みａが５０ｎｍのときの同様な２ＤＥＧ濃度および２ＤＨＧ濃度の計算値の表を示す。また、図１６および図１７に、アンドープＧａＮ層１３の厚みａが１００ｎｍのときの同様な２ＤＥＧ濃度および２ＤＨＧ濃度の計算値の表を示す。また、図１８および図１９に、アンドープＧａＮ層１３の厚みａが１０００ｎｍのときの同様な２ＤＥＧ濃度および２ＤＨＧ濃度の計算値の表を示す。
図１３、図１５、図１７および図１９に示される２ＤＨＧ濃度の分布状況を調べると、ｘが大きい程、そしてｔが大きい程、２ＤＨＧ濃度が増加していることが分かる。このうち、１．００×１０12ｃｍ-2の濃度を与えるｘおよびｔの値を抽出する。但し、図１３、図１５、図１７および図１９中、２ＤＨＧ濃度が１．００×１０12ｃｍ-2近辺のセルを太線で囲んで示してある。表のセルの値が正確に１．００×１０12ｃｍ-2でないので、そのセルの前後の値から按分したｘおよびｔの値を取り出した。
図２０は、そのようにして、２ＤＨＧ濃度＝１×１０12ｃｍ-2の値を示す（ｘ，ｔ）の点を図１３、図１５、図１７および図１９からピックアップして、（ｘ，ｔ）座標平面にプロットしたものである。図２０中の各々の点の右側（または上側）の領域が２ＤＨＧ濃度≧１×１０12ｃｍ-2なる範囲である。これをみれば、アンドープＧａＮ層１３の厚みａが小さい場合、１×１０12ｃｍ-2以上の２ＤＨＧ濃度を得るためのＡｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘおよび厚みｔは大きいことが理解できる。アンドープＧａＮ層１３の厚みａが１００ｎｍ以上と大きくなると２ＤＨＧ濃度の変化は飽和してゆくことが分かった。これは、アンドープＧａＮ層１３の厚みａが増加しても、アンドープＧａＮ層１３とＡｌx Ｇａ1-x Ｎ層１２とのヘテロ界面付近のバンド形状が変化しないからであると解釈される。
さて、図２０に示されているアンドープＧａＮ層１３の厚みａの各々の系列の座標値（ｘ，ｔ）を表現する近似式を求めよう。この近似式は、２ＤＨＧ濃度として１×１０12ｃｍ-2を与える近似曲線を表す。この近似式を
Figure 0005828435
 で表す。ここで、αおよびβはアンドープＧａＮ層１３の厚みａの関数となっている。
そうすると、図２０において点線で示される曲線がフィットし、そのときの（１）式のパラメータαおよびβの値は表２に示すようになる。
Figure 0005828435
この表２に示すα、βをアンドープＧａＮ層１３の厚みａ［ｎｍ］に対してプロットしたものを図２１に示す。図２１では、縦軸を log（α）またはβにとり、横軸にアンドープＧａＮ層１３の厚みａの log（ａ）をとった。
この値を近似する関数として、２次の多項式
Ｙ＝ｐ0 ＋ｐ1 Ｘ＋ｐ2 Ｘ2 （２）
を採用した。但し、Ｙ＝ Log（α）またはβ、Ｘ＝log （ａ）である。すなわち、
Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2 （３）
β＝ｐ'0＋ｐ'1 log（ａ）＋ｐ'2｛log （ａ）｝2 （４）
である。但し、式（４）ではｐ0 、ｐ1 、ｐ2 の代わりにｐ'0、ｐ'1、ｐ'2を用いた。
上記の多項式フィッティングによって得られた係数を表３に示す。
Figure 0005828435
以上の議論より、次のような結論が得られる。すなわち、（ｐ0 ，ｐ1 ，ｐ2 ）および（ｐ'0，ｐ'1，ｐ'2）によって、アンドープＧａＮ層１３の、１０ｎｍ以上１０００ｎｍ以内の範囲の任意の厚みａに対し、式（３）および式（４）によってα、βが与えられ、従って、式（１）によって、Ａｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘに対して２ＤＨＧ濃度＝１×１０12ｃｍ-2を与えるＡｌx Ｇａ1-x Ｎ層１２の厚みｔが与えられる。
すなわち、２ＤＨＧ濃度が１×１０12ｃｍ-2以上を与えるＡｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘおよび厚みｔの条件は、アンドープＧａＮ層１３の厚みａが１０ｎｍ以上１０００ｎｍ以下の範囲において、
Figure 0005828435
 但し、αは式（３）で与えられ、その係数は
ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２ （６）
で表され、かつ、βは式（４）で表され、その係数は
ｐ'0＝−３．６５０９、ｐ'1＝１．９４４５、ｐ'2＝−０．３７９３ （７）
で表される。
この結論の妥当性を検証する。図２２は、フィッティングの近似式（１）、その係数α、βを導出する多項式（３）、（４）およびその係数（６）、（７）を用いて計算されたものであり、アンドープＧａＮ層１３の厚みａがそれぞれ１０ｎｍ、５０ｎｍ、１００ｎｍ、１０００ｎｍに対して、２ＤＨＧ濃度が１×１０12ｃｍ-2となる計算結果、すなわちｘ，ｔの等濃度線である。一方、図２２中の●印（Ｓｉｍ１０、Ｓｉｍ５０、Ｓｉｍ１００、Ｓｉｍ１０００と表されている）は、測定値と一致しているバンド計算によって得られた結果である。図２２より、近似式はバンド計算値と極めてよく一致しており、近似式および係数の妥当性が示された。
この分極超接合ＧａＮ系半導体素子は、図３に示すような電界効果トランジスタだけでなく、ダイオードにも適用することができる。図２３Ａに分極超接合ＧａＮ系ダイオードの一例を示す。図２３Ａに示すように、この分極超接合ＧａＮ系ダイオードは、図３に示す分極超接合ＧａＮ系電界効果トランジスタとほぼ同様の構造を有するが、ソース電極１８の代わりにアノード電極２２が設けられ、ドレイン電極１９の代わりにカソード電極２３が設けられ、さらにアノード電極２２とｐ電極２０とは互いに電気的に接続されている。ここで、アノード電極２２はＡｌx Ｇａ1-x Ｎ層１２とショットキー接触するように設けられ、カソード電極２３はＡｌx Ｇａ1-x Ｎ層１２とオーム性接触するように設けられる。アノード電極２２は例えばＮｉ／Ａｕ二層膜により形成され、カソード電極２３は例えばＴｉ／Ａｌ／Ａｕ三層膜により形成される。この分極超接合ＧａＮ系ダイオードのその他のことは、図３に示す分極超接合ＧａＮ系電界効果トランジスタと同様である。図２３Ｂに分極超接合ＧａＮ系ダイオードの他の例を示す。図２３Ｂに示すように、この分極超接合ＧａＮ系ダイオードにおいては、アンドープＧａＮ層１１およびＡｌx Ｇａ1-x Ｎ層１２の一端部がアンドープＧａＮ層１１の厚さ方向の途中の深さまでエッチングにより除去されて段差部が形成されており、この段差部の底面および側面に接触し、さらにＡｌx Ｇａ1-x Ｎ層１２上に延在するようにアノード電極２２が設けられている。この場合、アノード電極２２は、Ａｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１１との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１１に形成される２ＤＥＧ１７とショットキー接触している。このアノード電極２２と２ＤＥＧ１７とのショットキー接合のショットキー障壁の高さは、図２３Ａに示す分極超接合ＧａＮ系ダイオードにおけるアノード電極２２とＡｌx Ｇａ1-x Ｎ層１２とのショットキー接合のショットキー障壁の高さより小さい。この分極超接合ＧａＮ系ダイオードのその他のことは、図２３Ａに示す分極超接合ＧａＮ系ダイオードと同様である。
この第１の実施の形態によれば、特許文献３および非特許文献３で提案された従来の分極超接合ＧａＮ系半導体素子において必須であるとされていたｐ型ＧａＮ層を設けないでも十分な濃度の２ＤＨＧ１６を得ることができる分極超接合ＧａＮ系半導体素子を実現することができる。加えて、分極超接合を用いた半導体素子における高耐圧化と高速化との間のトレードオフ関係を容易に打ち破ることができ、高耐圧化と同時に、スイッチング時の電流コラプスの発生をなくし、かつ高速動作が可能な低損失の分極超接合ＧａＮ系半導体素子を実現することができる。
〈２．第２の実施の形態〉
第２の実施の形態による分極超接合ＧａＮ系双方向電界効果トランジスタについて説明する。
図２４はこの分極超接合ＧａＮ系双方向電界効果トランジスタを示す。図２４に示すように、この分極超接合ＧａＮ系双方向電界効果トランジスタにおいては、図３に示す分極超接合ＧａＮ系電界効果トランジスタと同様に、Ｃ面サファイア基板１０上に、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１３が順次積層されている。アンドープＧａＮ層１３は島状の形状を有する。アンドープＧａＮ層１３の両端部の上には、ｐ型ＧａＮ層１４ａおよびその上のｐ+ 型ＧａＮコンタクト層１５ａからなるメサ部とｐ型ＧａＮ層１４ｂおよびその上のｐ+ 型ＧａＮコンタクト層１５ｂからなるメサ部とが互いに分離して設けられている。アンドープＧａＮ層１３を挟んでＡｌx Ｇａ1-x Ｎ層１２上にソース電極またはドレイン電極を構成する第１の電極２４ａおよび第２の電極２４ｂが互いに分離して設けられている。ｐ+ 型ＧａＮコンタクト層１５ａ上にゲート電極として用いられるｐ電極２０ａが設けられ、ｐ+ 型ＧａＮコンタクト層１５ｂ上にゲート電極として用いられるｐ電極２０ｂが設けられている。第１の電極２４ａ、第２の電極２４ｂ、ｐ型ＧａＮ層１４ａ、１４ｂ、ｐ+ 型ＧａＮコンタクト層１５ａ、１５ｂおよびｐ電極２０ａ、２０ｂは、アンドープＧａＮ層１３に関して左右対称に形成されている。
この分極超接合ＧａＮ系双方向電界効果トランジスタは、ゲート電極として用いられるｐ電極２０ａ、２０ｂに印加される信号電圧（スイッチ信号）により、入力される交流電圧に対し、順逆両方向の電圧をオン／オフすることができる。この場合、入力される交流電圧の極性に応じて、第１の電極２４ａおよび第２の電極２４ｂがソース電極またはドレイン電極として働く。
この分極超接合ＧａＮ系双方向電界効果トランジスタは、マトリックスコンバータの双方向スイッチとして用いて好適なものである。一例を図２５に示す。図２５はマトリックスコンバータＣを用いた三相交流誘導電動機Ｍの電源回路を示す。図２５に示すように、マトリックスコンバータＣは、横方向の配線Ｗ1 、Ｗ2 、Ｗ3 と縦方向の配線Ｗ4 、Ｗ5 、Ｗ6 との各交差部に、各交差部で交差する横方向の配線と縦方向の配線とを接続する双方向スイッチＳがマトリックス状に設けられている。配線Ｗ1 、Ｗ2 、Ｗ3 には、三相交流電源Ｐの各相の電圧が入力フィルタＦを介して入力される。配線Ｗ4 、Ｗ5 、Ｗ6 は三相交流誘導電動機Ｍに接続されている。双方向スイッチＳとしては、図２４に示す分極超接合ＧａＮ系双方向電界効果トランジスタが用いられる。
図２５に示す電源回路においては、マトリックスコンバータＣの双方向スイッチＳを高速でオン／オフすることにより、配線Ｗ1 、Ｗ2 、Ｗ3 に入力される三相交流の各相の電圧を直接、パルス幅変調（ＰＷＭ）により短冊状に切り出し、それによって得られる任意の電圧および周波数の交流電圧を配線Ｗ4 、Ｗ5 、Ｗ6 に出力し、三相交流誘導電動機Ｍを駆動する。
この分極超接合ＧａＮ系双方向電界効果トランジスタは、マルチレベルインバータの双方向スイッチとして用いても好適なものである。マルチレベルインバータは、例えば、電力変換システムの電力変換効率の向上に有効である（例えば、富士時報 Vol.83 No.6 2010,pp.362-365 参照。）。
この第２の実施の形態による分極超接合ＧａＮ系双方向電界効果トランジスタによれば、双方向に構成されていない分極超接合ＧａＮ系電界効果トランジスタ、例えば図３に示す分極超接合ＧａＮ系電界効果トランジスタに比べて、ゲート電極にスイッチ信号が入力された時の立ち上がり時間を短縮することができ、高速動作化を図ることができる。このため、この分極超接合ＧａＮ系双方向電界効果トランジスタを図２５に示すマトリックスコンバータＣの双方向スイッチＳに用いることにより、双方向スイッチＳをより高速でスイッチングすることができ、マトリックスコンバータＣの高速動作化を図ることができる。これによって、高性能のマトリックスコンバータＣを実現することができ、このマトリックスコンバータＣを用いることにより高性能の交流電源回路を実現することができる。同様に、高性能のマルチレベルインバータを実現することができ、このマルチレベルインバータを用いることにより高効率の電力変換システムを実現することができる。
〈３．第３の実施の形態〉
第３の実施の形態においては、第１または第２の実施の形態のいずれかによる分極超接合ＧａＮ系電界効果トランジスタまたは分極超接合ＧａＮ系双方向電界効果トランジスタを構成するチップを実装基板上にフリップチップ実装した実装構造体について説明する。
フリップチップ技術においては、チップの放熱を目的とした場合、チップの発熱部に近接した領域でサブマウント基板と接合する必要がある。横型高電流電界効果トランジスタでは通常、ゲート電極、ソース電極およびドレイン電極とも櫛型構造（interdigital structure) をとるが、その櫛の歯のオーミック電極、すなわちソース電極およびドレイン電極にサブマウント基板を直接、熱接触させることが望ましい。そのために、第３の実施の形態による実装構造体は、図２６に示すように構成される。すなわち、図２６に示すように、例えばＳｉ基板上に例えば厚さが１００ｎｍのＡｌＮ層、厚さが１．５μｍのＡｌＧａＮバッファ層などを介してアンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ+ 型ＧａＮコンタクト層１５を順次積層し、図３に示すような分極超接合ＧａＮ系電界効果トランジスタを形成した後、公知の方法でＳｉ基板を除去し、露出した面に絶縁層３１を形成する。絶縁層３１は、例えば、ポリイミドなどの有機系材料やＳＯＧ（スピンオングラス）などの無機硝子系材料であればスピンコート法などで塗布することにより形成することができる。サファイア基板上に分極超接合ＧａＮ系電界効果トランジスタを形成した場合には、サファイア基板を厚さ１００μｍ程度まで薄化処理することが望ましい。この場合は、Ｓｉ基板を用いる場合と異なり、基板を除去して絶縁層３１を形成する必要はなく、絶縁層３１に相当するものはサファイア基板そのものである。ソース電極１８およびドレイン電極１９は、メッキ法により数μｍから１０μｍ程度の高さの金属ピラー状に形成されている。一方、サブマウント基板３２上にソース電極１８およびドレイン電極１９と概略同じサイズにパターニングされた金属層３３、３４を形成し、かつその上にハンダ層３５（またはハンダボール）を形成したものを用意し、このサブマウント基板３２のハンダ層３５をソース電極１８およびドレイン電極１９に位置合わせした状態で接触させる。サブマウント基板３２としては、例えば、Ｓｉ基板、ＳｉＣ基板、ダイヤモンド基板、ＢｅＯ基板、ＣｕＷ基板、ＣｕＭｏ基板、Ｃｕ基板、ＡｌＮ基板などを用いることができ、絶縁体基板以外の基板を用いる場合には、金属層３３、３４が形成される側の主面に好適には熱伝導性に優れたＡｌＮ膜などの絶縁膜が形成される。次に、この状態で加熱することによりハンダ層３５を溶融させてソース電極１８およびドレイン電極１９と金属層３３、３４とを溶着させる。この溶着のとき、溶融したハンダの表面張力によりソース電極１８およびドレイン電極１９と金属層３３、３４とが互いに自己整合するので、合わせ精度を要しない。市販のダイマウンター装置で可能である。なお、オーミック電極幅、すなわちソース電極１８およびドレイン電極１９の幅は、サブマウント基板１２上の金属層３３、３４のパターンに対して通常のダイマウンターで位置合わせすることが可能な程度の幅を必要とするが、一般的には２０μｍ以上あれば十分である。この実装構造体においては、動作時に分極超接合電界効果トランジスタから発生する熱は、ソース電極１８およびドレイン電極１９と金属層３３、３４とを経由してサブマウント基板３２に迅速に伝わり、最終的にサブマウント基板３２から外部に放熱が行われる。なお、ソース電極１８およびドレイン電極１９のうちの一方だけ（例えば、ドレイン電極１９だけ）を金属層３３または金属層３４を介してサブマウント基板３２に接続するようにしてもよく、この場合も同様に最終的にサブマウント基板３２から放熱を有効に行うことができる。
図２７に分極超接合ＧａＮ系電界効果トランジスタを構成するチップ３６とサブマウント基板３２との全体像の一例を示す。サブマウント基板３２上の金属層３３、３４はそれぞれ櫛の歯状に形成されており、これらの金属層３３、３４が、チップ３６上に互いに分離したパターンとして形成されているフィンガー状のソース電極１８およびドレイン電極１９とそれぞれ接続されている。チップ３６の外側の部分の金属層３３、３４には、ワイヤボンディング用の幅広の引出し電極パッド部が形成されている。また、チップ３６の外側に引き出されたｐ電極２０の一端部に、ワイヤボンディング用の幅広の引出し電極パッド部が形成されている。この場合、チップ３６に引出し電極パッドを設ける必要がないので、ワイヤーボンディング領域の面積を節約することができ、その分だけチップ３６を小型化することが可能であり、ひいては分極超接合ＧａＮ系電界効果トランジスタの製造コストの低減を図ることができる。
以上のように、この第３の実施の形態によれば、第１の実施の形態による分極超接合ＧａＮ系電界効果トランジスタとフリップチップ技術との組み合わせによって新規な実装構造体を実現することができる。この実装構造体によれば、次のような利点を得ることができる。すなわち、サブマウント基板３２上に分極超接合ＧａＮ系電界効果トランジスタを構成するチップ３６をフリップチップ実装しているため、動作時にチップ３６で発熱する熱をサブマウント基板３２に迅速に逃がすことができ、このサブマウント基板３２から外部に効率的に放熱を行うことができる。このため、チップ３６の温度上昇を抑えることができる。また、分極超接合ＧａＮ系電界効果トランジスタの印加電圧の制限がなくなり、６００Ｖ以上の超高耐圧ＧａＮ系電界効果トランジスタを実現することができる。また、結晶成長に用いるベース基板として、サファイア基板やＳｉ基板などのいずれも用いることができる。また、チップ３６に素子側の引出しパッド電極領域を設ける必要がなくなり、チップサイズを真性領域のサイズに減少させることができる。このように、この第３の実施の形態によれば、横型高電流素子としての分極超接合ＧａＮ系電界効果トランジスタにこれまでにない新しい価値を生じさせることができる。これは、従来のフィールドプレート技術を用いたＧａＮ系ＨＦＥＴでは決して実現することができないものである。
〈４．第４の実施の形態〉
第４の実施の形態においては、第３の実施の形態と同様に、第１または第２の実施の形態のいずれかによる分極超接合ＧａＮ系電界効果トランジスタまたは分極超接合ＧａＮ系双方向電界効果トランジスタを構成するチップを実装基板上にフリップチップ実装した実装構造体について説明する。
第４の実施の形態による実装構造体は、図２８に示すように構成される。すなわち、この実装構造体においては、分極超接合ＧａＮ系電界効果トランジスタを構成するチップ３６は図２８に示すような構造を有する。このチップ３６は、Ｃ面サファイア基板３７上に低温成長ＧａＮバッファ層（図示せず）を介してアンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ+ 型ＧａＮコンタクト層１５を順次積層した後、図３に示すような分極超接合ＧａＮ系電界効果トランジスタを形成し、Ｃ面サファイア基板３７を厚さ１００μｍ程度まで薄化処理したものである。また、第３の実施の形態による実装構造体と異なり、複数のフィンガー状のソース電極１８の上面に直接接続された状態で金属層３８がメッキ法などによりエアブリッジ配線状に形成されている。金属層３８は例えばＡｕからなる。一方、同じく複数のフィンガー状のドレイン電極１９の一端部は金属層３８の外側の領域に延在し、その一端部の上面に直接接続された状態で別の金属層（図示せず）がメッキ法などによりエアブリッジ配線状に形成されている。さらに、同じく複数のフィンガー状のｐ電極２０の一端部も金属層３８の外側の領域に延在し、その一端部の上面に直接接続された状態でさらに別の金属層（図示せず）がメッキ法などによりエアブリッジ配線状に形成されている。これらの金属層も例えばＡｕからなる。
図２９に、こうして作製されたチップ３６の一例を示す。図２９に示すように、ソース電極１８に接続された金属層３８はほぼ正方形の形状を有する。また、この正方形状の金属層３８の一辺に平行に、ドレイン電極１９に接続された短冊状の金属層３９が形成されている。さらに、この金属層３８の別の一辺の一端の近くに、ｐ電極２０に接続された長方形状の金属層４０が形成されている。図２９においては、アンドープＧａＮ層１１、Ａｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３、ｐ型ＧａＮ層１４およびｐ+ 型ＧａＮコンタクト層１５の全体がＧａＮ系半導体層４１として図示され、ソース電極１８、ドレイン電極１９およびｐ電極２０の全体が電極層４２として図示されている。
図２９に示すチップ３６をサブマウント基板３２に実装する方法の一例を説明する。図３０に示すように、この例では、サブマウント基板３２として、Ｃｕ基板３２ａ上にＳｉＮ膜などの絶縁膜３２ｂを形成し、その上に分極超接合ＧａＮ系電界効果トランジスタのソース電極１８、ドレイン電極１９およびｐ電極２０との接続用の電極３２ｃ、３２ｄ、３２ｅを形成したものを用いる。そして、図２９に示すチップ３６の金属層３８、３９、４０上にそれぞれハンダ層３５を形成したものを、これらのハンダ層３５をサブマウント基板３２の電極３２ｃ、３２ｄ、３２ｅにそれぞれ位置合わせした状態で接触させる。この状態で加熱することによりハンダ層３５を溶融させて金属層３８、３９、４０と電極３２ｃ、３２ｄ、３２ｅとをそれぞれ溶着させる。
以上のようにして、分極超接合ＧａＮ系電界効果トランジスタを構成するチップ３６をサブマウント基板３２上にフリップチップ実装した実装構造体を用い、分極超接合ＧａＮ系電界効果トランジスタの連続通電実験を行った。実験は、この実装構造体をペルチェ素子上にそのサブマウント基板３２のＣｕ基板３２ａ側が来るようにして取り付け、このペルチェ素子により分極超接合ＧａＮ系電界効果トランジスタの温度を１５℃に設定した状態で、分極超接合ＧａＮ系電界効果トランジスタのドレイン電圧Ｖd として０．６５Ｖを印加し、ソース電極１８およびドレイン電極１９間に８Ａの初期ドレイン電流Ｉd を連続通電した。初期投入電力は８×０．６５＝５．１Ｗである。そのときの分極超接合ＧａＮ系電界効果トランジスタのドレイン電流Ｉd および温度の時間変化を測定した結果を図３１に示す。図３１に示すように、ドレイン電流Ｉd は、連続通電の開始後、数十秒間は減少を続けるが、その後は約６．６Ａで安定する。このときの電流低下率は約１８％であった。一方、分極超接合ＧａＮ系電界効果トランジスタの温度は、最初の数十秒間は時間の経過とともに急速に上昇するが、その後は徐々に上昇が緩やかになり、約３１０秒後に３５℃に達した。また、この分極超接合ＧａＮ系電界効果トランジスタの耐圧は１１００Ｖを超え、オン抵抗Ｒonは約８５ｍΩであった。比較のために、市販の超接合パワーＭＯＳトランジスタ（定格電圧６５０Ｖ、Ｒon＝６２ｍΩ）を用いて同様な実験を行ったところ、初期投入電力＝４Ｗ（初期ドレイン電流＝８Ａ、ドレイン電圧Ｖd ＝０．５Ｖ）に対し、温度は３６℃に上昇し、ドレイン電流Ｉd の電流低下率は２３％であった。これらの結果から、この分極超接合ＧａＮ系電界効果トランジスタは、総合的に見て、この市販の超接合パワーＭＯＳトランジスタに比べて優れた特性を有することが分かる。
この第４の実施の形態によれば、第３の実施の形態と同様な利点を得ることができることができるほか、次のような利点を得ることができる。すなわち、この実装構造体においては、複数のソース電極１８同士が金属層３８により接続され、複数のドレイン電極１９同士が金属層３９により接続され、複数のｐ電極２０同士が金属層４０により接続され、これらの金属層３８、３９、４０とサブマウント基板３２の電極３２ｃ、３２ｄ、３２ｅとがそれぞれ溶着されて接続されているので、ワイヤーボンディングが不要であり、低コスト化および信頼性の向上を図ることができる。また、この実装構造体は、第３の実施の形態による実装構造体のようにサブマウント基板３２上の金属層３３、３４、３５にワイヤーボンディング用の幅広の引き出し電極パッド部を設ける必要がなく、そのためサブマウント基板３２の面積の大幅な縮小を図ることができ、より一層の低コスト化を図ることができる。
以上、この発明の実施の形態について具体的に説明したが、この発明は、上述の実施の形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施の形態において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。
例えば、図３に示す分極超接合ＧａＮ系電界効果トランジスタにおいて、アンドープＧａＮ層１３をその端面がドレイン電極１９と接触するまで延在させるようにしてもよい。こうすることで、アンドープＧａＮ層１３がＡｌx Ｇａ1-x Ｎ層１２の表面保護膜（キャップ層）として機能することによりＡｌx Ｇａ1-x Ｎ層１２の表面安定性の向上を図ることができ、ひいては分極超接合ＧａＮ系電界効果トランジスタの特性の向上を図ることができる。同様な目的で、図２３Ａに示す分極超接合ＧａＮ系ダイオードにおいて、アンドープＧａＮ層１３をその端面がアノード電極２２と接触するまで延在させるようにしてもよい。さらに、同様な目的で、図２４に示す分極超接合ＧａＮ系双方向電界効果トランジスタにおいて、アンドープＧａＮ層１３をその端面が第１の電極２４ａおよび第２の電極２４ｂと接触するまで延在させるようにしてもよい。必要に応じて、図３に示す分極超接合ＧａＮ系電界効果トランジスタ、図２３ＡおよびＢに示す分極超接合ＧａＮ系ダイオードならびに図２４に示す分極超接合ＧａＮ系双方向電界効果トランジスタにおいて、Ａｌx Ｇａ1-x Ｎ層１２の露出した表面の全体がアンドープＧａＮ層１３で覆われるようにしてもよい。
また、第１の実施の形態による分極超接合ＧａＮ系半導体素子のうちのノーマリーオン型の電界効果トランジスタは、安価な低耐圧Ｓｉトランジスタとの公知のカスコード回路実装によりノーマリーオフ型化が可能である。図３２Ａはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ2 とを用いたカスコード回路を示す。図３２Ｂはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ2 とを用いた変形カスコード回路を示す。図３２Ｃはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ2 とショットキーダイオードＤと抵抗Ｒとを用いた変形カスコード回路を示す。図３２Ｄはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ2 とキャパシタＣと抵抗Ｒとを用いた変形カスコード回路を示す。図３２Ｅはこのノーマリーオン型電界効果トランジスタＴ1 と低耐圧ノーマリーオフ型ＳｉＭＯＳトランジスタＴ2 とキャパシタＣと抵抗Ｒ1 、Ｒ2 とを用いた変形カスコード回路を示す。図３２Ａに示すカスコード回路においては、高耐圧側のノーマリーオン型電界効果トランジスタＴ1 のオン時のゲート電圧（Ｖgs）は０Ｖになるが、このノーマリーオン型電界効果トランジスタＴ1 においては、正のゲート電圧を印加することが有効である。そのために、図３２Ｂ、Ｃ、ＤまたはＥに示すような変形カスコード回路を用いることが有効である。また、このようにカスコード回路あるいは変形カスコード回路を用いるとともにゲートドライバーを一つのパッケージ内に配置することも、従来公知の技術により可能である。
１０…Ｃ面サファイア基板、１１…アンドープＧａＮ層、１２…Ａｌx Ｇａ1-x Ｎ層、１３…アンドープＧａＮ層、１４、１４ａ、１４ｂ…ｐ型ＧａＮ層、１５、１５ａ、１５ｂ…ｐ+ 型ＧａＮコンタクト層、１６…２次元正孔ガス、１７…２次元電子ガス、１８…ソース電極、１９…ドレイン電極、２０、２０ａ、２０ｂ…ｐ電極、２２…アノード電極、２３…カソード電極、２４ａ…第１の電極、２４ｂ…第２の電極、３６…チップ

Claims (12)

  1. 第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層のみからなる分極超接合領域と、
    前記分極超接合領域と分離して設けられたｐ電極コンタクト領域とを有し、
    前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
    Figure 0005828435
     但し、αは
    Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
    （但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
    で表され、
    かつ、βは
    β＝ｐ' 0 ＋ｐ' 1 log （ａ）＋ｐ' 2 ｛log （ａ）｝2
    （但し、ｐ' 0 ＝−３．６５０９、ｐ' 1 ＝１．９４４５、ｐ' 2 ＝−０．３７９３）
    で表される。
    を満足し、
    前記分極超接合領域および前記ｐ電極コンタクト領域は共通層として前記第１のアンドープＧａＮ層、前記Ａｌ x Ｇａ 1-x Ｎ層および前記第２のアンドープＧａＮ層を有し、
    前記ｐ電極コンタクト領域は、前記ｐ電極コンタクト領域にのみ設けられた、前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層、前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層および前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極をさらに有する半導体素子。
  2. 前記半導体素子は電界効果トランジスタであり、前記Ａｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層は島状の形状を有し、前記ｐ型ＧａＮ層および前記ｐ型ＧａＮコンタクト層はメサ状に設けられ、前記第２のアンドープＧａＮ層を挟んで前記Ａｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ｐ電極がゲート電極を構成する請求項１記載の半導体素子。
  3. 前記半導体素子はダイオードであり、前記Ａｌx Ｇａ1-x Ｎ層上の前記第２のアンドープＧａＮ層は島状の形状を有し、前記ｐ型ＧａＮ層および前記ｐ型ＧａＮコンタクト層はメサ状に設けられ、前記第２のアンドープＧａＮ層を挟んで前記Ａｌx Ｇａ1-x Ｎ層上にアノード電極およびカソード電極が設けられ、前記アノード電極と前記ｐ電極とは互いに電気的に接続されている請求項１記載の半導体素子。
  4. 少なくとも一つの半導体素子を有し、
    前記半導体素子が、
    第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層のみからなる分極超接合領域と、
    前記分極超接合領域と分離して設けられたｐ電極コンタクト領域とを有し、
    前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
    Figure 0005828435
     但し、αは
    Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
    （但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
    で表され、
    かつ、βは
    β＝ｐ' 0 ＋ｐ' 1 log （ａ）＋ｐ' 2 ｛log （ａ）｝2
    （但し、ｐ' 0 ＝−３．６５０９、ｐ' 1 ＝１．９４４５、ｐ' 2 ＝−０．３７９３）
    で表される。
    を満足し、
    前記分極超接合領域および前記ｐ電極コンタクト領域は共通層として前記第１のアンドープＧａＮ層、前記Ａｌ x Ｇａ 1-x Ｎ層および前記第２のアンドープＧａＮ層を有し、
    前記ｐ電極コンタクト領域は、前記ｐ電極コンタクト領域にのみ設けられた、前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層、前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層および前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極をさらに有する半導体素子である電気機器。
  5. 前記半導体素子は電界効果トランジスタであり、前記Ａｌ x Ｇａ 1-x Ｎ層上の前記第２のアンドープＧａＮ層は島状の形状を有し、前記ｐ型ＧａＮ層および前記ｐ型ＧａＮコンタクト層はメサ状に設けられ、前記第２のアンドープＧａＮ層を挟んで前記Ａｌ x Ｇａ 1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ｐ電極がゲート電極を構成する請求項４記載の電気機器。
  6. 前記半導体素子はダイオードであり、前記Ａｌ x Ｇａ 1-x Ｎ層上の前記第２のアンドープＧａＮ層は島状の形状を有し、前記ｐ型ＧａＮ層および前記ｐ型ＧａＮコンタクト層はメサ状に設けられ、前記第２のアンドープＧａＮ層を挟んで前記Ａｌ x Ｇａ 1-x Ｎ層上にアノード電極およびカソード電極が設けられ、前記アノード電極と前記ｐ電極とは互いに電気的に接続されている請求項４記載の電気機器。
  7. 互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    前記分極超接合領域は、第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の島状の第２のアンドープＧａＮ層のみからなり、
    前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
    Figure 0005828435
     但し、αは
    Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
    （但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
    で表され、
    かつ、βは
    β＝ｐ' 0 ＋ｐ' 1 log （ａ）＋ｐ' 2 ｛log （ａ）｝2
    （但し、ｐ' 0 ＝−３．６５０９、ｐ' 1 ＝１．９４４５、ｐ' 2 ＝−０．３７９３）
    で表される。
    を満足し、
    前記分極超接合領域および前記ｐ電極コンタクト領域は共通層として前記第１のアンドープＧａＮ層、前記Ａｌx Ｇａ1-x Ｎ層および前記第２のアンドープＧａＮ層を有し、
    前記第２のアンドープＧａＮ層を挟んで前記Ａｌx Ｇａ1-x Ｎ層上にソース電極またはドレイン電極を構成する第１の電極および第２の電極が設けられており、
    前記ｐ電極コンタクト領域は、前記ｐ電極コンタクト領域にのみ設けられた、
    前記第２のアンドープＧａＮ層上の、Ｍｇがドープされた第１のｐ型ＧａＮ層と、
    前記第２のアンドープＧａＮ層上の、前記第１のｐ型ＧａＮ層と分離して設けられた、Ｍｇがドープされた第２のｐ型ＧａＮ層と、
    前記第１のｐ型ＧａＮ層と接触して設けられた、前記第１のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
    前記第２のｐ型ＧａＮ層と接触して設けられた、前記第２のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
    前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
    前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有する双方向電界効果トランジスタ。
  8. 一つまたは複数の双方向スイッチを有し、
    少なくとも一つの前記双方向スイッチが、
    互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    前記分極超接合領域は、第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の島状の第２のアンドープＧａＮ層のみからなり、
    前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
    Figure 0005828435
     但し、αは
    Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
    （但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
    で表され、
    かつ、βは
    β＝ｐ' 0 ＋ｐ' 1 log （ａ）＋ｐ' 2 ｛log （ａ）｝2
    （但し、ｐ' 0 ＝−３．６５０９、ｐ' 1 ＝１．９４４５、ｐ' 2 ＝−０．３７９３）
    で表される。
    を満足し、
    前記分極超接合領域および前記ｐ電極コンタクト領域は共通層として前記第１のアンドープＧａＮ層、前記Ａｌx Ｇａ1-x Ｎ層および前記第２のアンドープＧａＮ層を有し、
    前記第２のアンドープＧａＮ層を挟んで前記Ａｌx Ｇａ1-x Ｎ層上にソース電極またはドレイン電極を構成する第１の電極および第２の電極が設けられており、
    前記ｐ電極コンタクト領域は、前記ｐ電極コンタクト領域にのみ設けられた、
    前記第２のアンドープＧａＮ層上の、Ｍｇがドープされた第１のｐ型ＧａＮ層と、
    前記第２のアンドープＧａＮ層上の、前記第１のｐ型ＧａＮ層と分離して設けられた、Ｍｇがドープされた第２のｐ型ＧａＮ層と、
    前記第１のｐ型ＧａＮ層と接触して設けられた、前記第１のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
    前記第２のｐ型ＧａＮ層と接触して設けられた、前記第２のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
    前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
    前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有する双方向電界効果トランジスタである電気機器。
  9. 半導体素子を構成するチップと、
    前記チップがフリップチップ実装された実装基板とを有し、
    前記半導体素子が、
    第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層のみからなる分極超接合領域と、
    前記分極超接合領域と分離して設けられたｐ電極コンタクト領域とを有し、
    前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
    Figure 0005828435
     但し、αは
    Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
    （但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
    で表され、
    かつ、βは
    β＝ｐ' 0 ＋ｐ' 1 log （ａ）＋ｐ' 2 ｛log （ａ）｝2
    （但し、ｐ' 0 ＝−３．６５０９、ｐ' 1 ＝１．９４４５、ｐ' 2 ＝−０．３７９３）
    で表される。
    を満足し、
    前記分極超接合領域および前記ｐ電極コンタクト領域は共通層として前記第１のアンドープＧａＮ層、前記Ａｌ x Ｇａ 1-x Ｎ層および前記第２のアンドープＧａＮ層を有し、
    前記ｐ電極コンタクト領域は、前記ｐ電極コンタクト領域にのみ設けられた、前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層、前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層および前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極をさらに有する半導体素子である実装構造体。
  10. 前記半導体素子は電界効果トランジスタであり、前記Ａｌ x Ｇａ 1-x Ｎ層上の前記第２のアンドープＧａＮ層は島状の形状を有し、前記ｐ型ＧａＮ層および前記ｐ型ＧａＮコンタクト層はメサ状に設けられ、前記第２のアンドープＧａＮ層を挟んで前記Ａｌ x Ｇａ 1-x Ｎ層上にソース電極およびドレイン電極が設けられ、前記ｐ電極がゲート電極を構成する請求項９記載の実装構造体。
  11. 前記半導体素子はダイオードであり、前記Ａｌ x Ｇａ 1-x Ｎ層上の前記第２のアンドープＧａＮ層は島状の形状を有し、前記ｐ型ＧａＮ層および前記ｐ型ＧａＮコンタクト層はメサ状に設けられ、前記第２のアンドープＧａＮ層を挟んで前記Ａｌ x Ｇａ 1-x Ｎ層上にアノード電極およびカソード電極が設けられ、前記アノード電極と前記ｐ電極とは互いに電気的に接続されている請求項９記載の実装構造体。
  12. 半導体素子を構成するチップと、
    前記チップがフリップチップ実装された実装基板とを有し、
    前記半導体素子が、
    互いに分離して設けられた分極超接合領域とｐ電極コンタクト領域とを有し、
    前記分極超接合領域は、第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の島状の第２のアンドープＧａＮ層のみからなり、
    前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
    Figure 0005828435
     但し、αは
    Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2
    （但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
    で表され、
    かつ、βは
    β＝ｐ' 0 ＋ｐ' 1 log （ａ）＋ｐ' 2 ｛log （ａ）｝2
    （但し、ｐ' 0 ＝−３．６５０９、ｐ' 1 ＝１．９４４５、ｐ' 2 ＝−０．３７９３）
    で表される。
    を満足し、
    前記分極超接合領域および前記ｐ電極コンタクト領域は共通層として前記第１のアンドープＧａＮ層、前記Ａｌx Ｇａ1-x Ｎ層および前記第２のアンドープＧａＮ層を有し、
    前記第２のアンドープＧａＮ層を挟んで前記Ａｌx Ｇａ1-x Ｎ層上にソース電極またはドレイン電極を構成する第１の電極および第２の電極が設けられており、
    前記ｐ電極コンタクト領域は、前記ｐ電極コンタクト領域にのみ設けられた、
    前記第２のアンドープＧａＮ層上の、Ｍｇがドープされた第１のｐ型ＧａＮ層と、
    前記第２のアンドープＧａＮ層上の、前記第１のｐ型ＧａＮ層と分離して設けられた、Ｍｇがドープされた第２のｐ型ＧａＮ層と、
    前記第１のｐ型ＧａＮ層と接触して設けられた、前記第１のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第１のｐ型ＧａＮコンタクト層と、
    前記第２のｐ型ＧａＮ層と接触して設けられた、前記第２のｐ型ＧａＮ層よりも高濃度にＭｇがドープされた第２のｐ型ＧａＮコンタクト層と、
    前記第１のｐ型ＧａＮコンタクト層とオーミック接触した、第１のゲート電極を構成する第１のｐ電極と、
    前記第２のｐ型ＧａＮコンタクト層とオーミック接触した、第２のゲート電極を構成する第２のｐ電極とを有する双方向電界効果トランジスタである実装構造体。
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