CN113972270A - 场效应管、其制备方法及电子电路 - Google Patents
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Abstract
本申请提供了一种场效应管、其制备方法及电子电路，在制备时，在衬底上依次形成沟道层、控制栅极层、金属栅极层、硬质掩膜层和光刻胶层后，形成第一光刻胶掩模图案，对硬质掩膜层进行干法刻蚀，形成第一硬质掩膜图案，对第一光刻胶掩膜图案进行尺寸收缩处理，形成第二光刻胶掩模图案，第二光刻胶掩模图案暴露出第一硬质掩膜图案的部分形成台阶面，依次对第一硬质掩膜图案、金属栅极层和控制栅极层进行干法刻蚀，在干法刻蚀的过程中台阶面向下传递并停留在控制栅极的侧壁，台阶面可以改善侧壁漏电问题，采用一道掩模构图工艺制备出阶梯型栅结构，减少工艺复杂度和工业成本，且仅采用干法刻蚀形成台阶面，减少了刻蚀损伤。
Description
技术领域
本申请涉及到半导体技术领域，尤其涉及到一种场效应管、其制备方法及电子电路。
背景技术
由于氮化镓(GaN)的禁带宽度大、迁移率高等优点，GaN广泛用于功率器件领域的衬底材料。其中，最广泛的应用是高电子迁移率晶体管(High Electron MobilityTransistor，HEMT)。在HEMT器件中，金属栅极(包括TiN/W/Ni等单层或其中一种或多种的叠层)与控制栅极(包括pGaN)的叠层结构是最常见的栅极叠层结构(也可以称为栅结构)。这种结构的器件在工作时，金属栅极与控制栅极之间侧壁会有一个漏电通道，使得栅极漏电(gate leakage，Igleak)等电性参数受到影响。
目前业界通常利用硬质掩膜(hard mask)加湿法横向腐蚀金属栅极的方法，或使用阻挡(spacer)刻蚀方法，或使用三次掩模构图工艺，使金属栅极的尺寸向内收缩，形成与下方的控制栅极呈阶梯型的结构，从而切断金属栅极与控制栅极的侧壁通道，改善漏电。但是，硬质掩膜加湿法横向腐蚀金属栅极方法的工艺稳定性较差，而阻挡刻蚀方法和三次掩模构图工艺会对控制栅极有刻蚀损伤，导致漏电变大，且三次掩模构图工艺复杂，制作成本高。
发明内容
本申请提供了一种场效应管、其制备方法及电子电路，用以改善场效应管的栅结构中的漏电以及工艺成本高的问题。
第一方面，本申请提供了一种场效应管的栅结构，包括：位于场效应管的沟道层上的控制栅极，位于控制栅极上的金属栅极；其中，控制栅极具有顶面和与顶面连接的侧壁，侧壁具有平行于顶面的台阶面，金属栅极在沟道层的正投影与落入顶面在沟道层的正投影所在区域内。具体地，沟道层作为场效应管的功能层，用于形成场效应管的二维电子气。沟道层可以包括层叠设置的GaN层和AlGaN势垒层，GaN层位于AlGaN势垒层和衬底之间。在GaN层和AlGaN势垒层的接触面可形成沟道，二维电子气位于GaN层和AlGaN势垒层的接触面。场效应管中的源极和漏极可以与GaN层形成欧姆接触，当栅结构控制沟道导通时，电子位于沟道中，源极和漏极可通过沟道中的电子导通；在栅结构控制沟道断开时，沟道中没有自由电子，源极和漏极断开。本申请实施例提供的场效应管的栅结构中，用于阻断侧壁通道的台阶面在控制栅极的侧壁形成，控制栅极的侧壁向内收缩形成的台阶面可以改善金属栅极和控制电极之间侧壁漏电问题。相较于现有技术中用于阻断侧壁通道的台阶面位于控制栅极和金属栅极之间界面的栅结构，在形成本申请提供的栅结构的过程中，控制台阶面位于控制栅极的侧壁，可以通过一次掩模构图工艺形成控制电极和金属栅极的图案，减少了工艺复杂度和工业成本，并且，在形成台阶面的过程可以采用干法刻蚀，减少了刻蚀损伤。
在本申请一个可能的实现方式中，台阶面的宽度一般大于50nm，以便台阶面可以有效阻断侧壁通道的漏电。
在本申请一个可能的实现方式中，通过搭配各膜层的厚度、光刻胶的收缩尺寸和干法刻蚀深度，可以控制台阶面的尺寸，使台阶面的高度与控制栅极的厚度的比值为0-1之间的任意值，这样台阶面可以停留在控制栅极侧壁所需的任意位置，得到不同尺寸的阶梯型栅结构。
在本申请一个可能的实现方式中，还包括位于金属栅极之上的硬质掩膜，硬质掩膜在沟道层上的正投影落入金属栅极在沟道层上的正投影所在区域内。
第二方面，本申请提供了一种场效应管，包括：位于衬底上的沟道层，位于沟道层上的控制栅极，位于控制栅极上的金属栅极，位于金属栅极上且覆盖控制栅极和金属栅极的钝化层，位于沟道层上的源极和漏极；其中，源极和漏极分别位于控制栅极的两侧，控制栅极具有顶面和与顶面连接的侧壁，侧壁具有平行于顶面的台阶面，金属栅极在衬底上的正投影落入顶面在衬底上的正投影所在区域内。具体地，沟道层作为场效应管的功能层，用于形成场效应管的二维电子气。沟道层可以包括层叠设置的GaN层和AlGaN势垒层，GaN层位于AlGaN势垒层和衬底之间。在GaN层和AlGaN势垒层的接触面可形成沟道，二维电子气位于GaN层和AlGaN势垒层的接触面。场效应管中的源极和漏极可以与GaN层形成欧姆接触，当栅结构控制沟道导通时，电子位于沟道中，源极和漏极可通过沟道中的电子导通；在栅结构控制沟道断开时，沟道中没有自由电子，源极和漏极断开。
本申请实施例提供的场效应管中，用于阻断侧壁通道的台阶面在控制栅极的侧壁形成，控制栅极的侧壁向内收缩形成的台阶面可以改善金属栅极和控制电极之间侧壁漏电问题。相较于现有技术中用于阻断侧壁通道的台阶面位于控制栅极和金属栅极之间界面的栅结构，在形成本申请提供的场效应管的过程中，控制台阶面位于控制栅极的侧壁，可以通过一次掩模构图工艺形成控制电极和金属栅极的图案，减少了工艺复杂度和工业成本，并且，在形成台阶面的过程可以采用干法刻蚀，减少了刻蚀损伤。
在本申请一个可能的实现方式中，台阶面的宽度一般大于50nm，以便台阶面可以有效阻断侧壁通道的漏电。
在本申请一个可能的实现方式中，通过搭配各膜层的厚度、光刻胶的收缩尺寸和干法刻蚀深度，可以控制台阶面的尺寸，使台阶面的高度与控制栅极的厚度的比值为0-1之间的任意值，这样台阶面可以停留在控制栅极侧壁所需的任意位置，得到不同尺寸的阶梯型栅结构。
在本申请一个可能的实现方式中，还包括位于金属栅极与钝化层之间的硬质掩膜，硬质掩膜在衬底上的正投影落入金属栅极在衬底上的正投影所在区域内。
第三方面，本申请提供了一种电子电路，该电子电路包括电路板以及设置在电路板上的本申请第二方面的各实现方式提供的场效应管。
第四方面，本申请提供了一种场效应管的制备方法，包括：首先，在衬底上依次形成沟道层、控制栅极层、金属栅极层、硬质掩膜层和光刻胶层；之后，利用掩模板对光刻胶层进行构图，形成第一光刻胶掩模图案；然后，利用第一光刻胶掩模图案的遮挡，对硬质掩膜层进行干法刻蚀，形成第一硬质掩膜图案；接着，对第一光刻胶掩膜图案进行尺寸收缩处理，形成第二光刻胶掩模图案，第二光刻胶掩模图案暴露出第一硬质掩膜图案的部分形成台阶面；然后，利用第二光刻胶掩膜图案的遮挡，依次对第一硬质掩膜图案、金属栅极层和控制栅极层进行干法刻蚀，形成第二硬质掩膜图案、金属栅极和控制栅极，第二硬质掩膜图案和金属栅极在衬底上的正投影落入控制栅极的顶面在衬底上的正投影所在区域内，且在干法刻蚀的过程中台阶面向下传递并停留在控制栅极的侧壁。
在采用本申请实施例提供的制备方法制备出的场效应管中，用于阻断控制栅极的侧壁通道的台阶面在控制栅极的侧壁形成，控制栅极侧壁向内收缩形成的台阶面可以改善金属栅极和控制电极之间侧壁漏电问题。本申请的制备方法采用一道掩模(mask)构图工艺即可制备出阶梯型栅结构，减少工艺复杂度和工业成本。并且，相较于现有技术中用于阻断侧壁通道的台阶面位于控制栅极和金属栅极之间界面的栅结构，在形成台阶面的过程仅采用干法刻蚀，减少了刻蚀损伤。
在本申请一个可能的实现方式中，制备方法还可以包括：去除第二光刻胶掩模图案和第二硬质掩膜图案。
在本申请一个可能的实现方式中，可以利用原掩模板(也称为原光罩)对第一光刻胶掩膜图案进行二次构图(也称为二次曝光显影)，或，对第一光刻胶掩膜图案进行灰化处理(也称为干法去胶方式)，使第一光刻胶掩膜图案的尺寸收缩，形成第二光刻胶掩模图案。
在本申请一个可能的实现方式中，在对第一光刻胶掩膜图案进行尺寸收缩处理后，得到第二光刻胶掩模图案的厚度需要大于0.1um，以满足在后续刻蚀过程作为掩模图案的最低需求。
在本申请一个可能的实现方式中，在利用第一光刻胶掩模图案的遮挡，对硬质掩膜层进行干法刻蚀，形成第一硬质掩膜图案之后，还可以刻蚀控制栅极层。
在本申请一个可能的实现方式中，台阶面的宽度一般大于50nm，以便台阶面可以有效阻断侧壁通道的漏电。
在本申请一个可能的实现方式中，通过搭配各膜层的厚度、光刻胶的收缩尺寸和干法刻蚀深度，可以控制台阶面的尺寸，使台阶面的高度与控制栅极的厚度的比值为0-1之间的任意值，这样台阶面可以停留在控制栅极侧壁所需的任意位置，得到不同尺寸的阶梯型栅结构。
附图说明
图1为硬质掩膜加湿法横向腐蚀金属栅极方法的制备过程中各步骤完成后的结构示意图；
图2为采用阻挡刻蚀方法制备阶梯型栅结构的过程中各步骤完成后的结构示意图；
图3为采用三次掩模构图工艺方法制备金属栅极尺寸收缩的过程中各步骤完成后的结构示意图；
图4为本申请实施例提供的一种场效应管的制备方法的流程示意图；
图5为本申请实施例提供的制备方法中一种各步骤完成后的结构示意图；
图6为本申请实施例提供的制备方法中另一种各步骤完成后的结构示意图；
图7a为本申请实施例提供的一种场效应管的栅结构的剖面结构示意图；
图7b为本申请实施例提供的另一种场效应管的栅结构的剖面结构示意图；
图7c为本申请实施例提供的另一种场效应管的栅结构的剖面结构示意图；
图7d为本申请实施例提供的另一种场效应管的栅结构的剖面结构示意图；
图8a为本申请实施例提供的一种场效应管的剖面结构示意图；
图8b为本申请实施例提供的另一种场效应管的剖面结构示意图；
图8c为本申请实施例提供的另一种场效应管的剖面结构示意图；
图8d为本申请实施例提供的另一种场效应管的剖面结构示意图。
附图标记：
1-衬底；2-缓冲层；3-GaN层；31-沟道层；4-AlGaN层；5-控制栅极层；51-控制栅极；51a-顶面；51b-侧壁；51c-台阶面；6-金属栅极层；61-金属栅极；62-第一中间金属栅极图案；63-第二中间金属栅极图案；7-硬质掩膜层；71-第一硬质掩膜图案；72-第二硬质掩膜图案；8-光刻胶层；81-第一光刻胶掩模图案；82-第二光刻胶掩模图案；9-介质层；91-介质；10-钝化层；11-源极；12-漏极。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
基于GaN材料的AlGaN/GaN异质结HEMT结构具有高电子迁移率、高2DEG面密度，高化学稳定性、高频、大功率等优异特性，使得GaN材料器件在射频领域和电力电子领域都具有明显的优势。因此，本申请实施例提供的场效应管可以作为电子电路的元器件被广泛应用在各种场景中，例如被广泛应用于第五代移动通信技术(5th generation of wirelesscommunications technologies，5G)无线通信基站、电力电子器件等信息收发、能量转换、高频开关等领域。
在HEMT器件中，金属栅极与控制栅极的叠层结构是最常见的栅结构。这种结构的器件在工作时，金属栅极与控制栅极之间侧壁会有一个漏电通道，使得栅极漏电等电性参数受到影响。目前业界通常利用硬质掩膜(hard mask)加湿法横向腐蚀金属栅极的方法，或使用阻挡(spacer)刻蚀方法，使金属栅极的尺寸向内收缩，形成与下方的控制栅极呈阶梯型的结构，从而切断金属栅极与控制栅极的侧壁通道，改善漏电。
参照图1，目前常用的硬质掩膜加湿法横向腐蚀金属栅极方法的工艺流程包括：参照图1中的a，在由依次层叠的衬底1、缓冲层2、GaN层3、AlGaN层4、pGaN层作为控制栅极层5构成的晶圆表面生长金属栅极层6、硬质掩膜层7和光刻胶层8后进行栅极光刻；参照图1中的b，陆续刻蚀硬质掩膜层7、金属栅极层6和控制栅极层5，得到第一硬质掩膜图案71，金属栅极61和控制栅极51的图案；参照图1中的c，去除光刻胶层8；参照图1中的d，采用湿法横向腐蚀金属栅极方法使金属栅极61实现内缩，从而阻断金属栅极61和控制栅极51之间侧壁的漏电通道；参照图1中的e，去除第一硬质掩膜图案71。由于金属栅极61的侧壁在湿法刻蚀和去除光刻胶的过程中容易形成一薄层变质层，外加湿法腐蚀存在负载效应，使金属栅极61内缩存在侧壁锯齿状异常，且金属栅极61在不同尺寸图形的横向腐蚀深度不一致，并且湿法刻蚀容易产生倒角(undercut)而影响后续薄膜沉积制程。因此，硬质掩膜加湿法横向腐蚀金属栅极方法制备出的金属栅极阶梯结构形貌及工艺稳定性都较差。
参照图2，目前采用阻挡刻蚀方法制备阶梯型栅结构的工艺流程包括：在由依次层叠的衬底1、缓冲层2、GaN层3、AlGaN层4、pGaN层作为控制栅极层5构成的晶圆表面生长金属栅极层6、硬质掩膜层7和光刻胶层8后进行栅极光刻；参照图2中的a，陆续刻蚀硬质掩膜层7和金属栅极层6，形成第一硬质掩膜图案71和金属栅极61；参照图2中的b，去除光刻胶层8；参照图2中的c，沉积一层介质层9作为阻挡牺牲层；参照图2中的d，使用阻挡刻蚀方法大面积刻蚀介质层9，而金属栅极61两侧的介质91因刻蚀各向异性得以保留；参照图2中的e，刻蚀控制栅极层5，由于保留的介质91作为掩膜(mask)可以定义出相比于金属栅极61更大的控制栅极51的线宽，从而实现金属栅极61和控制栅极51的阶梯型栅结构；最后去除第一硬质掩膜图案71和介质91。相较于硬质掩膜加湿法横向腐蚀金属栅极方法，沉积介质层和阻挡刻蚀方法得到膜层的均一性和稳定性比较好，因此可以得到金属栅极61侧壁形貌平直、内缩深度均匀的阶梯型栅结构，但是在金属栅极刻蚀的过刻蚀步骤会损伤到控制栅极层5表面，导致最终控制栅极51伸出金属栅极61的部分有刻蚀损伤，导致漏电变大。
参照图3，目前采用三次掩模(mask)构图工艺方法制备金属栅极尺寸收缩的工艺流程包括：参照图3中的a至c，在由依次层叠的衬底1、缓冲层2、GaN层3、AlGaN层4、pGaN层5构成的晶圆上，采用第一张掩模板刻蚀出控制栅极51的图案；参照图3中的d至g，生长一层钝化层10后，用第二张掩模板刻蚀出尺寸小的开孔；参照图3中h至k，积淀金属栅极层6，采用第三张掩模板刻蚀出保留下的金属栅极61。至此，由三张掩模板设计的尺寸大小和工艺套刻精度来决定最终形成的金属栅极的尺寸收缩量。采用三次掩模构图工艺整体上相比于以上两种方法，工艺可控性大大增强，通过更改版图设计，可以加工出不同尺寸的收缩结构以及非对称性结构，但钝化层10开孔时会对控制栅极51表面带来损伤，影响离子通道，同时三道掩模方法工艺复杂度和成本大大增加。
为此，本申请实施例提供了一种改善栅极漏电以及工艺成本高问题的场效应管的栅结构、其制备方法、场效应管及电子电路，下面结合具体的附图以及实施例对其进行详细描述。
以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“一种”、“所述”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。
在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
图4示例性示出了本申请实施例提供的一种场效应管的制备方法的流程示意图。参照图4，在本申请一个实施例中，该制备方法主要包括以下步骤：
S101、在衬底上依次形成沟道层、控制栅极层、金属栅极层、硬质掩膜层和光刻胶层；
S102、利用掩模板对光刻胶层进行构图，形成第一光刻胶掩模图案；
S103、利用第一光刻胶掩模图案的遮挡，对硬质掩膜层进行干法刻蚀，形成第一硬质掩膜图案；
S104、对第一光刻胶掩膜图案进行尺寸收缩处理，形成第二光刻胶掩模图案，第二光刻胶掩模图案暴露出第一硬质掩膜图案的部分形成台阶面；
S105、利用第二光刻胶掩膜图案的遮挡，依次对第一硬质掩膜图案、金属栅极层和控制栅极层进行干法刻蚀，形成第二硬质掩膜图案、金属栅极和控制栅极，第二硬质掩膜图案和金属栅极在衬底上的正投影落入控制栅极的顶面在衬底上的正投影所在区域内，且在干法刻蚀的过程中台阶面向下传递并停留在控制栅极的侧壁。
在采用本申请实施例提供的制备方法制备出的场效应管中，用于阻断控制栅极的侧壁通道的台阶面在控制栅极的侧壁形成，控制栅极侧壁向内收缩形成的台阶面可以改善金属栅极和控制电极之间侧壁漏电问题。本申请的制备方法采用一道掩模(mask)构图工艺即可制备出阶梯型栅结构，减少工艺复杂度和工业成本。并且，相较于现有技术中用于阻断侧壁通道的台阶面位于控制栅极和金属栅极之间界面的栅结构，在形成台阶面的过程仅采用干法刻蚀，减少了刻蚀损伤。
可继续参照图4，在本申请该实施例中，制备方法还可以包括以下步骤：
S106、去除第二光刻胶掩模图案和第二硬质掩膜图案。
并且，后续还可以形成覆盖金属栅极和控制栅极的钝化层、以及在沟道层上形成分别位于控制栅极两侧的源极和漏极。
下面结合附图详细说明本申请实施例提供的制备方法。图5示例性示出了制备过程中各步骤完成后的结构示意图。参照图5，本申请该实施例中，制备方法包括以下步骤：
1、参照图5中的a，在衬底1上依次形成沟道层31、控制栅极层5、金属栅极层6、硬质掩膜层7和光刻胶层，利用一道掩模板(也称为光罩)对光刻胶层进行曝光显影后，去除掉多余的光刻胶形成第一光刻胶掩模图案81。
具体地，衬底1可采用Ⅲ-Ⅴ族化合物、硅、蓝宝石或碳化硅等半导体材料制备而成。沟道层31作为场效应管的功能层，用于形成场效应管的二维电子气。沟道层31可以包括层叠设置的GaN层和AlGaN势垒层，GaN层位于AlGaN势垒层和衬底1之间。在GaN层和AlGaN势垒层的接触面可形成沟道，二维电子气位于GaN层和AlGaN势垒层的接触面。场效应管中的源极和漏极可以与GaN层形成欧姆接触，当栅结构控制沟道导通时，电子位于沟道中，源极和漏极可通过沟道中的电子导通；在栅结构控制沟道断开时，沟道中没有自由电子，源极和漏极断开。
作为一个可选的方案，在衬底1上形成沟道层31之前，还可以在衬底1上形成缓冲层。缓冲层具体可通过化学气相沉积、外延生长等工艺形成在衬底1的表面。缓冲层作为一个可选的结构层。在设置时可根据需要设定缓冲层。如当衬底1可直接承载沟道层31时，可不设置缓冲层，沟道层31可直接形成在衬底1上；当沟道层31与衬底1的材质冲突时，沟道层31无法直接形成在衬底1上时，则设置缓冲层将衬底1与沟道层31隔离。缓冲层的材质需要根据衬底1的材质进行选择，在此不作限定。
具体地，控制栅极层5的材料可以包括pGaN。金属栅极层6的材料包括但不限于TiN、W、Ta、TaN、Pd、WSi等金属或金属化合物。硬质掩膜层7的材料包括但不限于SiO2、Si3N4、AlO、AlN等。
2、参照图5中的b，利用第一光刻胶掩模图案81的遮挡，对硬质掩膜层7进行干法刻蚀，暴露出金属栅极层6，形成第一硬质掩膜图案71。
具体地，在刻蚀过程中，可以采用过刻工艺，使刻开区停留在金属栅极层6的表面。在刻蚀完成后，可以进行湿法清洗去除刻蚀残留物。
3、参照图5中的c，利用原掩模板(也称为原光罩)对第一光刻胶掩膜图案进行二次构图(也称为二次曝光显影)，或，对第一光刻胶掩膜图案进行灰化处理(也称为干法去胶方式)，使第一光刻胶掩膜图案的尺寸收缩，形成第二光刻胶掩模图案82，第二光刻胶掩模图案82暴露出第一硬质掩膜图案71的部分形成台阶面51c。
具体地，当利用原光罩进行二次曝光显影使第一光刻胶掩模图案81尺寸收缩时，可以通过调整曝光机的机台焦距/能量等方式控制其收缩尺寸。
具体地，当对第一光刻胶掩膜图案进行灰化处理时，可以利用干法去胶机(asher)去掉部分第一光刻胶掩模图案，第一光刻胶掩模图案厚度变薄的同时，其宽度尺寸也向里缩减。
具体地，在对第一光刻胶掩膜图案进行尺寸收缩处理后，得到第二光刻胶掩模图案82的厚度需要大于0.1um，以满足在后续刻蚀过程作为掩模图案的最低需求。
具体地，第一硬质掩膜图案71被第二光刻胶掩模图案82暴露出的部分形成台阶面51c，该台阶面51c的宽度a最好大于50nm，以便后续最终停留在控制电极侧壁的台阶面51c可以有效阻断侧壁通道的漏电。
4、参照图5中的d和e，在刻蚀机中利用第二光刻胶掩膜图案82的遮挡，依次对第一硬质掩膜图案71、金属栅极层6和控制栅极层5进行干法刻蚀，形成第二硬质掩膜图案72、金属栅极61和控制栅极51，第二硬质掩膜图案72和金属栅极61在衬底1上的正投影大致与控制栅极51的顶面51a在衬底1上的正投影重合，且在干法刻蚀的过程中参照图5中的d，台阶面51c会经过金属栅极层6，在金属栅极层6形成第一中间金属栅极图案62，之后台阶面51c向下传递，最终停留在控制栅极51的侧壁51b。并且，在刻蚀的过程中，第二光刻胶掩模图案82会慢慢被刻蚀掉，例如图5中的d，因此，在刻蚀金属栅极层6和控制栅极层5时实际上是利用第二硬质掩膜图案72的遮挡。
5、参照图5中的f，最后可以采用湿法去除残留的第二光刻胶掩模图案82和第二硬质掩膜图案72，得到最终的阶梯型栅结构。或者，也可以保留第二硬质掩膜图案72，在此不做限定。
在本申请提供的制备方法中，通过搭配各膜层的厚度、第一光刻胶掩膜图案81的收缩尺寸和干法刻蚀深度，可以控制台阶面的尺寸，使台阶面51c可以停留在控制栅极51侧壁51b所需的任意位置，这样就能得到不同尺寸的阶梯型栅结构。
图6示例性示出了另一种制备栅结构的过程中各步骤完成后的结构示意图。参照图6，本申请另一个实施例中，制备方法包括以下步骤：
1、参照图6中a，在衬底1上依次形成沟道层31、控制栅极层5、金属栅极层6、硬质掩膜层7和光刻胶层，利用一道掩模板(也称为光罩)对光刻胶层进行曝光显影后，去除掉多余的光刻胶形成第一光刻胶掩模图案81。具体过程和参数与图5中的a相同，在此不做赘述。
2、参照图6中的b，利用第一光刻胶掩模图案81的遮挡，对硬质掩膜层7和金属栅极层6进行干法刻蚀，暴露出控制栅极层5，形成第一硬质掩膜图案71和第二中间金属栅极图案63。
具体地，与图5所示的上一个实施例中的不同处在于在刻蚀硬质掩膜层7之后还刻蚀了控制栅极层5。并且，在刻蚀过程中，可以采用过刻工艺，使刻开区停留在控制栅极层5的表面。在刻蚀完成后，可以进行湿法清洗去除刻蚀残留物。
3、参照图6中的c，利用原掩模板(也称为原光罩)对第一光刻胶掩膜图案进行二次构图(也称为二次曝光显影)，或，对第一光刻胶掩膜图案进行灰化处理(也称为干法去胶方式)，使第一光刻胶掩膜图案的尺寸收缩，形成第二光刻胶掩模图案82，第二光刻胶掩模图案82暴露出第一硬质掩膜图案71的部分形成台阶面51c。具体过程和参数与图5中的c相同，在此不做赘述。
4、参照图6中的d和e，在刻蚀机中利用第二光刻胶掩膜图案82的遮挡，依次对第一硬质掩膜图案71、第二中间金属栅极图案63和控制栅极层5进行干法刻蚀，形成第二硬质掩膜图案72、金属栅极61和控制栅极51，第二硬质掩膜图案72和金属栅极61在衬底1上的正投影大致与控制栅极51的顶面51a在衬底1上的正投影重合，且在干法刻蚀的过程中参照图6中的d，台阶面51c会经过第二中间金属栅极图案63，在第二中间金属栅极图案63形成第一中间金属栅极图案62，之后台阶面51c向下传递，最终停留在控制栅极51的侧壁51b。并且，在刻蚀的过程中，第二光刻胶掩模图案82会慢慢被刻蚀掉，例如图6中的d，因此，在刻蚀第二中间金属栅极图案63和控制栅极层5时实际上是利用第二硬质掩膜图案72的遮挡。
5、参照图6中的f，最后可以采用湿法去除残留的第二光刻胶掩模图案82和第二硬质掩膜图案72，得到最终的阶梯型栅结构。或者，也可以保留第二硬质掩膜图案72，在此不做限定。
图7a至图7c示例性示出了本申请实施例提供的一种场效应管的栅结构的剖面结构示意图。参照图7a至图7c，在本申请一个实施例中，场效应管的栅结构可以包括：位于场效应管的沟道层31上的控制栅极51，位于控制栅极51上的金属栅极61；其中，控制栅极51具有顶面51a和与顶面51a连接的侧壁51b，侧壁51b具有平行于顶面51a的台阶面51c，金属栅极61在沟道层31的正投影落入顶面51a在沟道层31的正投影所在区域内。
本申请实施例提供的场效应管的栅结构采用上述制备方法制备，用于阻断侧壁通道的台阶面51c在控制栅极51的侧壁51b形成，控制栅极51的侧壁51b向内收缩形成的台阶面51c可以改善金属栅极61和控制电极51之间侧壁漏电问题。相较于现有技术中用于阻断侧壁通道的台阶面位于控制栅极和金属栅极之间界面的栅结构，在形成本申请提供的栅结构的过程中，控制台阶面51c位于控制栅极51的侧壁51b，可以通过一次掩模构图工艺形成控制电极51和金属栅极61的图案，减少了工艺复杂度和工业成本，并且，在形成台阶面51c的过程可以采用干法刻蚀，减少了刻蚀损伤。
可继续参照图7a，在本申请该实施例中，台阶面51c的宽度a一般大于50nm，以便台阶面51c可以有效阻断侧壁通道的漏电。
可继续参照图7a至图7c，在本申请该实施例中，通过搭配各膜层的厚度、第一光刻胶掩膜图案81的收缩尺寸和干法刻蚀深度，可以控制台阶面51c的尺寸，使台阶面51c的高度b与控制栅极51的厚度c的比值为0-1之间的任意值，这样台阶面51c可以停留在控制栅极51侧壁51b所需的任意位置，例如参照图7a台阶面51c位于侧壁51b的中部，参照图7b台阶面51c位于侧壁51b的底部，参照图7c台阶面51c位于侧壁51b的上部，得到不同尺寸的阶梯型栅结构。
图7d示例性示出了本申请实施例提供的另一种场效应管的栅结构的剖面结构示意图。参照图7d，在本申请另一个实施例中，在制备完成台阶面51c之后还包括保留第二硬质掩膜图案72，即栅结构还包括位于金属栅极61之上的硬质掩膜，硬质掩膜在沟道层31上的正投影落入金属栅极61在沟道层31上的正投影所在区域内。
图8a至图8d示例性示出了本申请实施例提供的一种场效应管的剖面结构示意图。参照图8a至图8d，在本申请实施例中，场效应管可以包括：位于衬底1上的沟道层31，位于沟道层31上的控制栅极51，位于控制栅极51上的金属栅极61，位于金属栅极61上且覆盖控制栅极51和金属栅极61的钝化层10，位于沟道层31上的源极11和漏极12；其中，源极11和漏极12分别位于控制栅极51的两侧，控制栅极51具有顶面51a和与顶面51a连接的侧壁51b，侧壁51b具有平行于顶面51a的台阶面51c，金属栅极61在衬底1上的正投影落入顶面51a在衬底1上的正投影所在区域内。
本申请实施例提供的场效应管采用上述制备方法制备，用于阻断侧壁通道的台阶面51c在控制栅极51的侧壁51b形成，控制栅极51的侧壁51b向内收缩形成的台阶面51c可以改善金属栅极61和控制电极51之间侧壁漏电问题。相较于现有技术中用于阻断侧壁通道的台阶面位于控制栅极和金属栅极之间界面的栅结构，在形成本申请提供的栅结构的过程中，控制台阶面51c位于控制栅极51的侧壁51b，可以通过一次掩模构图工艺形成控制电极51和金属栅极61的图案，减少了工艺复杂度和工业成本，并且，在形成台阶面51c的过程可以采用干法刻蚀，减少了刻蚀损伤。
并且，由于该场效应管解决问题的原理与前述一种场效应管的栅结构相似，因此该场效应管的实施可以参见前述场效应管的栅结构的实施，重复之处不再赘述。
可以理解的是，本申请对源极11和漏极12的具体实施方式不作限定，可以是能够实现场效应管功能的任何结构。源极11和漏极12分别用于连接外部电路，栅结构用于控制沟道的通断。在栅结构控制沟道导通时，场效应管处于闭合状态，源极11和漏极12连接的电路可导通；在栅结构控制沟道断开时，场效应管处于断开状态，源极11和漏极12连接的电路呈断开态。
示例性的，源极11和漏极12可以由同层设置的金属材料形成，这样源极11和漏极12可以通过对同一导电层进行刻蚀形成，从而可以减少工艺步骤，节约生产成本。在具体实施时，源极11和漏极12可以由金属形成，源极11和漏极12分别与沟道层31电连接。
参照图8a和图8b，源极11和漏极12可以在钝化层10之后形成。参照图8c和图8d，源极11和漏极12也可以在钝化层10之前形成，在此不做限定。
本申请实施例还提供了一种电子电路，该电子电路可包括电路板和本申请提供的上述实施例任一种场效应管，该场效应管设置在电路板上。由于该电子电路解决问题的原理与前述一种场效应管相似，因此该电子电路的实施可以参见前述场效应管的实施，重复之处不再赘述。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (12)
1.一种场效应管，其特征在于，包括：
沟道层，位于衬底上；
控制栅极，位于所述沟道层上，所述控制栅极具有顶面和与所述顶面连接的侧壁，所述侧壁具有平行于所述顶面的台阶面；
金属栅极，位于所述控制栅极的顶面上，且所述金属栅极在所述衬底上的正投影落入所述顶面在所述衬底上的正投影所在区域内；
钝化层，位于所述金属栅极上且覆盖所述控制栅极和所述金属栅极；
源极和漏极，位于所述沟道层上，所述源极和所述漏极分别位于所述控制栅极的两侧。
2.如权利要求1所述的场效应管，其特征在于，所述台阶面的宽度大于50nm。
3.如权利要求1或2所述的场效应管，其特征在于，所述台阶面的高度与所述控制栅极的厚度的比值在0-1之间。
4.如权利要求1-3任一项所述的场效应管，其特征在于，还包括：硬质掩膜，位于所述金属栅极与所述钝化层之间，所述硬质掩膜在所述衬底上的正投影落入所述金属栅极在所述衬底上的正投影所在区域内。
5.一种电子电路，其特征在于，包括电路板以及设置在所述电路板上的如权利要求1-4任一项所述的场效应管。
6.一种场效应管的制备方法，其特征在于，包括：
在衬底上依次形成沟道层、控制栅极层、金属栅极层、硬质掩膜层和光刻胶层；
利用掩模板对所述光刻胶层进行构图，形成第一光刻胶掩模图案；
利用所述第一光刻胶掩模图案的遮挡，对所述硬质掩膜层进行干法刻蚀，形成第一硬质掩膜图案；
对所述第一光刻胶掩膜图案进行尺寸收缩处理，形成第二光刻胶掩模图案，所述第二光刻胶掩模图案暴露出所述第一硬质掩膜图案的部分形成台阶面；
利用所述第二光刻胶掩膜图案的遮挡，依次对所述第一硬质掩膜图案、所述金属栅极层和所述控制栅极层进行干法刻蚀，形成第二硬质掩膜图案、金属栅极和控制栅极，所述第二硬质掩膜图案和所述金属栅极在所述衬底上的正投影落入所述控制栅极的顶面在所述衬底上的正投影所在区域内，且在干法刻蚀的过程中所述台阶面向下传递并停留在所述控制栅极的侧壁。
7.如权利要求6所述的制备方法，其特征在于，所述对所述第一光刻胶掩膜图案进行尺寸收缩处理，具体包括：
利用所述掩模板对所述第一光刻胶掩膜图案进行二次构图，或，对所述第一光刻胶掩膜图案进行灰化处理。
8.如权利要求6或7所述的制备方法，其特征在于，所述第二光刻胶掩模图案的厚度大于0.1um。
9.如权利要求6-8任一项所述的制备方法，其特征在于，所述台阶面的宽度大于50nm。
10.如权利要求6-9任一项所述的制备方法，其特征在于，所述台阶面的高度与所述控制栅极的厚度的比值在0-1之间。
11.如权利要求6-10任一项所述的制备方法，其特征在于，还包括：去除所述第二光刻胶掩模图案和所述第二硬质掩膜图案。
12.如权利要求6-11任一项所述的制备方法，其特征在于，在对所述硬质掩膜层进行干法刻蚀，形成第一硬质掩膜图案时，还包括：对所述金属栅极层进行干法刻蚀。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023035714A1 (zh) * | 2021-09-10 | 2023-03-16 | 华为技术有限公司 | 场效应管、其制备方法及电子电路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103022121A (zh) * | 2011-09-27 | 2013-04-03 | 富士通株式会社 | 半导体器件及其制造方法 |
| WO2015159450A1 (ja) * | 2014-04-18 | 2015-10-22 | 株式会社パウデック | 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体 |
| WO2016125354A1 (ja) * | 2015-02-03 | 2016-08-11 | 株式会社パウデック | 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体 |
| CN106783960A (zh) * | 2017-01-11 | 2017-05-31 | 西安电子科技大学 | 一种阶梯p‑GaN增强型AlGaN/GaN异质结场效应晶体管 |
| US20180166565A1 (en) * | 2016-12-14 | 2018-06-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | High electron mobility transistor (hemt) device structure |
| CN112670341A (zh) * | 2020-12-23 | 2021-04-16 | 广东省科学院半导体研究所 | 增强型功率半导体器件结构及其制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4712683B2 (ja) * | 2006-12-21 | 2011-06-29 | パナソニック株式会社 | トランジスタおよびその製造方法 |
| CN105097502B (zh) * | 2015-07-15 | 2018-02-16 | 京东方科技集团股份有限公司 | 一种薄膜图案的形成方法 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103022121A (zh) * | 2011-09-27 | 2013-04-03 | 富士通株式会社 | 半导体器件及其制造方法 |
| WO2015159450A1 (ja) * | 2014-04-18 | 2015-10-22 | 株式会社パウデック | 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体 |
| WO2016125354A1 (ja) * | 2015-02-03 | 2016-08-11 | 株式会社パウデック | 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体 |
| US20180166565A1 (en) * | 2016-12-14 | 2018-06-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | High electron mobility transistor (hemt) device structure |
| CN106783960A (zh) * | 2017-01-11 | 2017-05-31 | 西安电子科技大学 | 一种阶梯p‑GaN增强型AlGaN/GaN异质结场效应晶体管 |
| CN112670341A (zh) * | 2020-12-23 | 2021-04-16 | 广东省科学院半导体研究所 | 增强型功率半导体器件结构及其制备方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023035714A1 (zh) * | 2021-09-10 | 2023-03-16 | 华为技术有限公司 | 场效应管、其制备方法及电子电路 |
Also Published As
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|---|---|
| WO2023035714A1 (zh) | 2023-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20220125 |
|
| WD01 | Invention patent application deemed withdrawn after publication |