JP2024049166A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】光学露光を利用して、より小さな開口幅を有するエッチング開口を形成する。
【解決手段】本開示に係る方法は、特定層１２上にレジスト層１４を形成する工程と、レジスト層１４を露光および現像し、ダミー開口幅Ｌｄを有するダミー開口１４ｂ，１４ｃと、ダミー開口幅Ｌｄよりも大きい第１開口幅Ｌ１を有し、ダミー開口１４ｂ，１４ｃの間に設けられるメイン開口１４ａとをレジスト層１４に形成する工程と、メイン開口１４ａおよびダミー開口１４ｂ，１４ｃが形成されたレジスト層１４を加熱して変形させ、メイン開口１４ａを第１開口幅Ｌ１よりも小さい第２開口幅Ｌ２に縮小させ、ダミー開口１４ｂ，１４ｃを閉塞させる工程と、メイン開口１４ｄにて露出する特定層１２をエッチングして、第３開口幅Ｌ３を有するエッチング開口１２ａを特定層１２に形成する工程と、を備える。
【選択図】図１

Description

本開示は、半導体装置の製造方法に関する。

５Ｇ移動体通信システムでは、ミリ波増幅器の利用が予定されている。ミリ波増幅器に用いられる電界効果トランジスタ（ＦＥＴ）では、スイッチ速度向上のためにゲート長を短くすることが好ましく、例えば、電子線露光を用いたプロセスによって０．１５μｍ程度のゲート長が実現される。電子線露光は、スループットが低いため、低コストで大量生産が可能なｉ線ステッパなどの光学露光を用いて、微細なゲート構造を実現できれば好ましい。

ｉ線ステッパの最小解像度は、０．４μｍ程度であるため、０．１５μｍ程度の開口幅を有するレジスト層を露光および現像のみで形成することは非常に困難である。光学露光の解像度よりも小さい開口幅を有するレジスト層の形成方法として、露光および現像後のレジスト開口をサーマルリフローによって縮小させる方法が提案されている。例えば、リフロー後のレジスト開口を０．１５μｍ程度に縮小させることにより、０．１５μｍ程度のゲート長を実現する技術が提案されている。

Cheng-Guan Yuan et al., "0.15 micron gate 6-inch pHEMT technology by using i-line stepper," CS MANTECH Conference (May 18-21, 2009, Tampa, Florida, US).

サーマルリフローによって形成されるレジスト層は、開口の端部に向けてなだらかに厚みが徐々に小さくなる形状を有する。そのため、サーマルリフローによるレジスト開口を利用してレジスト層の下側層をエッチングしてエッチング開口を形成すると、レジスト開口の外側においても下側層がエッチングされ、レジスト開口に比べて大きな開口幅を有するエッチング開口が形成される。したがって、リフロー後のレジスト開口の開口幅が０．１５μｍ程度であったとしても、エッチング開口の開口幅を０．１５μｍ程度とすることは困難である。

本開示はこうした課題に鑑みてなされたものであり、その例示的な目的の一つは、光学露光を利用して、より小さな開口幅を有するエッチング開口を形成する技術を提供することにある。

本開示のある態様は、半導体装置の製造方法である。この方法は、半導体基板上に半導体または絶縁体から構成される特定層を形成する工程と、特定層上に第１レジスト層を形成する工程と、第１レジスト層を露光および現像し、ダミー開口幅を有する第１ダミー開口および第２ダミー開口と、ダミー開口幅よりも大きい第１開口幅を有し、第１ダミー開口と第２ダミー開口の間に設けられるメイン開口とを第１レジスト層に形成する工程と、メイン開口、第１ダミー開口および第２ダミー開口が形成された第１レジスト層を加熱して変形させ、メイン開口を第１開口幅よりも小さい第２開口幅に縮小させ、第１ダミー開口および第２ダミー開口を閉塞させる工程と、メイン開口にて露出する特定層をエッチングして、第３開口幅を有するエッチング開口を特定層に形成する工程と、を備える。

本開示によれば、光学露光を利用して、より小さな開口幅を有するエッチング開口を形成できる。

図１（ａ）～（ｅ）は、第１実施形態に係るエッチング開口の形成方法を模式的に示す断面図である。 現像後のレジスト層に形成されるメイン開口、第１ダミー開口および第２ダミー開口を模式的に示す上面図である。 リフロー前の第１開口幅、リフロー後の第２開口幅およびエッチング後の第３開口幅の関係性の一例を示すグラフである。 予備実験に用いたマスクの開口パターンを模式的に示す平面図である。 マスク開口幅と、レジスト層のリフロー前後の開口幅との関係性の一例を示すグラフである。 マスクの開口幅およびピッチと、レジスト層のリフロー前後の開口幅の縮小量との関係性の一例を示すグラフである。 実施例に係るマスクの開口パターンを模式的に示す平面図である。 ダミー開口の個数とリフロー後のレジスト開口幅との関係性の一例を示すグラフである。 露光量とリフロー後のレジスト開口幅との関係性の一例を示すグラフである。 リフロー温度とリフロー後のレジスト開口幅との関係性の一例を示すグラフである。 リフロー時間とエッチング開口幅との関係性の一例を示すグラフである。 第２実施形態に係る半導体装置の構造を模式的に示す断面図である。 図１３（ａ）～（ｄ）は、半導体装置の製造工程を模式的に示す断面図である。 図１４（ａ）～（ｂ）は、半導体装置の製造工程を模式的に示す断面図である。 半導体装置のゲート長のばらつきを示すヒストグラムである。 メインマスク開口幅と半導体装置の最大ドレイン電流の関係性の一例を示すグラフである。 半導体装置の逆方向耐圧特性の一例を示すグラフである。 メインマスク開口幅と半導体装置のゲートリーク電流の関係性の一例を示すグラフである。 第３実施形態に係る半導体装置の構造を模式的に示す断面図である。 図２０（ａ）～（ｃ）は、半導体装置の製造工程を模式的に示す断面図である。 第４実施形態に係る半導体装置の構造を模式的に示す断面図である。 図２２（ａ）～（ｄ）は、半導体装置の製造工程を模式的に示す断面図である。

以下、図面を参照しながら、本開示を実施するための形態について詳細に説明する。なお、説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。

本実施の形態の概要を説明する。本実施の形態は、半導体または絶縁体からなる特定層の一部領域をエッチングしてエッチング開口を形成する方法に関する。エッチング開口の形成に用いるレジスト層は、ｉ線ステッパなどの光学露光によってパターニングされた後、サーマルリフローによって整形される。露光および現像後のレジスト層は、エッチング開口に対応するメイン開口に加えて、メイン開口の両側に形成される少なくとも二つのダミー開口を有する。したがって、メイン開口は、第１ダミー開口と第２ダミー開口の間に形成される。メイン開口は、サーマルリフローによって縮小し、第１ダミー開口および第２ダミー開口は、サーマルリフローによって閉塞される。本実施の形態によれば、メイン開口の両側にダミー開口を形成することにより、メイン開口の縮小量を増やすことができ、より小さい開口幅を有するレジスト開口を形成できる。このようなレジスト開口を用いて特定層をエッチングすることにより、より小さい開口幅を有するエッチング開口を形成できる。

（第１実施形態）
図１（ａ）～（ｅ）は、第１実施形態に係るエッチング開口１２ａの形成方法を模式的に示す断面図である。まず、図１（ａ）に示されるように、半導体基板１０を用意し、半導体基板１０上に特定層１２を形成する。つづいて、特定層１２上にレジスト層１４を形成する。

半導体基板１０は、少なくとも一つの半導体層を含む基板である。半導体基板１０に含まれる半導体層の材料は特に問わず、シリコン（Ｓｉ）などの単元素半導体であってもよいし、ＩＩＩ－Ｖ族半導体や炭化シリコン（ＳｉＣ）などの化合物半導体であってもよい。半導体基板１０に含まれる半導体層の材料の一例は、ＧａＮ系の窒化物半導体であり、Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）の化学式で表すことができる。

特定層１２は、少なくとも半導体層または絶縁体層を含む層である。特定層１２に含まれうる半導体層の材料は特に問わず、半導体基板１０と同様、単元素半導体であってもよいし、化合物半導体であってもよい。特定層１２に含まれる半導体層は、半導体基板１０に含まれる半導体層上にエピタキシャル成長によって形成されるエピ層であってもよい。特定層１２に含まれる半導体層の一例は、ＧａＮ系の窒化物半導体である。特定層１２に含まれうる絶縁体層の材料も特に問わず、ＳｉＯ_２などの酸化物材料であってもよいし、ＳｉＮなどの窒化物材料であってもよい。特定層１２は、有機金属化学気相成長（ＭＯＶＰＥ）法やプラズマ励起化学気相成長（ＰＥＣＶＤ）などの公知の方法を用いて半導体基板１０の上面に形成できる。

レジスト層１４は、サーマルリフロー用のフォトレジストを特定層１２の上面に塗布することによって形成される。レジスト層１４の材料は特に限られないが、例えば、ノボラック系のフォトレジスト材料を用いることができる。レジスト層１４は、露光した箇所が除去されるポジ型であってもよいし、露光した箇所が残存するネガ型であってもよい。図１（ａ）～（ｅ）に示される例では、ポジ型のレジスト層１４が使用される。

次に、図１（ｂ）に示されるように、レジスト層１４の上方にマスク１６を配置し、マスク１６の上から紫外光１８を照射してレジスト層１４を露光する。紫外光１８の波長は３００ｎｍ以上である。図１（ｂ）の露光工程では、例えば、ｉ線ステッパを用いることができる。ｉ線ステッパで使用する紫外光１８の波長は約３６５ｎｍであり、最小解像度は約４００ｎｍである。マスク１６は、メインマスク開口１６ａと、第１ダミーマスク開口１６ｂと、第２ダミーマスク開口１６ｃとを有する。レジスト層１４は、メインマスク開口１６ａ、第１ダミーマスク開口１６ｂおよび第２ダミーマスク開口１６ｃのそれぞれに対応する領域において紫外光１８によって露光される。

次に、レジスト層１４を現像する。レジスト層１４を現像することにより、図１（ｃ）に示されるように、露光された領域にあるレジスト層１４が除去され、レジスト層１４にメイン開口１４ａ、第１ダミー開口１４ｂおよび第２ダミー開口１４ｃが形成される。メイン開口１４ａは、メインマスク開口１６ａに対応する箇所に形成される。第１ダミー開口１４ｂは、第１ダミーマスク開口１６ｂに対応する箇所に形成される。第２ダミー開口１４ｃは、第２ダミーマスク開口１６ｃに対応する箇所に形成される。

メイン開口１４ａは、第１開口幅Ｌ１を有する。第１開口幅Ｌ１は、メインマスク開口１６ａの開口幅と実質的に同じである。第１開口幅Ｌ１は、例えば、０．６μｍ以上１μｍ以下であり、好ましくは０．７μｍ以上０．９μｍ以下である。第１ダミー開口１４ｂおよび第２ダミー開口１４ｃは、ダミー開口幅Ｌｄを有する。ダミー開口幅Ｌｄは、第１ダミーマスク開口１６ｂおよび第２ダミーマスク開口１６ｃのそれぞれの開口幅と実質的に同じである。ダミー開口幅Ｌｄは、第１開口幅Ｌ１よりも小さい。ダミー開口幅Ｌｄは、例えば、０．４μｍ以上０．７μｍ以下である。メイン開口１４ａの中心位置から第１ダミーマスク開口１６ｂおよび第２ダミーマスク開口１６ｃのそれぞれの中心位置までの開口ピッチＬｐは、例えば、１μｍ以上２μｍ以下であり、好ましくは１．５μｍ以上２．０μｍ以下である。

図２は、現像後のレジスト層１４に形成されるメイン開口１４ａ、第１ダミー開口１４ｂおよび第２ダミー開口１４ｃを模式的に示す上面図である。メイン開口１４ａは、第１開口幅Ｌ１が短手方向となる細長い矩形状を有する。同様に、第１ダミー開口１４ｂおよび第２ダミー開口１４ｃは、ダミー開口幅Ｌｄが短手方向となる細長い矩形状を有する。第１ダミー開口１４ｂおよび第２ダミー開口１４ｃは、メイン開口１４ａの短手方向の隣に配置される。つまり、メイン開口１４ａ、第１ダミー開口１４ｂおよび第２ダミー開口１４ｃは、短手方向に一列に並ぶように配置される。

次に、レジスト層１４を加熱して変形させる。言い換えれば、レジスト層１４をサーマルリフローによって整形する。レジスト層１４のサーマルリフローにより、図１（ｄ）に示されるように、レジスト層１４のメイン開口１４ａが縮小し、リフロー前の第１開口幅Ｌ１よりも小さい第２開口幅Ｌ２を有するメイン開口１４ｄが形成される。第２開口幅Ｌ２は、例えば、０．２μｍ以下であり、好ましくは０．１μｍ以下である。レジスト層１４の第１ダミー開口１４ｂおよび第２ダミー開口１４ｃは、レジスト層１４のサーマルリフローによって閉塞し、開口が存在しない状態となる。つまり、サーマルリフロー後の第１ダミー開口１４ｂおよび第２ダミー開口１４ｃの開口幅は０となる。

次に、図１（ｅ）に示されるように、リフロー後のレジスト層１４をマスクとして特定層１２をエッチングし、メイン開口１４ｄにおいて露出する特定層１２にエッチング開口１２ａを形成する。エッチング開口１２ａは、反応性イオンエッチング（ＲＩＥ）などの公知のドライエッチング技術を用いて形成できる。エッチング開口１２ａは、ウェットエッチングによって形成されてもよい。エッチング開口１２ａは、第２開口幅Ｌ２よりも大きい第３開口幅Ｌ３を有する。第３開口幅Ｌ３は、例えば、０．３μｍ以下であり、好ましくは０．２μｍ以下である。

図１（ｅ）に示されるエッチング開口１２ａは、例えば、エッチング開口１２ａに埋め込まれる埋込部を含むゲート電極を形成するために用いることができる。この場合、エッチング開口１２ａの第３開口幅Ｌ３がゲート長に相当する。したがって、第３開口幅Ｌ３を０．３μｍ以下にすることにより、埋込部におけるゲート長を０．３μｍ以下にできる。一例として、リフロー後のメイン開口１４ｄの第２開口幅Ｌ２を０．１μｍ以下にすることにより、埋込部におけるゲート長を０．１５μｍ程度にできる。

図３は、リフロー前の第１開口幅Ｌ１、リフロー後の第２開口幅Ｌ２およびエッチング後の第３開口幅Ｌ３の関係性の一例を示すグラフである。図３の例は、ダミー開口幅Ｌｄ＝０．５μｍ、開口ピッチＬｐ＝１．５μｍ、リフロー温度Ｔ＝１５０℃、リフロー時間ｔ＝２４０秒（４分）の場合を示す。特定層１２の材料はＳｉＮである。図３の例によれば、リフローによるメイン開口１４ａの縮小量、つまり、第１開口幅Ｌ１と第２開口幅Ｌ２の差ΔＬ＝Ｌ１－Ｌ２を０．６μｍ以上とすることができる。例えば、第１開口幅Ｌ１が０．７μｍの場合、リフロー後のメイン開口１４ｄの第２開口幅Ｌ２を０．１μｍ以下にでき、エッチング後のエッチング開口１２ａの第３開口幅Ｌ３を０．１５μｍ程度にできる。

（予備実験）
図４は、予備実験に用いたマスク２０の開口パターンを模式的に示す平面図である。予備実験では、メイン開口とダミー開口を組み合わせるのではなく、複数のマスク開口２２の開口幅Ｌｍが共通であるマスク２０を使用した。複数のマスク開口２２の個数は１０である。マスク２０を使用したｉ線ステッパによる露光および現像によってレジスト層に複数の開口を形成し、リフロー前とリフロー後のレジスト層の開口幅を測定した。マスク開口２２の開口幅Ｌｍおよびピッチｐが異なる複数のマスク２０を使用し、開口幅Ｌｍおよびピッチｐの変化による影響を調べた。

図５は、マスク開口幅Ｌｍと、レジスト層のリフロー前後の開口幅Ｌ１，Ｌ２との関係性の一例を示すグラフである。図５の例は、複数のマスク開口２２のピッチｐ＝１．５μｍ、リフロー温度Ｔ＝１５０℃、リフロー時間ｔ＝２４０秒の場合に、複数のマスク開口２２のマスク開口幅Ｌｍを変化させた結果を示す。レジスト層のリフロー前の開口幅Ｌ１は、マスク開口幅Ｌｍとほぼ一致しており、マスク２０の開口パターンがそのままレジスト層に現像されている。レジスト層のリフロー後の開口幅Ｌ２は、マスク開口幅Ｌｍが０．７μｍ以下の場合に閉塞して０となり、マスク開口幅Ｌｍが０．７μｍを超える場合に閉塞せずに０より大きい値となった。

図６は、マスクの開口幅Ｌｍおよびピッチｐと、レジスト層のリフロー前後の開口幅の縮小量ΔＬとの関係性の一例を示すグラフである。図６の例は、リフロー温度Ｔ＝１５０℃、リフロー時間ｔ＝２４０秒の場合に、複数のマスク開口２２のピッチｐ（μｍ）を１、１．５、２、３、４および７に変化させた結果を示す。図示されるように、ピッチｐが１μｍ以上２μｍ以下の場合には、ｉ線ステッパを利用可能な０．４μｍ以上のマスク開口を用いる条件下で、リフロー後にレジスト開口を閉塞できる条件が存在することが分かる。ここで、レジスト開口を閉塞できる条件とは、レジスト開口の縮小量ΔＬがマスク開口幅Ｌｍ以上となる場合に相当し、図６の左上の斜線が付される領域に相当する。特に、ピッチｐが１．５μｍ以上２μｍ以下の場合には、レジスト開口の縮小量ΔＬを０．６μｍ以上とすることができ、リフローによるレジスト開口の好ましい縮小効果が得られる。一方、ピッチｐが３μｍ以上の場合、０．４μｍ以上のマスク開口を用いる条件下において、リフロー後にレジスト開口を閉塞できる条件が存在しないことが分かる。

図７は、実施例に係るマスク２４の開口パターンを模式的に示す平面図である。図７のマスク２４は、メインマスク開口２４ａと、複数の第１ダミーマスク開口２４ｂと、複数の第２ダミーマスク開口２４ｃとを有する。複数の第１ダミーマスク開口２４ｂは、メインマスク開口２４ａの一方の側（図７の右側）に所定のピッチｐで等間隔に配置される。複数の第２ダミーマスク開口２４ｃは、メインマスク開口２４ａの他方の側（図７の左側）に所定のピッチｐで等間隔に配置される。複数の第１ダミーマスク開口２４ｂおよび複数の第２ダミーマスク開口２４ｃのダミーマスク開口幅Ｌｍ２は、メインマスク開口２４ａのメインマスク開口幅Ｌｍ１よりも小さい。図７のマスク２４を用いることにより、片側のダミー開口が複数個Ｎｄとなり、両側のダミー開口の合計個数が２Ｎｄとなる場合におけるレジスト層のリフロー後のメイン開口の開口幅Ｌ２を測定した。

図８は、ダミー開口の個数Ｎｄとリフロー後のレジスト開口幅Ｌ２との関係性の一例を示すグラフである。図８は、ダミーマスク開口幅Ｌｍ２＝０．５μｍ、マスク開口のピッチｐ＝１．５μｍ、リフロー温度Ｔ＝１５０℃、リフロー時間ｔ＝２４０秒の場合に、片側のダミー開口の個数Ｎｄを１、２、５に変化させ、メインマスク開口幅Ｌｍ１を０．７μｍ～１μｍの範囲で変化させた結果を示す。図示されるように、片側のダミー開口の個数Ｎｄ＝１の場合、つまり、図１（ｂ）のマスク１６を用いた場合、リフロー後のレジスト開口幅Ｌ２が最小となった。Ｎｄ＝１の場合、メインマスク開口幅Ｌｍ１＝０．８５μｍにて、リフロー後のレジスト開口幅Ｌ２＝０．０７μｍとなった。

図８において、片側のダミー開口の個数Ｎｄ＝２の場合、Ｎｄ＝５の場合と同様の結果が得られた。片側のダミー開口の個数Ｎｄが２以上の場合、Ｎｄ＝１の場合に比べてレジスト開口幅のリフロー前後の縮小量ΔＬが小さくなる傾向にある。なお、片側のダミー開口の個数Ｎｄが複数（つまり、２以上）であっても、メインマスク開口幅Ｌｍ１を０．７μｍ程度とすることで、リフロー後のレジスト開口幅Ｌ２を０．１μｍ程度とすることができる。

図９は、露光量Ｄとリフロー後のレジスト開口幅Ｌ２との関係性の一例を示すグラフである。図９は、片側のダミー開口の個数Ｎｄ＝１、ダミーマスク開口幅Ｌｍ２＝０．５μｍ、マスク開口のピッチｐ＝１．５μｍ、リフロー温度Ｔ＝１５０℃、リフロー時間ｔ＝２４０秒の場合に、露光量Ｄ（ｍＪ／ｃｍ^２）を１２０、１７０および２２０に変化させた結果を示す。露光量Ｄが少ないほど、リフロー後のレジスト開口幅Ｌ２が小さくなる傾向となった。露光量Ｄ＝１２０ｍＪ／ｃｍ^２、メインマスク開口幅Ｌｍ＝０．８μｍの場合に、リフロー後のレジスト開口幅Ｌ２が０．０４５μｍとなった。

図１０は、リフロー温度Ｔとリフロー後のレジスト開口幅Ｌ２との関係性の一例を示すグラフである。図１０は、片側のダミー開口の個数Ｎｄ＝１、ダミーマスク開口幅Ｌｍ２＝０．５μｍ、マスク開口のピッチｐ＝１．５μｍ、露光量Ｄ＝１７０ｍＪ／ｃｍ^２、リフロー時間ｔ＝２４０秒の場合に、リフロー温度Ｔ（℃）を１３０、１４０および１５０に変化させた結果を示す。リフロー温度Ｔが高いほど、リフロー後のレジスト開口幅Ｌ２が小さくなる傾向となった。リフロー温度Ｔ＝１５０℃、メインマスク開口幅Ｌｍ＝０．８５μｍの場合に、リフロー後のレジスト開口幅Ｌ２が０．１４５μｍとなった。

図１１は、リフロー時間ｔとエッチング後のエッチング開口幅Ｌ３との関係性の一例を示すグラフである。図１１は、片側のダミー開口の個数Ｎｄ＝１、ダミーマスク開口幅Ｌｍ２＝０．５μｍ、マスク開口のピッチｐ＝１．５μｍ、リフロー温度Ｔ＝１５０℃の場合に、リフロー時間ｔを２４０秒（つまり４分）または２７０秒（つまり４．５分）とした結果を示す。エッチングされる特定層の材料はＳｉＮである。メインマスク開口幅Ｌｍが０．８５μｍ以下の場合、リフロー時間ｔが長い方がエッチング開口幅Ｌ３が小さくなった。例えば、メインマスク開口幅Ｌｍ＝０．７μｍ、リフロー時間ｔ＝２７０秒の場合に、エッチング開口幅Ｌ３＝０．１０５μｍとなった。ただし、リフロー時間ｔを長くすると、エッチング開口幅Ｌ３のばらつきが増加する傾向にある。

以上の実験結果から、レジスト層１４においてメイン開口１４ａの両側にダミー開口１４ｂ，１４ｃを形成することにより、リフロー後のメイン開口１４ａの縮小量を増やすことができ、より小さい第２開口幅Ｌ２を有するレジスト開口を形成できることが分かる。このようなレジスト開口を用いて特定層１２をエッチングすることにより、より小さい第３開口幅Ｌ３を有するエッチング開口１２ａを形成できる。本実施の形態の一例によれば、最小解像度が４００ｎｍ程度のｉ線ステッパを用いて、１５０μｍ程度の第３開口幅Ｌ３を有するエッチング開口１２ａを形成できる。

（第２実施形態）
図１２は、第２実施形態に係る半導体装置３０の構造を模式的に示す断面図である。半導体装置３０は、半導体基板３２と、ソース電極３４と、ドレイン電極３６と、絶縁層３８と、ゲート電極４０とを備える。半導体装置３０は、電界効果トランジスタ（ＦＥＴ）であり、より具体的には、高電子移動度トランジスタ（ＨＥＭＴ）である。

半導体基板３２は、チャネル層５０と、電子供給層５２と、素子分離領域５４とを含む。半導体基板３２は、例えば、ＧａＮ系の窒化物半導体で構成される。チャネル層５０は、例えばＧａＮ層である。電子供給層５２は、チャネル層５０上に形成される。電子供給層５２は、例えばＡｌＧａＮ層である。素子分離領域５４は、ソース電極３４およびドレイン電極３６の外側の位置に形成される。素子分離領域５４は、チャネル層５０および電子供給層５２に比べて高抵抗の領域であり、ホウ素（Ｂ）、窒素（Ｎ）、アルゴン（Ａｒ）、鉄（Ｆｅ）などのイオンを注入することにより形成される。

ソース電極３４およびドレイン電極３６は、半導体基板３２の上に設けられる。ソース電極３４およびドレイン電極３６は、半導体基板３２（例えば電子供給層５２）とオーミック接触可能な金属材料で構成される。ソース電極３４およびドレイン電極３６は、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌ／Ｎｂ／Ａｕ、または、Ｍｏ／Ａｌ／Ｍｏ／Ａｕなどの積層構造を成膜した後、６００℃～９００℃の高温処理により合金化することで形成される。

絶縁層３８は、半導体基板３２の上面、ソース電極３４およびドレイン電極３６を被覆する。絶縁層３８は、半導体基板３２の上面を露出させるゲート開口４２を有する。絶縁層３８は、ゲート開口４２を除いて、半導体基板３２の上面を被覆する。絶縁層３８は、ソース電極３４およびドレイン電極３６の全体を被覆してもよいし、一部領域のみを被覆してもよい。絶縁層３８は、ソース電極３４およびドレイン電極３６を被覆しないように設けられてもよい。絶縁層３８は、例えば、窒化シリコン（ＳｉＮ）で構成される。

ゲート電極４０は、フィールドプレート構造を有し、埋込部４４と、フィールドプレート部４６とを有する。埋込部４４は、ゲート開口４２を埋めるように形成され、半導体基板３２（例えば電子供給層５２）と接触する。フィールドプレート部４６は、絶縁層３８の上に設けられ、絶縁層３８の上面と接触する。ゲート電極４０は、半導体基板３２（例えば電子供給層５２）とショットキー接触する金属材料で構成され、例えば、Ｎｉ／Ａｕの積層構造で構成される。

フィールドプレート構造では、ゲート電極４０、絶縁層３８およびチャネル層５０からなるＭＩＳ（Metal-Insulator-Semiconductor）接合がゲート端に形成される。このため、ゲート－ドレイン間の電界集中が緩和して半導体装置３０のオフ耐圧が向上する効果が得られる。また、ゲート電極４０に交流電圧を印加した場合には、フィールドプレート部４６の直下におけるキャリア濃度が変調されるため、電流コラプスを抑制する効果も得られる。

ゲート電極４０のゲート長Ｌｇは、絶縁層３８に形成されるゲート開口４２の開口幅によって規定される。ゲート電極４０のゲート長Ｌｇは、例えば、０．１５μｍ程度である。ゲート開口４２は、上述の第１実施形態に係るエッチング開口１２ａと同様の方法で形成できる。以下、半導体装置３０の製造方法について説明する。

図１３（ａ）～（ｄ）は、半導体装置３０の製造工程を模式的に示す図であり、ゲート開口４２を形成するまでの工程を示す。まず、図１３（ａ）に示されるように、チャネル層５０の上に電子供給層５２を形成する。電子供給層５２は、例えば、ＭＯＶＰＥ法により形成できる。次に、電子供給層５２の上にソース電極３４およびドレイン電極３６を形成する。ソース電極３４およびドレイン電極３６は、例えば、蒸着法やスパッタリング法により形成できる。次に、電子供給層５２、ソース電極３４およびドレイン電極３６を被覆する絶縁層３８を形成する。絶縁層３８は、例えば、ＰＥＣＶＤ法により形成できる。

次に、図１３（ｂ）に示されるように、ソース電極３４およびドレイン電極３６の外側の位置にイオン５６を注入し、チャネル層５０および電子供給層５２に素子分離領域５４を形成する。

次に、図１３（ｃ）に示されるように、絶縁層３８の上に第１レジスト層６０を形成する。つづいて、第１レジスト層６０を露光および現像することにより、第１レジスト層６０にメイン開口、第１ダミー開口および第２ダミー開口を形成する。第１レジスト層６０のメイン開口は、第１開口幅Ｌ１を有し、第１レジスト層６０の第１ダミー開口および第２ダミー開口は、ダミー開口幅Ｌｄを有する。第１レジスト層６０の露光および現像工程は、上述の第１実施形態にて示した図１（ｂ）～（ｃ）と同様である。第１レジスト層６０として、例えば、サーマルリフロー用のノボラック系ポジ型レジスト材料を用いることができる。第１レジスト層６０の露光は、ｉ線ステッパを用いることができる。

次に、図１３（ｄ）に示されるように、第１レジスト層６０をサーマルリフローにより加熱して変形させ、第２開口幅Ｌ２に縮小したメイン開口６０ｄを形成する。このサーマルリフロー工程は、上述の第１実施形態にて示した図１（ｄ）と同様である。サーマルリフローにより、第１ダミー開口および第２ダミー開口は閉塞し、開口が存在しない状態となる。

つづいて、第１レジスト層６０をマスクとして、メイン開口６０ｄにて露出する絶縁層３８をエッチングし、絶縁層３８にゲート開口４２を形成する。ゲート開口４２の開口幅Ｌｇは、エッチング前のメイン開口６０ｄの第２開口幅Ｌ２よりも大きい。このエッチング工程は、上述の第１実施形態にて示した図１（ｅ）と同様である。つまり、絶縁層３８は特定層１２に相当し、ゲート開口４２はエッチング開口１２ａに相当する。

図１４（ａ）～（ｂ）は、半導体装置３０の製造工程を模式的に示す断面図であり、ゲート電極４０を形成する工程を示す。まず、図１３（ｄ）に示されるゲート開口４２の形成後に第１レジスト層６０を剥離して除去する。次に、図１４（ａ）に示されるように、絶縁層３８の上に第２レジスト層６２を形成する。第２レジスト層６２は、リフトオフ用のフォトレジストであり、オーバーハング形状を有する。第２レジスト層６２は、ゲート形成領域Ｗｇを除いて形成され、ゲート形成領域Ｗｇに設けられる開口６６を有する。ゲート形成領域Ｗｇは、ゲート開口４２を囲むように規定される外周を有し、ゲート開口４２の全体がゲート形成領域Ｗｇの内側に存在するように設定される。

次に、図１４（ｂ）に示されるように、第２レジスト層６２をマスクとして電極層５８を堆積する。これにより、ゲート形成領域Ｗｇにおいて露出するゲート開口４２内および絶縁層３８上に電極層５８が堆積され、ゲート開口４２内に埋め込まれる埋込部４４と、絶縁層３８上に設けられるフィールドプレート部４６とを含むゲート電極４０が形成される。ゲート形成領域Ｗｇは、フィールドプレート部４６の形成範囲に相当する。その後、第２レジスト層６２を剥離して除去することにより、図１２に示す半導体装置３０ができあがる。

第２実施形態によれば、ゲート電極４０がフィールドプレート部４６を含むため、ゲート端の電流集中を緩和してゲート耐圧を向上できるとともに、電流コラプスを抑制できる。また、ゲート電極４０が埋込部４４を含むため、ゲート電極４０の機械的強度を高めることができ、ゲート電極４０の製造歩留まりを向上できる。

図１５は、半導体装置３０のゲート長Ｌｇのばらつきを示すヒストグラムである。図１５は、図１３（ａ）～図１４（ｂ）の製造工程により、４インチウェハ上に作成した複数の半導体装置３０のゲート長Ｌｇのばらつきを示す。第１レジスト層６０の露光に使用したマスクのメインマスク開口幅Ｌｍは０．７μｍである。図１５の例において、ゲート長Ｌｇの平均値は０．１８７μｍであり、標準偏差は０．０３μｍであった。

図１６は、メインマスク開口幅Ｌｍと半導体装置３０の最大ドレイン電流Ｉ_ＭＡＸの関係性の一例を示すグラフである。図示されるように、メインマスク開口幅Ｌｍを小さくしてゲート長Ｌｇを小さくすることにより、最大ドレイン電流Ｉ_ＭＡＸを向上できた。この結果は、ゲート長Ｌｇの短縮によって電子速度の向上が可能であることを示す。この理由として、チャネル層５０を構成するＧａＮの電子速度が飽和する電界強度が約２００ｋＶ／ｃｍと高く、高電界まで速度飽和が生じにくいことが考えられる。

図１７は、半導体装置３０の逆方向耐圧特性の一例を示すグラフであり、メインマスク開口幅Ｌｍを０．７μｍおよび１．０μｍとした場合を示す。図示されるように、メインマスク開口幅Ｌｍを小さくしてゲート長Ｌｇを小さくすることにより、ゲートリーク電流を小さくすることができた。また、メインマスク開口幅Ｌｍ＝０．７μｍの場合、ゲートリーク電流が１０^－４Ａ／ｍｍ以上となる逆耐圧を２００Ｖ以上にできた。

図１８は、メインマスク開口幅Ｌｍと半導体装置３０のゲートリーク電流の関係性の一例を示すグラフである。図１８は、ゲート－ドレイン電圧Ｖ_ＧＤを－１００Ｖにした場合におけるゲートリーク電流を示す。図示されるように、メインマスク開口幅Ｌｍを小さくしてゲート長Ｌｇを小さくすることにより、ゲートリーク電流を小さくすることができ、ゲート耐圧を向上できた。この理由として、ゲート電極４０のフィールドプレート部４６の長さを固定する条件下でゲート長Ｌｇを変化させたため、ゲート長Ｌｇの縮小によってフィールドプレート部４６の実効的な長さが増加し、ゲート耐圧が向上したと考えられる。

第２実施形態に係る半導体装置３０について、ゲート長Ｌｇを０．１５μｍ、ゲート幅を５０μｍ（フィンガー長２５μｍ×２本）としたときのＳパラメータをオンウェハで測定した。電流利得遮蔽周波数ｆ_Ｔは、ドレイン電圧が１０Ｖのときに１９ＧＨｚであった。最大発振周波数ｆ_ＭＡＸは、ドレイン電圧が３０Ｖのときに７５ＧＨｚであった。電流利得遮蔽周波数ｆ_Ｔおよび最大発振周波数ｆ_ＭＡＸが比較的低い理由として、半導体装置３０の寄生ゲート容量が大きいことが考えられる。半導体装置３０の寄生ゲート容量は、ゲート電極４０が絶縁層３８を介してチャネル層５０と電気的に結合することによって生じる。

（第３実施形態）
図１９は、第３実施形態に係る半導体装置３０Ａの構造を模式的に示す断面図である。第３実施形態では、ゲート電極４０ＡがいわゆるＴ字型ゲートである点で、上述の第２実施形態と相違する。以下、第３実施形態について、第２実施形態との相違点を中心に説明し、共通点については説明を適宜省略する。

半導体装置３０Ａは、半導体基板３２と、ソース電極３４と、ドレイン電極３６と、絶縁層３８と、ゲート電極４０Ａとを備える。ゲート電極４０Ａは、絶縁層３８のゲート開口４２に埋め込まれる埋込部４４と、絶縁層３８の上方に絶縁層３８から離れて設けられるヘッド部４８とを含む。

図２０（ａ）～（ｃ）は、半導体装置３０Ａの製造工程を模式的に示す断面図であり、ゲート電極４０Ａを形成する工程を示す。第３実施形態において、ゲート開口４２を形成するまでの工程は、図１３（ａ）～（ｄ）に示した第２実施形態と共通である。

図１３（ｄ）に示されるゲート開口４２の形成後、図２０（ａ）に示されるように、第１レジスト層６０を残したまま、ゲート開口４２内および第１レジスト層６０上に電極層５８Ａを堆積する。次に、図２０（ｂ）に示されるように、ゲート形成領域Ｗｇに第２レジスト層６２Ａを形成する。ゲート形成領域Ｗｇは、ゲート形成領域Ｗｇは、ゲート開口４２を囲むように規定される外周を有し、ゲート開口４２の全体がゲート形成領域Ｗｇの内側に存在するように設定される。したがって、第２レジスト層６２Ａは、少なくともゲート開口４２の全体と重なるように配置される。

次に、図２０（ｃ）に示されるように、第２レジスト層６２Ａをマスクとして電極層５８Ａをエッチング除去する。これにより、ゲート開口４２内に埋め込まれる埋込部４４と、絶縁層３８から離れて設けられるヘッド部４８とを含むゲート電極４０Ａが形成される。ゲート電極４０Ａの形成後に、第１レジスト層６０および第２レジスト層６２Ａを剥離して除去することにより、図１９に示される半導体装置３０Ａができあがる。

第３実施形態によれば、ゲート電極４０Ａは、絶縁層３８の上面から離れて設けられるため、第２実施形態に比べて寄生ゲート容量を小さくできる。その結果、第３実施形態では、第２実施形態に比べて、高周波利得を向上できる。一方、第３実施形態では、第２実施形態に比べて、ゲート電極４０Ａと絶縁層３８が接触する面積が小さいため、ゲート電極４０Ａが剥離しやすく、ゲート電極４０Ａの製造歩留まりが低下する。

（第４実施形態）
図２１は、第４実施形態に係る半導体装置３０Ｂの構造を模式的に示す断面図である。第４実施形態では、ゲート電極４０Ｂが埋込部４４、フィールドプレート部４６およびヘッド部４８を含み、第２実施形態および第３実施形態のゲート電極４０，４０Ａの特徴を併せ持つように構成される点で、上述の実施形態と相違する。以下、第４実施形態について、第２実施形態および第３実施形態との相違点を中心に説明し、共通点については説明を適宜省略する。

半導体装置３０Ｂは、半導体基板３２と、ソース電極３４と、ドレイン電極３６と、絶縁層３８と、ゲート電極４０Ｂとを備える。ゲート電極４０Ｂは、絶縁層３８のゲート開口４２に埋め込まれる埋込部４４と、絶縁層３８の上面に接触するフィールドプレート部４６と、絶縁層３８の上方に絶縁層３８から離れて設けられるヘッド部４８とを含む。

図２２（ａ）～（ｄ）は、半導体装置３０Ｂの製造工程を模式的に示す断面図であり、ゲート電極４０Ｂを形成する工程を示す。第３実施形態において、ゲート開口４２を形成するまでの工程は、図１３（ａ）～（ｄ）に示した第２実施形態と共通である。

図１３（ｄ）に示されるゲート開口４２の形成後、第１レジスト層６０を剥離して除去する。次に、図２２（ａ）に示されるように、絶縁層３８の上に第２レジスト層６２Ｂを形成する。第２レジスト層６２Ｂは、サーマルリフロー用のフォトレジストである。第２レジスト層６２Ｂは、第１ゲート形成領域Ｗｇ１を除いて形成され、第１ゲート形成領域Ｗｇ１に設けられる開口６６Ｂを有する。第１ゲート形成領域Ｗｇは、ゲート開口４２を囲むように規定される外周を有し、ゲート開口４２の全体が第１ゲート形成領域Ｗｇ１の内側に存在するように設定される。第１ゲート形成領域Ｗｇ１は、例えば、図１４（ａ）に示されるゲート形成領域Ｗｇよりも狭い範囲となるように設定される。

第２レジスト層６２Ｂの開口６６Ｂの開口幅は、ゲート長Ｌｇよりも大きく、例えば、ｉ線ステッパの最小解像度である４００ｎｍよりも大きい。そのため、第２レジスト層６２Ｂの露光に用いるマスクは、開口６６Ｂに対応するメインマスク開口のみを有すればよく、ダミーマスク開口を有しなくてもよい。つまり、従来の一般的な露光用マスクを用いて、第２レジスト層６２Ｂをパターニングできる。なお、第２レジスト層６２Ｂの露光に、メインマスク開口とダミーマスク開口とを有するマスクを用いてもよい。第２レジスト層６２Ｂの露光および現像後に、第２レジスト層６２Ｂをサーマルリフローすることにより、開口６６Ｂの端部がなだらかな形状となる第２レジスト層６２Ｂを形成できる。

次に、図２２（ｂ）に示されるように、第２レジスト層６２Ｂをマスクとして電極層５８Ｂを堆積する。これにより、第１ゲート形成領域Ｗｇ１において露出するゲート開口４２内および絶縁層３８上に電極層５８Ｂが堆積され、第１ゲート形成領域Ｗｇ１の外側において第２レジスト層６２Ｂの上に電極層５８Ｂが堆積される。

次に、図２２（ｃ）に示されるように、第２ゲート形成領域Ｗｇ２に第３レジスト層６４Ｂを形成する。第２ゲート形成領域Ｗｇ２は、ゲート開口４２および第１ゲート形成領域Ｗｇ１を囲むように規定される外周を有し、ゲート開口４２および第１ゲート形成領域Ｗｇ１の全体が第２ゲート形成領域Ｗｇ２の内側に存在するように設定される。したがって、第３レジスト層６４Ｂは、少なくともゲート開口４２および第１ゲート形成領域Ｗｇ１の全体と重なるように配置される。

次に、図２２（ｄ）に示されるように、第３レジスト層６４Ｂをマスクとして電極層５８Ｂをエッチング除去する。これにより、ゲート開口４２内に埋め込まれる埋込部４４と、絶縁層３８の上面と接触するフィールドプレート部４６と、絶縁層３８から離れて設けられるヘッド部４８とを含むゲート電極４０Ｂが形成される。ゲート電極４０Ｂの形成後に、第２レジスト層６２Ｂおよび第３レジスト層６４ＢＡを剥離して除去することにより、図２１に示される半導体装置３０Ｂができあがる。

第４実施形態によれば、ゲート電極４０Ｂのヘッド部４８は、絶縁層３８の上面から離れて設けられるため、第２実施形態に比べて寄生ゲート容量を小さくでき、高周波利得を向上できる。第４実施形態によれば、ゲート電極４０Ｂのフィールドプレート部４６は、絶縁層３８の上面に接触して設けられるため、第３実施形態に比べて、ゲート電極４０Ｂの機械的強度を向上でき、ゲート電極４０Ｂの製造歩留まりを改善できる。

第４実施形態に係る半導体装置３０Ｂについて、ゲート長Ｌｇを０．１５μｍ、ゲート幅を５０μｍ（フィンガー長２５μｍ×２本）としたときのＳパラメータをオンウェハで測定した。電流利得遮蔽周波数ｆ_Ｔは、ドレイン電圧が１０Ｖのときに４０ＧＨｚであった。最大発振周波数ｆ_ＭＡＸは、ドレイン電圧が３０Ｖのときに１０６ＧＨｚであった。第４実施形態によれば、第２実施形態に比べて、電流利得遮蔽周波数ｆ_Ｔおよび最大発振周波数ｆ_ＭＡＸが向上しており、寄生ゲート容量の低減効果を得ることができる。

上述の実施の形態では、第１実施形態に係るエッチング開口１２ａの形成方法を、プレーナ構造のＨＥＭＴにおけるゲート開口の形成に適用する場合について示した。本実施形態に係るエッチング開口１２ａの形成方法は、半導体装置の製造プロセスにおける任意のエッチング工程に適用することができる。

本実施の形態は、例えば、リセス構造のＨＥＭＴにおけるゲート開口の形成に適用できる。この場合、電子供給層にゲート埋込用の凹部（リセス）を形成するエッチング工程において、メインマスク開口１６ａとダミーマスク開口１６ｂ，１６ｃを有するマスク１６を用いて露光および現像した後にサーマルリフローによって整形したレジスト層１４を利用できる。この場合、エッチング対象となる特定層１２の少なくとも一部は、半導体層である電子供給層となる。

本実施の形態は、トレンチ構造のトランジスタにおけるゲートトレンチの形成に適用できる。この場合、半導体層にゲートトレンチを形成するエッチング工程において、メインマスク開口１６ａとダミーマスク開口１６ｂ，１６ｃを有するマスク１６を用いて露光および現像した後にサーマルリフローによって整形したレジスト層１４を利用できる。この場合、エッチング対象となる特定層１２の少なくとも一部は、半導体層となる。

以上、本開示を実施の形態にもとづいて説明した。本開示は上記実施の形態に限定されず、種々の設計変更が可能であり、様々な変形例が可能であること、またそうした変形例も本開示の範囲にあることは、当業者に理解されるところである。

１０…半導体基板、１２…特定層、１２ａ…エッチング開口、１４…レジスト層、１４ａ…メイン開口、１４ｂ…第１ダミー開口、１４ｃ…第２ダミー開口、１６…マスク、１６ａ…メインマスク開口、１６ｂ…第１ダミーマスク開口、１６ｃ…第２ダミーマスク開口、２０…マスク、３０，３０Ａ，３０Ｂ…半導体装置、３２…半導体基板、３４…ソース電極、３６…ドレイン電極、５２…電子供給層、３８…絶縁層、４０，４０Ａ，４０Ｂ…ゲート電極、４２…ゲート開口、４４…埋込部、４６…フィールドプレート、４８…ヘッド部、５０…チャネル層、５２…電子供給層、５４…素子分離領域、５８，５８Ａ，５８Ｂ…電極層、６０…第１レジスト層、６０ｄ…メイン開口、６２，６２Ａ，６２Ｂ…第２レジスト層、６４Ｂ…第３レジスト層。

Claims (9)

1. 半導体基板上に半導体または絶縁体から構成される特定層を形成する工程と、
   前記特定層上に第１レジスト層を形成する工程と、
   前記第１レジスト層を露光および現像し、ダミー開口幅を有する第１ダミー開口および第２ダミー開口と、前記ダミー開口幅よりも大きい第１開口幅を有し、前記第１ダミー開口と前記第２ダミー開口の間に設けられるメイン開口とを前記第１レジスト層に形成する工程と、
   前記メイン開口、前記第１ダミー開口および前記第２ダミー開口が形成された前記第１レジスト層を加熱して変形させ、前記メイン開口を前記第１開口幅よりも小さい第２開口幅に縮小させ、前記第１ダミー開口および前記第２ダミー開口を閉塞させる工程と、
   前記メイン開口にて露出する前記特定層をエッチングして、第３開口幅を有するエッチング開口を前記特定層に形成する工程と、を備える半導体装置の製造方法。
2. 前記メイン開口の中心位置から前記第１ダミー開口および前記第２ダミー開口のそれぞれの中心位置までの開口ピッチは、１μｍ以上２μｍ以下である、請求項１に記載の半導体装置の製造方法。
3. 前記ダミー開口幅は、０．４μｍ以上０．７μｍ以下である、請求項１に記載の半導体装置の製造方法。
4. 前記第１開口幅は、０．６μｍ以上１μｍ以下である、請求項１に記載の半導体装置の製造方法。
5. 前記露光の波長は、３００ｎｍ以上であり、前記第３開口幅は、０．３μｍ以下である、請求項１に記載の半導体装置の製造方法。
6. 前記エッチング開口内に埋め込まれる埋込部を含むゲート電極を形成する工程をさらに備える、請求項１から５のいずれか一項に記載の半導体装置の製造方法。
7. 前記エッチング開口の形成後に前記第１レジスト層を除去する工程と、
   前記第１レジスト層が除去された前記特定層上に、前記エッチング開口を囲むように規定される外周を有するゲート形成領域を除いて、第２レジスト層を形成する工程と、
   前記ゲート形成領域において露出する前記エッチング開口内および前記特定層上に電極層を堆積し、前記エッチング開口内に埋め込まれる埋込部と、前記特定層上に設けられるフィールドプレートとを含むゲート電極を形成する工程と、
   前記ゲート電極の形成後に、前記第２レジスト層を除去する工程と、をさらに備える、請求項１から５のいずれか一項に記載の半導体装置の製造方法。
8. 前記エッチング開口の形成後に前記第１レジスト層を残したまま、前記エッチング開口内および前記第１レジスト層上に電極層を形成する工程と、
   前記エッチング開口を囲むように規定される外周を有するゲート形成領域において、前記電極層上に第２レジスト層を形成する工程と、
   前記第２レジスト層をマスクとして前記電極層をエッチング除去し、前記エッチング開口内に埋め込まれる埋込部と、前記特定層から離れて設けられるヘッド部とを含むゲート電極を形成する工程と、
   前記ゲート電極の形成後に、前記第１レジスト層および前記第２レジスト層を除去する工程と、をさらに備える、請求項１から５のいずれか一項に記載の半導体装置の製造方法。
9. 前記エッチング開口の形成後に前記第１レジスト層を除去する工程と、
   前記第１レジスト層が除去された前記特定層上に、前記エッチング開口を囲むように規定される外周を有するゲート形成領域を除いて、第２レジスト層を形成する工程と、
   前記ゲート形成領域において露出する前記エッチング開口内および前記特定層上と、前記第２レジスト層上とに電極層を形成する工程と、
   前記電極層上の前記ゲート形成領域に第３レジスト層を形成する工程と、
   前記第３レジスト層をマスクとして前記電極層をエッチング除去し、前記エッチング開口内に埋め込まれる埋込部と、前記特定層上に設けられるフィールドプレートと、前記特定層から離れて設けられるヘッド部とを含むゲート電極を形成する工程と、
   前記ゲート電極の形成後に、前記第２レジスト層および前記第３レジスト層を除去する工程と、をさらに備える、請求項１から５のいずれか一項に記載の半導体装置の製造方法。

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