KR20210004028A - 반도체 소자 - Google Patents
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Abstract
반도체층, 상기 반도체층 상에서 일 방향으로 상호 이격되는 소스 전극 및 드레인 전극, 상기 반도체층 상에서 상기 소스 전극 및 상기 드레인 전극을 덮는 제 1 절연층, 상기 제 1 절연층은 상기 반도체층을 노출시키는 제 1 트랜치를 갖고, 상기 제 1 절연층 상에 배치되고, 상기 제 1 트랜치와 연통되는 제 2 트랜치를 갖는 저유전 패턴, 및 상기 저유전 패턴 상에 배치되고, 상기 제 2 트랜치 및 상기 제 1 트랜치의 내로 연장되어 상기 반도체층의 상면과 접하는 게이트 전극을 포함하는 반도체 소자를 제공한다.
Description
본 발명은 반도체 소자에 관한 것으로, 상세하게는 반도체 소자의 게이트 전극 구조에 관한 것이다.
화합물 반도체 이종접합 전계효과 트랜지스터(HFET)는 화합물 반도체의 물성에 기반한 우수한 특성을 갖고 있으며, 높은 주파수 특성과 높은 전력밀도 및 큰 파괴전압 특성으로 인해 차세대 전력소자로 각광받고 있다. 현재, 전계효과 트랜지스터로 AlGaN/GaN 소자가 주목받고 있다. AlGaN/GaN 소자는 GaN 버퍼층과 더 넓은 에너지 밴드갭을 갖는 AlGaN 배리어층 사이의 접합면에 채널을 형성한다. AlGaN/GaN 소자는 높은 주파수 특성과 우수한 전력특성을 얻을 수 있다.
반도체 소자에 발생하는 기생 커패시턴스(parasitic capacitance)는 반도체 소자의 동작속도를 저하시킬 수 있다. 기생 커패시턴스는 완성된 반도체 소자의 여러 부분에 존재하면서 동작속도를 지연시킬 수 있다. 예를 들어, 기생 커패시턴스는 게이트 전극과 소스/드레인 또는 채널 사이의 유전막에 의한 게이트 주변 커패시턴스(gate fringe capacitance)일 수 있다. 이러한 게이트 전극 주변 커패시턴스는 게이트 전극의 특성을 열화시켜 게이트 동작속도의 지연(gate delay time)을 유발할 수 있다.
본 발명이 해결하고자 하는 과제는 고속 동작에 유리한 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구조적 안정성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 반도체층, 상기 반도체층 상에서 일 방향으로 상호 이격되는 소스 전극 및 드레인 전극, 상기 반도체층 상에서 상기 소스 전극 및 상기 드레인 전극을 덮는 제 1 절연층, 상기 제 1 절연층은 상기 반도체층을 노출시키는 제 1 트랜치를 갖고, 상기 제 1 절연층 상에 배치되고, 상기 제 1 트랜치와 연통되는 제 2 트랜치를 갖는 저유전 패턴, 및 상기 저유전 패턴 상에 배치되고, 상기 제 2 트랜치 및 상기 제 1 트랜치의 내로 연장되어 상기 반도체층의 상면과 접하는 게이트 전극을 포함할 수 있다.
실시예들에 따르면, 상기 제 2 트랜치는 상기 제 1 트랜치보다 넓은 폭을 가질 수 있다. 상기 제 1 트랜치는 상기 제 2 트랜치의 바닥면에 형성될 수 있다.
실시예들에 따르면, 상기 제 1 트랜치 및 상기 제 2 트랜치를 동일한 폭을 가질 수 있다. 평면적 관점에서 상기 제 1 트랜치와 상기 제 2 트랜치는 중첩될 수 있다.
실시예들에 따르면, 상기 게이트 전극은 상기 제 1 트랜치 및 상기 제 2 트랜치 내를 채우는 하부, 및 상기 하부로부터 상기 저유전 패턴의 상면 상으로 연장되는 상부를 포함할 수 있다. 상기 상부는 상기 하부보다 넓은 폭을 가질 수 있다.
실시예들에 따르면, 평면적 관점에서, 상기 하부로부터 상기 드레인 전극을 향하는 상기 상부의 일단까지의 거리는, 상기 하부로부터 상기 소스 전극을 향하는 상기 상부의 일단까지의 거리보다 클 수 있다.
실시예들에 따르면, 상기 저유전 패턴은 상기 게이트 전극의 상기 상부와 상기 제 1 절연층을 이격시킬 수 있다.
실시예들에 따르면, 상기 반도체층 상에서 상기 제 1 절연층, 상기 저유전 패턴 및 상기 게이트 전극을 덮는 제 2 절연층을 더 포함할 수 있다.
실시예들에 따르면, 상기 저유전 패턴은 상기 제 1 절연층과 상기 제 2 절연층 사이로 연장될 수 있다.
실시예들에 따르면, 상기 저유전 패턴의 두께는 0.1um 내지 1um일 수 있다.
실시예들에 따르면, 상기 저유전 패턴의 폭은 0.2um 내지 2um일 수 있다.
실시예들에 따르면, 상기 제 2 트랜치의 폭은 0.05um 내지 0.7um일 수 있다.
실시예들에 따르면, 상기 반도체층은 순차적으로 적층되는 에피층, 전이층, 버퍼층 및 배리어층을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 반도체층, 상기 반도체층 상의 제 1 절연층, 상기 제 1 절연층의 상면의 일부를 덮는 저유전 패턴, 및 상기 저유전 패턴 상에 배치되고, 상기 저유전 패턴 및 상기 제 1 절연층을 관통하여 상기 반도체층과 접하는 게이트 전극을 포함할 수 있다. 상기 저유전 패턴의 유전율은 상기 제 1 절연층의 유전율보다 낮을 수 있다. 상기 게이트 전극의 일부는 상기 저유전 패턴의 상면 상으로 연장될 수 있다.
실시예들에 따르면, 상기 제 1 절연층 내에 배치되는 상기 게이트 전극의 제 1 부분의 폭은, 상기 저유전 패턴 내에 배치되는 상기 게이트 전극의 제 2 부분의 폭보다 작을 수 있다.
실시예들에 따르면, 상기 제 1 절연층 내에 배치되는 상기 게이트 전극의 제 1 부분의 폭은, 상기 저유전 패턴 내에 배치되는 상기 게이트 전극의 제 2 부분의 폭과 동일할 수 있다.
실시예들에 따르면, 상기 반도체층 상에서 상기 게이트 전극의 양측에 배치되는 소스 전극 및 드레인 전극을 더 포함할 수 있다. 상기 저유전 패턴의 상기 상면 상으로 연장되는 상기 게이트 전극의 상기 일부는 상기 소스 전극보다 상기 드레인 전극에 더 인접하여 배치될 수 있다.
실시예들에 따르면, 상기 저유전 패턴은 상기 제 1 절연층의 상면 전체를 덮을 수 있다.
실시예들에 따르면, 상기 반도체층 상에서 상기 제 1 절연층, 상기 저유전 패턴 및 상기 게이트 전극을 덮는 제 2 절연층을 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 게이트 전극의 상부와 채널 사이에 저유전 패턴을 가질 수 있다. 게이트 전극과 주변 구성요소 사이에 발생하는 외부 커패시턴스은 매우 작은 값을 가질 수 있다. 따라서, 반도체 소자의 구동 시 기생 커패시터에 구속되는 캐리어들이 적어, 반도체 소자는 고속 동작에 유리할 수 있다.
더하여, 저유전 패턴이 게이트 전극의 상부를 아래에서부터 지지할 수 있으며, 이에 따라 게이트 전극이 쓰러지거나 무너지지 않을 수 있다. 즉, 반도체 소자의 구조적 안정성이 향상될 수 있다.
본 발명에 따르면, 반도체층과 접하는 게이트 전극의 제 1 부분의 폭이 작을 수 있다. 이에 따라, 게이트 전극과 채널 사이의 커패시턴스가 작을 수 있으며, 반도체 소자의 고속 동작에 유리할 수 있다. 또한, 제 2 부분이 제 1 부분보다 넓은 폭을 가짐에 따라, 게이트 전극에서 가장 넓은 폭을 갖는 상부를 안정적으로 지지할 수 있으며, 게이트 전극이 구조적으로 안전할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자 외에 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막질로 언급된 막질이 다른 실시 예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 나타낸다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 도면들 참조하여 본 발명의 개념에 따른 반도체 소자를 설명한다. 도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도로, 설명의 편의를 위하여 일부 구성은 생략하였다. 도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1의 A-A'선에 따른 단면에 해당한다. 도 2에서는 설명의 편의를 위해 소자 내에 형성되는 커패시터 및 저항을 함께 도시하였다. 도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명 하기 위한 단면도다.
도 1 및 도 2를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판, 금속 기판, 사파이어 기판 또는 다이아몬드 기판을 포함할 수 있다. 예를 들어, 반도체 기판은 실리콘(Si), 실리콘 카바이드(SiC), 갈륨 아세나이드(GaAs), 갈륨 나이트라이드(GaN), 갈륨 포스파이드(GaP) 또는 인듐 포스파이드(InP)를 포함할 수 있다. 예를 들어, 금속 기판은 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다. 그러나, 기판(100)이 이에 한정되는 것은 아니다.
기판(100) 상에 반도체층(200)이 제공될 수 있다. 상세하게는, 반도체층(200)은 기판(100) 상에 순차적으로 적층되는 전이층(210), 버퍼층(220) 및 배리어층(230)을 포함하는 에피층일 수 있다.
전이층(210)은 나이트라이드(GaN), 알루미늄 나이트라이드(AlN) 또는 알루미늄 갈륨 나이트라이드(AlGaN)을 포함할 수 있다. 전이층(210)은 기판(100)과 버퍼층(220)의 격자 불일치 또는 열팽창 계수 차이를 감소시킬 수 있다. 일 실시예에 따르면, 전이층(210)은 제공되지 않을 수 있다.
버퍼층(220) 및 배리어층(230)은 화합물 반도체를 포함할 수 있다. 예를 들어, 버퍼층(220) 및 배리어층(230) 각각은 갈륨 나이트라이드(GaN), 인듐 나이트라이드(InN), 알루미늄 나이트라이드(AlN), 갈륨 아세나이드(GaAs), 인듐 갈륨 나이트라이드(InGaN), 알루미늄 갈륨 나이트라이드(AlGaN), 인듐 알루미늄 갈륨 나이트라이드(InAlGaN), 알루미늄 인듐 나이트라이드(AlInN), 알루미늄 갈륨 아세나이드(AlGaAs), 인듐 갈륨 아세나이드(InGaAs), 알루미늄 인듐 갈륨 아세나이드(AlInGaAs), 갈륨 포스파이드(GaP), 알루미늄 갈륨 포스파이드(AlGaP), 인듐 갈륨 포스파이드(InGaP), 알루미늄 인듐 갈륨 포스파이드(AlInGaP) 또는 인듐 포스파이드(InP)를 포함할 수 있다. 이때, 버퍼층(220)과 배리어층(230)은 서로 다른 물질을 포함할 수 있다. 배리어층(230)의 에너지 밴드갭은 버퍼층(220)의 에너지 밴드갭보다 클 수 있다. 예를 들어, 버퍼층(220)은 갈륨 나이트라이드(GaN)을 포함하고, 배리어층(230)은 알루미늄 갈륨 나이트라이드(AlGaN)을 포함할 수 있다. 버퍼층(220) 및 배리어층(230)은 불순물이 도핑되지 않을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 버퍼층(220) 및 배리어층(230)은 필요에 따라 소정의 불순물이 도핑될 수 있다. 배리어층(230)은 10nm 내지 100nm의 두께를 가질 수 있다. 바람직하게는, 배리어층(230)의 두께는 30nm 이하일 수 있다.
버퍼층(220)에 채널(CH)이 형성될 수 있다. 일 예로, 버퍼층(220)과 배리어층(230)의 이종접합에 의해 분극이 발생하여, 버퍼층(220)과 배리어층(230)의 경계 부근에서 2-DEG(2-dimensional electron gas) 형태의 채널(CH)이 제공될 수 있다. 상기 2-DEG 형태의 채널(CH)은 고전자 이동도 트랜지스터(HEMT; High Electron Mobility Transistor)의 채널로 이용될 수 있다.
도시하지는 않았으나, 버퍼층(220)과 배리어층(230)의 사이에 중간층(미도시)이 재개될 수 있다. 상기 중간층(미도시)은 1nm 내지 10nm의 두께를 가질 수 있다. 상기 중간층(미도시)은 알루미늄 나이트라이드(AlN)을 포함할 수 있다. 상기 중간층(미도시)은 버퍼층(220)과 배리어층(230) 사이의 계면의 특성을 향상시켜, 상기 채널(CH)의 전자 이동도를 향상시킬 수 있다.
배리어층(230) 상에 소스 전극(310) 및 드레인 전극(320)이 배치될 수 있다. 소스 전극(310)과 드레인 전극(320)은 제 1 방향(D1)으로 상호 이격될 수 있다. 소스 전극(310)과 드레인 전극(320)은 제 2 방향(D2)으로 연장될 수 있다. 여기서, 제 1 방향(D1) 및 제 2 방향(D2)은 기판(100)의 상면에 평행하고, 상호 수직한 방향으로 정의될 수 있다. 소스 전극(310) 및 드레인 전극(320)은 반도체층(200)의 채널(CH)과 함께 하나의 트랜지스터를 구성할 수 있다. 도 1에 도시된 바와는 다르게, 소스 전극(310) 및 드레인 전극(320) 각각은 복수로 제공될 수 있으며, 복수로 제공된 소스 전극들(310)은 제 2 방향(D2)으로 배열될 수 있고, 복수로 제공된 드레인 전극들(320)은 제 2 방향(D2)으로 배열될 수 있다. 이 경우, 한 쌍의 소스 전극(310) 및 드레인 전극(320)은 반도체층(200)의 채널(CH)과 함께 하나의 트랜지스터를 구성할 수 있다.
배리어층(230) 상에 제 1 절연층(410)이 배치될 수 있다. 제 1 절연층(410)은 배리어층(230)의 상면, 소스 전극(310) 및 드레인 전극(320)을 덮을 수 있다. 제 1 절연층(410)의 두께는 10nm 내지 100nm일 수 있다. 제 1 절연층(410)의 두께가 100nm보다 클 경우, 제 1 절연층(410)으로부터 반도체층(200) 및 기판(100)에 스트레스가 가해질 수 있으며, 반도체층(200) 및 기판(100)에 휨(bowing) 현상이 발생할 수 있다. 제 1 절연층(410)은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 고유전물질을 포함할 수 있다. 예를 들어, 고유전 물질은 알루미늄 산화물(Al2O3)을 포함할 수 있다. 제 1 절연층(410)은 배리어층(230) 표면에 전하가 트랩핑(trapping)되는 것을 방지할 수 있다.
제 1 절연층(410)은 제 1 트랜치(T1)를 가질 수 있다. 제 1 트랜치(T1)는 소스 전극(310)과 드레인 전극(320) 사이에 위치할 수 있다. 제 1 트랜치(T1)는 제 1 절연층(410)을 수직으로 관통하여 배리어층(230)의 상면을 노출시킬 수 있다.
제 1 절연층(410) 상에 저유전 패턴(510)이 배치될 수 있다. 저유전 패턴(510)은 제 1 절연층(410)의 상면 일부를 덮을 수 있다. 평면적 관점에서, 저유전 패턴(510)은 소스 전극(310) 및 드레인 전극(320) 사이에 배치될 수 있다. 저유전 패턴(510)은 소스 전극들(310)과 드레인 전극들(320) 사이를 가로지르도록 제 2 방향(D2)으로 연장될 수 있다. 저유전 패턴(510)은 소스 전극(310) 및 드레인 전극(320)과 이격될 수 있다. 저유전 패턴(510)의 두께(TL)은 0.01um 내지 1um일 수 있다. 저유전 패턴(510)의 제 1 방향(D1)의 폭은 0.2um 내지 2um일 수 있다. 저유전 패턴(510)의 유전율은 제 1 절연층(410)보다 낮을 수 있다. 저유전 패턴(510)의 유전율은 1 내지 3일 수 있다. 저유전 패턴(510)은 HSQ(hydrogen silsesquioxane)을 포함할 수 있다.
소스 전극(310) 및 드레인 전극(320)이 복수로 제공되는 경우, 저유전 패턴(510)은 복수로 제공될 수 있다. 이 경우, 복수의 저유전 패턴들(510)은 각각 한 쌍의 소스 전극(310) 및 드레인 전극(320) 사이에 배치될 수 있다.
저유전 패턴(510)은 제 2 트랜치(T2)를 가질 수 있다. 제 2 트랜치(T2)는 저유전 패턴(510)을 수직으로 관통하여 제 1 절연층(410)의 상면 및 제 1 트랜치(T1)를 노출시킬 수 있다. 도 1에서는 제 2 트랜치(T2)가 저유전 패턴(510)을 제 2 방향(D2)을 따라 가로지르고, 저유전 패턴(510)이 제 2 트랜치(T2)에 의해 두 부분으로 나뉘는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 트랜치(T2)는 저유전 패턴(510)을 가로지르지 않을 수 있으며, 평면적으로 제 2 트랜치(T2)는 저유전 패턴(510)에 둘러싸인 형상을 가질 수 있다. 즉, 제 2 트랜치(T2)는 저유전 패턴(510)의 내측에 형성된 관통 홀 형상을 가질 수 있다. 제 1 트랜치(T1)는 제 2 트랜치(T2)의 바닥면에 형성될 수 있으며, 제 2 트랜치(T2) 및 제 1 트랜치(T1)에 의해 배리어층(230)의 상면의 일부가 노출될 수 있다. 즉, 제 2 트랜치(T2)는 제 1 트랜치(T1)와 연통될 수 있다. 이때, 제 2 트랜치(T2)의 폭(d2)은 제 1 트랜치(T1)의 폭(d1)보다 클 수 있다. 평면적 관점에서는, 제 1 트랜치(T1)는 제 2 트랜치(T2)의 내측에 위치할 수 있다. 예를 들어, 제 2 트랜치(T2)의 폭(d2)과 제 1 트랜치(T1)의 폭(d1)의 차이는 약 0.2um일 수 있다. 제 1 트랜치(T1)의 폭(d1)은 0.05um 내지 0.5um이고, 제 2 트랜치(T2)의 폭(d2)은 0.05um 내지 0.7um일 수 있다.
실시예들에 따르면, 저유전 패턴(510)은 소스 전극(310) 및 드레인 전극(320) 각각으로부터 동일한 거리에 위치할 수도 있고, 소스 전극(310)에 더 가깝게 위치할 수도 있다. 이때, 제 2 트랜치(T2)는 저유전 패턴(510)의 중심부에 배치될 수 있다.
다른 실시예들에 따르면, 저유전 패턴(510)은 소스 전극(310)보다 드레인 전극(320)에 더 가깝도록 배치될 수 있다. 도 3에 도시된 바와 같이, 제 2 트랜치(T2)는 소스 전극(310) 및 드레인 전극(320)으로부터 동일한 거리에 위치할 수도 있고, 소스 전극(310)에 더 가깝게 위치할 수도 있다. 이때, 제 2 트랜치(T2)로부터 드레인 전극(320)과 인접한 저유전 패턴(510)의 일단까지의 거리(L1)는 제 2 트랜치(T2)로부터 소스 전극(310)과 인접한 저유전 패턴(510)의 타단까지의 거리(L2)보다 클 수 있다. 즉, 저유전 패턴(510)이 제 2 트랜치(T2)로부터 드레인 전극(320)을 향해 연장된 거리(L1)는 소스 전극(310)을 향해 연장된 거리(L2)보다 클 수 있다. 이하 도 2의 실시예를 기준으로 계속 설명하도록 한다.
저유전 패턴(510) 상에 게이트 전극(330)이 배치될 수 있다. 게이트 전극(330)은 소스 전극(310)과 드레인 전극(320) 사이에서, 제 2 방향(D2)으로 연장될 수 있다. 게이트 전극(330)은 소스 전극(310) 및 드레인 전극(320)으로부터 이격될 수 있다. 게이트 전극(330)은 저유전 패턴(510) 및 제 1 절연층(410)을 관통하여 배리어층(230)의 상면과 접할 수 있다. 상세하게는, 게이트 전극(330)은 저유전 패턴(510)의 상면 상에 위치하는 상부(332), 및 제 1 트랜치(T1)와 제 2 트랜치(T2)를 채우는 하부(334)를 포함할 수 있다.
게이트 전극(330)의 하부(334)는 제 1 트랜치(T1)를 채우는 제 1 부분(338) 및 제 2 트랜치(T2)를 채우는 제 2 부분(336)을 가질 수 있다. 즉, 제 1 부분(338)은 제 1 절연층(410)에 의해 둘러싸이는 게이트 전극(330)의 일부이고, 제 2 부분(336)은 저유전 패턴(510)에 의해 둘러싸이는 게이트 전극(330)의 다른 일부일 수 있다. 제 1 트랜치(T1) 및 제 2 트랜치(T2)의 폭들(d1, d2)에 따라, 제 1 부분(338)의 폭(실질적으로 제 1 트랜치(T1)의 폭(d1)과 동일하며, 이하 동일한 참조부호를 사용하도록 한다.)은 제 2 부분(336)의 폭(실질적으로 제 2 트랜치(T2)의 폭(d2)과 동일하며, 이하 동일한 참조부호를 사용하도록 한다.)보다 작을 수 있다. 제 1 부분(338)의 폭(d1)은 0.05um 내지 0.5um이고, 제 2 부분(336)의 폭(d2)은 0.05um 내지 0.7um일 수 있다.
본 발명에 따르면, 반도체층(200)과 접하는 게이트 전극(330)의 제 1 부분(338)의 폭(d1)이 작을 수 있다. 이에 따라, 게이트 전극(330)과 채널(CH) 사이의 커패시턴스가 작을 수 있으며, 반도체 소자의 고속 동작에 유리할 수 있다. 또한, 제 2 부분(336)이 제 1 부분(338)보다 넓은 폭을 가짐에 따라, 게이트 전극(330)에서 가장 넓은 폭을 갖는 상부(332)를 안정적으로 지지할 수 있으며, 게이트 전극(330)이 구조적으로 안전할 수 있다.
게이트 전극(330)의 상부(332)는 제 2 부분(336)보다 넓은 폭을 가질 수 있다. 상부(332)는 제 2 부분(336)의 전체 및 저유전 패턴(510)의 상면 일부를 덮을 수 있다. 게이트 전극(330)의 상부(332)는 하부(334)의 상단으로부터 제 1 방향(D1)의 양측으로 돌출된 형상을 가질 수 있다. 즉, 게이트 전극(330)의 하부(334) 및 상부(332)는 T 형상의 단면을 가질 수 있다.
본 발명의 실시예들에 따르면, 게이트 전극(330)의 상부(332)가 넓은 면적을 가질 수 있으며, 이에 따라 게이트 전극(330)에 연결되는 콘택 등을 형성하기 용이할 수 있다. 또한, 게이트 전극(330)이 넓은 면적을 가짐에 따라, 게이트 전극(330)의 저항이 작고, 발열이 적을 수 있다.
다른 실시예들에 따르면, 게이트 전극(330)은 다양한 형상을 가질 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 게이트 전극(330)의 상부(332)는 드레인 전극(320)을 향하여 연장될 수 있다. 상세하게는, 게이트 전극(330)의 상부(332)가 하부(334)의 상단으로부터 드레인 전극(320)과 인접한 제 1 단부(E1)까지의 거리(L3)는 하부(334)의 상단으로부터 소스 전극(310)과 인접한 제 2 단부(E2)까지의 거리(L4)보다 클 수 있다. 이에 따라, 게이트 전극(330)의 하부(334) 및 상부(332)는 Γ 형상의 단면을 가질 수 있다. 또는, 도시된 바와는 다르게, 게이트 전극(330)의 하부(334) 및 상부(332)는 Y 형상의 단면을 가질 수 있다. 이하 도 2의 실시예를 기준으로 계속 설명한다.
반도체 소자는 게이트 전극(330)과 소스 전극(310) 및 드레인 전극(320) 사이에 형성되는 고유 커패시턴스(intrinsic capacitance, Ci) 및 외부 커패시턴스(extrinsic capacitance, Ce)를 가질 수 있다. 외부 커패시턴스(Ce)은 게이트 전극(330)과 주변 구성요소 사이에 발생하는 기생 커패시턴스일 수 있다.
게이트 전극(330)이 제 1 절연층(410)에 둘러싸여 있는 경우, 절연 물질로 형성되는 제 1 절연층(410)은 5 이상의 유전 상수를 가질 수 있다. 이 경우, 게이트 전극(330)과 주변 구성요소 사이에 발생하는 외부 커패시턴스가 매우 높을 값을 가질 수 있다. 따라서, 반도체 소자의 구동 시 캐리어들이 기생 커패시터에 구속되어 반도체 소자의 동작 속도가 저하될 수 있다.
본 발명에 따른 반도체 소자는 게이트 전극(330)의 상부(332)와 채널(CH) 사이에 저유전 패턴(510)을 가질 수 있다. 저유전 패턴(510)은 약 3.5 이하의 유전 상수를 가질 수 있다. 이에 따라, 본 발명의 실시예에 따른 반도체 소자에서, 게이트 전극(330)과 주변 구성요소 사이에 발생하는 외부 커패시턴스(Ce)은 1 내지 3의 매우 작은 값을 가질 수 있다. 따라서, 반도체 소자의 구동 시 기생 커패시터에 구속되는 캐리어들이 적어, 반도체 소자는 고속 동작에 유리할 수 있다. 더하여, 저유전 패턴(510)이 게이트 전극(330)의 상부(332)를 아래에서부터 지지할 수 있으며, 이에 따라 게이트 전극(330)이 쓰러지거나 무너지지 않을 수 있다. 즉, 반도체 소자의 구조적 안정성이 향상될 수 있다.
도 1 및 도 2를 계속 참조하여, 제 1 절연층(410) 상에 제 2 절연층(420)이 배치될 수 있다. 제 2 절연층(420)은 제 1 절연층(410)의 상면, 저유전 패턴(510) 및 게이트 전극(330)을 덮을 수 있다. 제 2 절연층(420)은 BCB(benzocyclobutene), 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 고유전 물질을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도다. 이하의 실시예들에서, 도 1 및 도 2의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 및 도 2의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 4를 참조하여, 기판(100) 상에 반도체층(200)이 배치될 수 있다. 반도체층(200)은 기판(100) 상에 순차적으로 적층되는 전이층(210), 버퍼층(220) 및 배리어층(230)을 포함할 수 있다. 배리어층(230) 상에 소스 전극(310) 및 드레인 전극(320)이 배치될 수 있다.
배리어층(230) 상에 제 1 절연층(410)이 배치될 수 있다. 제 1 절연층(410)은 배리어층(230)의 상면, 소스 전극(310) 및 드레인 전극(320)을 덮을 수 있다. 제 1 절연층(410)은 제 1 트랜치(T1)를 가질 수 있다. 제 1 트랜치(T1)는 제 1 절연층(410)을 수직으로 관통하여 배리어층(230)의 상면을 노출시킬 수 있다.
제 1 절연층(410) 상에 저유전 패턴(510)이 배치될 수 있다. 저유전 패턴(510)은 제 1 절연층(410)의 상면 일부를 덮을 수 있다. 저유전 패턴(510)은 소스 전극(310) 및 드레인 전극(320)과 이격될 수 있다. 저유전 패턴(510)은 제 2 트랜치(T2)를 가질 수 있다. 제 2 트랜치(T2)는 저유전 패턴(510)을 수직으로 관통할 수 있다. 이때, 제 2 트랜치(T2)의 폭(d2')은 제 1 트랜치(T1)의 폭(d1)과 동일할 수 있다. 평면적 관점에서는, 제 1 트랜치(T1)는 제 2 트랜치(T2)와 오버랩될 수 있다. 즉, 제 1 트랜치(T1)와 제 2 트랜치(T2)는 일적한 폭을 갖는 하나의 관통 홀을 형성할 수 있다. 제 2 트랜치(T2)와 제 1 트랜치(T1)에 의해 배리어층(230)의 상면의 일부가 노출될 수 있다. 제 1 트랜치(T1)의 폭(d1) 및 제 2 트랜치(T2)의 폭(d2')은 0.05um 내지 0.5um일 수 있다.
저유전 패턴(510) 상에 게이트 전극(330)이 배치될 수 있다. 게이트 전극(330)은 소스 전극(310)과 드레인 전극(320) 사이에서 배치될 수 있다. 게이트 전극(330)은 저유전 패턴(510) 및 제 1 절연층(410)을 관통하여 배리어층(230)의 상면과 접할 수 있다. 상세하게는, 게이트 전극(330)은 저유전 패턴(510)의 상면 상에 위치하는 상부(332), 및 제 1 트랜치(T1)와 제 2 트랜치(T2)를 채우는 하부(334)를 포함할 수 있다. 게이트 전극(330)의 하부(334)는 0.05um 내지 0.5um의 폭을 가질 수 있다.
본 발명에 따르면, 게이트 전극(330)의 하부(334) 전체의 폭이 작을 수 있다. 이에 따라 게이트 전극(330)과 채널(CH) 사이의 커패시턴스가 작을 수 있으며, 반도체 소자의 고속 동작에 유리할 수 있다.
다른 실시예들에 따르면, 게이트 전극(330)은 다양한 형상을 가질 수 있다. 예를 들어, 도 3을 참조하여 설명한 바와 같이, 게이트 전극(330)의 상부(332)는 드레인 전극(320)을 향하여 연장될 수 있다. 이에 따라, 게이트 전극(330)의 하부(334) 및 상부(332)는 Γ 형상의 단면을 가질 수 있다. 또는, 도시된 바와는 다르게, 게이트 전극(330)의 하부(334) 및 상부(332)는 Y 형상의 단면을 가질 수 있다.
제 1 절연층(410) 상에 제 2 절연층(420)이 배치될 수 있다. 제 2 절연층(420)은 제 1 절연층(410)의 상면, 저유전 패턴(510) 및 게이트 전극(330)을 덮을 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도다.
도 5를 참조하여, 기판(100) 상에 반도체층(200)이 배치될 수 있다. 반도체층(200)은 기판(100) 상에 순차적으로 적층되는 전이층(210), 버퍼층(220) 및 배리어층(230)을 포함할 수 있다. 배리어층(230) 상에 소스 전극(310) 및 드레인 전극(320)이 배치될 수 있다.
배리어층(230) 상에 제 1 절연층(410)이 배치될 수 있다. 제 1 절연층(410)은 배리어층(230)의 상면, 소스 전극(310) 및 드레인 전극(320)을 덮을 수 있다. 제 1 절연층(410)은 제 1 트랜치(T1)를 가질 수 있다. 제 1 트랜치(T1)는 제 1 절연층(410)을 수직으로 관통하여 배리어층(230)의 상면을 노출시킬 수 있다.
제 1 절연층(410) 상에 저유전 패턴(510')이 배치될 수 있다. 저유전 패턴(510')은 제 1 절연층(410)의 상면 전체를 덮는 물질층(즉, 저유전층)일 수 있다. 저유전 패턴(510')은 소스 전극(310) 및 드레인 전극(320)을 덮을 수 있다. 저유전 패턴(510')은 제 2 트랜치(T2)를 가질 수 있다. 제 2 트랜치(T2)는 저유전 패턴(510')을 수직으로 관통할 수 있다. 제 1 트랜치(T1)와 제 2 트랜치(T2)는 일적한 폭을 갖는 하나의 관통 홀을 형성할 수 있다. 제 2 트랜치(T2)와 제 1 트랜치(T1)에 의해 배리어층(230)의 상면의 일부가 노출될 수 있다.
저유전 패턴(510') 상에 게이트 전극(330)이 배치될 수 있다. 게이트 전극(330)은 소스 전극(310)과 드레인 전극(320) 사이에서 배치될 수 있다. 게이트 전극(330)은 저유전 패턴(510') 및 제 1 절연층(410)을 관통하여 배리어층(230)의 상면과 접할 수 있다.
제 1 절연층(410) 상에 제 2 절연층(420)이 배치될 수 있다. 제 2 절연층(420)은 저유전 패턴(510') 및 게이트 전극(330)을 덮을 수 있다. 즉, 저유전 패턴(510')은 게이트 전극(330)의 상부(332)와 제 1 절연층(410)의 사이로부터 제 1 절연층(410)과 제 2 절연층(420)의 사이로 연장되는 형상일 수 있다.
본 발명의 실시예들에 따르면, 저유전 패턴(510')은 게이트 전극(330)의 상부(332)와 채널(CH) 사이에만 제공되는 것이 아니라, 게이트 전극(330)과 소스 전극(310) 사이 및 게이트 전극(330)과 드레인 전극(320) 사이에도 제공될 수 있다. 이에 따라, 게이트 전극(330)과 소스 전극(310) 및 드레인 전극(320) 사이에 형성되는 커패시턴스가 작을 수 있으며, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 6을 참조하여, 기판(100) 상에 반도체층(200)이 형성될 수 있다. 반도체층(200)은 에피택시얼 성장(epitaxial growth) 공정을 통해 형성될 수 있다. 상세하게는, 반도체층(200)은 기판(100) 상에 전이층(210), 버퍼층(220) 및 배리어층(230)을 순차적으로 성장시켜 형성될 수 있다.
기판(100)은 반도체 기판, 금속 기판, 사파이어 기판 또는 다이아몬드 기판을 포함할 수 있다.
전이층(210)은 나이트라이드(GaN), 알루미늄 나이트라이드(AlN) 또는 알루미늄 갈륨 나이트라이드(AlGaN)을 포함할 수 있다.
버퍼층(220) 및 배리어층(230)은 화합물 반도체를 포함할 수 있다. 예를 들어, 버퍼층 및 배리어층 각각은 갈륨 나이트라이드(GaN), 인듐 나이트라이드(InN), 알루미늄 나이트라이드(AlN), 갈륨 아세나이드(GaAs), 인듐 갈륨 나이트라이드(InGaN), 알루미늄 갈륨 나이트라이드(AlGaN), 인듐 알루미늄 갈륨 나이트라이드(InAlGaN), 알루미늄 인듐 나이트라이드(AlInN), 알루미늄 갈륨 아세나이드(AlGaAs), 인듐 갈륨 아세나이드(InGaAs), 알루미늄 인듐 갈륨 아세나이드(AlInGaAs), 갈륨 포스파이드(GaP), 알루미늄 갈륨 포스파이드(AlGaP), 인듐 갈륨 포스파이드(InGaP), 알루미늄 인듐 갈륨 포스파이드(AlInGaP) 또는 인듐 포스파이드(InP)를 포함할 수 있다.
배리어층(230) 상에 소스 전극(310) 및 드레인 전극(320)이 형성될 수 있다. 예를 들어, 배리어층(230) 상에 금속막을 증착한 후, 상기 금속막을 패터닝하여 소스 전극(310) 및 드레인 전극(320)이 형성될 수 있다. 소스 전극(310) 및 드레인 전극(320)은 제 1 방향(D1)으로 상호 이격되도록 형성될 수 있다.
도 1 및 도 7을 참조하여, 배리어층(230) 상에 제 1 절연층(410)이 형성될 수 있다. 제 1 절연층(410)은 배리어층(230) 상에 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 고유전 물질을 증착하여 형성될 수 있다. 제 1 절연층(410)은 배리어층(230)의 상면, 소스 전극(310) 및 드레인 전극(320)을 덮도록 형성될 수 있다.
제 1 절연층(410)에 제 1 트랜치(T1)가 형성될 수 있다. 예를 들어, 제 1 절연층(410) 상에 감광막이 증착될 수 있다. 상기 감광막을 이빔 리소그래피(e-beam lithography) 또는 포토 리소그래피(photo lithography)를 통해 패터닝한 후, 상기 패터닝된 감광막을 마스크로 제 1 절연층(410) 상에 건식 식각 공정을 수행하여 제 1 트랜치(T1)가 형성될 수 있다. 제 1 트랜치(T1)는 소스 전극(310)과 드레인 전극(320) 사이에 위치하도록 형성될 수 있다. 제 1 트랜치(T1)의 폭(d1)은 0.05um 내지 0.5um일 수 있다.
도 1 및 도 8을 참조하여, 제 1 절연층(410) 상에 저유전 패턴(510)이 형성될 수 있다. 예를 들어, 제 1 절연층(410) 상에 저유전 물질을 도포하여 저유전 물질층이 형성될 수 있다. 상기 저유전 물질은 HSQ(hydrogen silsesquioxane)을 포함할 수 있으며, 상기 도포 공정은 스핀 코팅(spin coating) 공정을 포함할 수 있다. 상기 저유전 물질층은 하드 베이크 공정과 같은 열처리 공정을 통해 경화될 수 있다. 상기 열처리 공정은 350℃ 내지 450℃에서 수행될 수 있다. 이후, 상기 경화된 저유전 물질층을 패터닝하여 저유전 패턴(510)이 형성될 수 있다. 일 예로, 상기 저유전 물질층의 일부에 전지빔이 조사되어 저유전 패턴(510)이 형성되고, 전자빔이 조사되지 않은 상기 저유전 물질층의 나머지 부분은 제거될 수 있다. 상기 저유전 물질층은 전자빔의 조사에 의해 유전 상수가 낮아질 수 있다. 예를 들어, HSQ의 유전율은 전자빔의 조사에 의해 약 2.8로 낮아질 수 있다. 저유전 패턴(510)은 소스 전극(310)과 드레인 전극(320) 사이에 형성될 수 있다.
저유전 패턴(510)에 제 2 트랜치(T2)가 형성될 수 있다. 예를 들어, 제 2 트랜치(T2)는 상기 저유전 물질층의 패터닝 공정 시 함께 형성될 수 있다. 또는, 제 2 트랜치(T2)는 저유전 패턴(510)이 형성된 후 별도의 식각 공정을 통해 형성될 수도 있다. 제 2 트랜치(T2)는 저유전 패턴(510)을 수직으로 관통하도록 형성될 수 있다. 제 2 트랜치(T2)는 제 1 트랜치(T1)의 폭(d1)보다 큰 폭(d2)을 갖도록 형성될 수 있다. 제 2 트랜치(T2)는 제 1 트랜치(T1) 및 제 1 절연층(410)의 상면 일부를 노출시킬 수 있다.
도 1 및 도 9를 참조하여, 저유전 패턴(510) 상에 게이트 전극(330)이 형성될 수 있다. 예를 들어, 제 1 절연층(410) 및 저유전 패턴(510) 상에 감광막을 패터닝한 후, 금속막을 형성하고, 리프트 오프를 실시하여 게이트 전극(330)이 형성될 수 있다. 상기 금속막의 증착 공정 중, 상기 금속막은 제 1 트랜치(T1) 및 제 2 트랜치(T2)를 채울 수 있다. 이에 따라, 게이트 전극(330)은 저유전 패턴(510) 및 제 1 절연층(410)을 관통하여 배리어층(230)과 접할 수 있다.
본 발명에 따르면, 제 2 트랜치(T2)의 폭(d2)이 제 1 트랜치(T1)의 폭(d1)보다 클 수 있다. 이에 따라, 상기 금속막의 증착 공정 시, 상기 금속막이 제 1 트랜치(T1) 및 제 2 트랜치(T2)를 채우기 용이할 수 있으며, 제 1 트랜치(T1) 및 제 2 트랜치(T2) 내에 기공이 생기지 않을 수 있다.
이에 반해, 제 2 트랜치(T2)의 폭(d2)이 제 1 트랜치(T1)와 동일하거나 더 작은 경우, 제 1 트랜치(T1) 및 제 2 트랜치(T2)의 높은 종횡비로 인해, 제 1 트랜치(T1) 내에 상기 금속막이 채워지기 어려울 수 있다. 이 경우, 제 1 트랜치(T1) 내에 기공이 생길 수 있으며, 게이트 전극(330) 내의 저항이 증가할 수 있고, 게이트 전극(330)과 반도체층(200) 사이에서 전기적 특성이 크게 저하될 수 있다.
다른 실시예들에 따르면, 상기 금속막은 드레인 전극(320)에 더 인접하도록 패터닝될 수 있다. 이 경우 도 3의 반도체 소자가 제조될 수 있다.
도 1 및 도 2를 다시 참조하여, 제 1 절연층(410) 상에 제 2 절연층(420)이 형성될 수 있다. 제 2 절연층(420)은 제 1 절연층(410)의 상면, 저유전 패턴(510) 및 게이트 전극(330)을 덮도록 형성될 수 있다. 제 2 절연층(420)은 반도체 소자를 보호하기 위한 보호층일 수 있고, 또는 MMIC(Monolithic Microwave Integrated Circuit)의 금속-절연막-금속 커패시터에 사용되는 절연막일 수 있다.
상기와 같이 도 2의 반도체 소자가 제조될 수 있다.
도 10 내지 도 13는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 10을 참조하여, 도 6의 결과물 상에 제 1 절연층(410)이 형성될 수 있다. 제 1 절연층(410)은 배리어층(230)을 덮도록 형성될 수 있다. 제 1 절연층(410)은 배리어층(230) 상에 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 고유전물질을 증착하여 형성될 수 있다. 제 1 절연층(410)은 배리어층(230)의 상면, 소스 전극(310) 및 드레인 전극(320)을 덮도록 형성될 수 있다.
도 1 및 도 11을 참조하여, 제 1 절연층(410) 상에 저유전 패턴(510)이 형성될 수 있다. 예를 들어, 제 1 절연층(410) 상에 HSQ와 같은 저유전 물질으로 스핀 코팅 등의 도포 공정을 수행하여 저유전 물질층이 형성될 수 있다. 상기 저유전 물질층에 열처리 공정이 수행될 수 있다. 이후, 상기 저유전 물질층을 패터닝하여 저유전 패턴(510)이 형성될 수 있다. 일 예로, 상기 저유전 물질층의 일부에 전지빔이 조사되어 저유전 패턴(510)이 형성되고, 전자빔이 조사되지 않은 상기 저유전 물질층의 나머지 부분은 제거될 수 있다. 저유전 패턴(510)은 소스 전극(310)과 드레인 전극(320) 사이에 형성될 수 있다.
도 1 및 도 12를 참조하여, 제 1 절연층(410) 및 저유전 패턴(510)을 관통하는 트랜치(T)가 형성될 수 있다. 예를 들어, 저유전 패턴(510) 상에 감광막이 증착될 수 있다. 상기 감광막을 이빔 리소그래피 또는 포토 리소그래피를 통해 패터닝한 후, 상기 패터닝된 감광막을 마스크로 저유전 패턴(510) 및 제 1 절연층(410)에 식각 공정을 수행하여 트랜치(T)가 형성될 수 있다. 이때, 저유전 패턴(510) 및 제 1 절연층(410)은 서로 다른 공정을 통해 식각될 수 있다. 예를 들어, 저유전 패턴(510)은 반응성 이온 식각(RIE; Reactive Ion Etching)을 통해 식각되고, 제 1 절연층(410)은 유도 결함 플라즈마(ICP; Inductively Coupled Plasma)를 이용하여 식각될 수 있다. 트랜치(T)는 제 1 절연층(410)을 식각하여 형성되는 제 1 트랜치(T1) 및 저유전 패턴(510)을 식각하여 형성되는 제 2 트랜치(T2)를 가질 수 있다. 트랜치(T)의 폭(d)은 0.05um 내지 0.5um일 수 있다.
도 1 및 도 13을 참조하여, 저유전 패턴(510) 상에 게이트 전극(330)이 형성될 수 있다. 게이트 전극(330)을 형성하는 방법은 도 9를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 예를 들어, 제 1 절연층(410) 및 저유전 패턴(510) 상에 감광막을 패터닝한 후, 금속막을 형성하고, 리프트 오프를 실시하여 게이트 전극(330)이 형성될 수 있다. 본 발명에 따르면, 게이트 전극(330)의 하부(334) 전체의 폭이 작을 수 있다. 이에 따라 게이트 전극(330)과 채널(미도시) 사이의 커패시턴스가 작을 수 있으며, 반도체 소자의 고속 동작에 유리할 수 있다.
도 1 및 도 4을 다시 참조하여, 제 1 절연층(410) 상에 제 2 절연층(420)이 형성될 수 있다. 제 2 절연층(420)은 제 1 절연층(410)의 상면, 저유전 패턴(510) 및 게이트 전극(330)을 덮을 수 있다.
상기와 같이 도 4의 반도체 소자가 제조될 수 있다.
도 14 내지 도 16는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14를 참조하여, 도 10의 결과물 상에 저유전 패턴(510')이 형성될 수 있다. 예를 들어, 제 1 절연층(410) 상에 저유전 물질을 도포하여 저유전 물질층이 형성될 수 있다. 상기 저유전 물질은 HSQ을 포함할 수 있으며, 상기 도포 공정은 스핀 코팅 공정을 포함할 수 있다. 상기 저유전 물질층에 하드 베이크 공정이 수행될 수 있다. 이후, 상기 저유전 물질층에 전지빔이 조사되어 저유전 패턴(510')이 형성될 수 있다. 저유전 패턴(510')은 제 1 절연층(410)의 상면 전체를 덮도록 형성될 수 있다. 상기 저유전 물질층은 전자빔의 조사에 의해 유전 상수가 낮아질 수 있다. 예를 들어, HSQ의 유전율은 전자빔의 조사에 의해 약 2.8로 낮아질 수 있다. 저유전 패턴(510')은 소스 전극(310)과 드레인 전극(320)을 덮을 수 있다.
도 15를 참조하여, 제 1 절연층(410) 및 저유전 패턴(510')을 관통하는 트랜치(T)가 형성될 수 있다. 트랜치(T)를 형성하는 공정은 도 12을 참조하여 설명한 것과 실질적으로 동일할 수 있다. 예를 들어, 저유전 패턴(510') 상에 감광막이 증착될 수 있다. 상기 감광막을 이빔 리소그래피 또는 포토 리소그래피를 통해 패터닝한 후, 상기 패터닝된 감광막을 마스크로 저유전 패턴(510') 및 제 1 절연층(410) 상에 식각 공정을 수행하여 트랜치(T)가 형성될 수 있다. 저유전 패턴(510')은 반응성 이온 식각(RIE)을 통해 식각되고, 제 1 절연층(410)은 유도 결함 플라즈마(ICP)를 이용하여 식각될 수 있다. 트랜치(T)의 폭은 0.05um 내지 0.5um일 수 있다.
도 16을 참조하여, 저유전 패턴(510') 상에 게이트 전극(330)이 형성될 수 있다. 게이트 전극(330)을 형성하는 방법은 도 9를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 예를 들어, 제 1 절연층(410) 및 저유전 패턴(510') 상에 감광막을 패터닝한 후, 금속막을 형성하고, 리프트 오프를 실시하여 게이트 전극(330)이 형성될 수 있다. 본 발명에 따르면, 저유전 패턴(510')이 게이트 전극(330)과 소스 전극(310) 사이 및 게이트 전극(330)과 드레인 전극(320) 사이에도 제공될 수 있다. 이에 따라, 게이트 전극(330)과 소스 전극(310) 및 드레인 전극(320) 사이에 형성되는 커패시턴스가 작을 수 있으며, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 5를 다시 참조하여, 제 1 절연층(410) 상에 제 2 절연층(420)이 형성될 수 있다. 제 2 절연층(420)은 제 1 절연층(410)의 상면, 저유전 패턴(510') 및 게이트 전극(330)을 덮을 수 있다. 제 2 절연층(420)은 반도체 소자를 보호하기 위한 보호층일 수 있고, 또는 MMIC(Monolithic Microwave Integrated Circuit)의 금속-절연막-금속 커패시터에 사용되는 절연막일 수 있다.
상기와 같이 도 5의 반도체 소자가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
200: 반도체층
210: 전이층 220: 버퍼층
230: 배리어층 310: 소스 전극
320: 드레인 전극 330: 게이트 전극
410: 제 1 절연층 420: 제 2 절연층
510: 저유전 패턴
210: 전이층 220: 버퍼층
230: 배리어층 310: 소스 전극
320: 드레인 전극 330: 게이트 전극
410: 제 1 절연층 420: 제 2 절연층
510: 저유전 패턴
Claims (18)
- 반도체층;
상기 반도체층 상에서 일 방향으로 상호 이격되는 소스 전극 및 드레인 전극;
상기 반도체층 상에서 상기 소스 전극 및 상기 드레인 전극을 덮는 제 1 절연층, 상기 제 1 절연층은 상기 반도체층을 노출시키는 제 1 트랜치를 갖고;
상기 제 1 절연층 상에 배치되고, 상기 제 1 트랜치와 연통되는 제 2 트랜치를 갖는 저유전 패턴; 및
상기 저유전 패턴 상에 배치되고, 상기 제 2 트랜치 및 상기 제 1 트랜치의 내로 연장되어 상기 반도체층의 상면과 접하는 게이트 전극을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 제 2 트랜치는 상기 제 1 트랜치보다 넓은 폭을 갖고,
상기 제 1 트랜치는 상기 제 2 트랜치의 바닥면에 형성되는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 트랜치 및 상기 제 2 트랜치를 동일한 폭을 갖고,
평면적 관점에서 상기 제 1 트랜치와 상기 제 2 트랜치는 중첩되는 반도체 소자. - 제 1 항에 있어서,
상기 게이트 전극은:
상기 제 1 트랜치 및 상기 제 2 트랜치 내를 채우는 하부; 및
상기 하부로부터 상기 저유전 패턴의 상면 상으로 연장되는 상부를 포함하되,
상기 상부는 상기 하부보다 넓은 폭을 갖는 반도체 소자. - 제 4 항에 있어서,
평면적 관점에서,
상기 하부로부터 상기 드레인 전극을 향하는 상기 상부의 일단까지의 거리는,
상기 하부로부터 상기 소스 전극을 향하는 상기 상부의 일단까지의 거리보다 큰 반도체 소자. - 제 4 항에 있어서,
상기 저유전 패턴은 상기 게이트 전극의 상기 상부와 상기 제 1 절연층을 이격시키는 반도체 소자. - 제 1 항에 있어서,
상기 반도체층 상에서 상기 제 1 절연층, 상기 저유전 패턴 및 상기 게이트 전극을 덮는 제 2 절연층을 더 포함하는 반도체 소자. - 제 7 항에 있어서,
상기 저유전 패턴은 상기 제 1 절연층과 상기 제 2 절연층 사이로 연장되는 반도체 소자. - 제 1 항에 있어서,
상기 저유전 패턴의 두께는 0.1um 내지 1um인 반도체 소자. - 제 1 항에 있어서,
상기 저유전 패턴의 폭은 0.2um 내지 2um인 반도체 소자. - 제 1 항에 있어서,
상기 제 2 트랜치의 폭은 0.05um 내지 0.7um인 반도체 소자. - 제 1 항에 있어서,
상기 반도체층은 순차적으로 적층되는 에피층, 전이층, 버퍼층 및 배리어층을 포함하는 반도체 소자. - 반도체층;
상기 반도체층 상의 제 1 절연층;
상기 제 1 절연층의 상면의 일부를 덮는 저유전 패턴; 및
상기 저유전 패턴 상에 배치되고, 상기 저유전 패턴 및 상기 제 1 절연층을 관통하여 상기 반도체층과 접하는 게이트 전극을 포함하되,
상기 저유전 패턴의 유전율은 상기 제 1 절연층의 유전율보다 낮고,
상기 게이트 전극의 일부는 상기 저유전 패턴의 상면 상으로 연장되는 반도체 소자. - 제 13 항에 있어서,
상기 제 1 절연층 내에 배치되는 상기 게이트 전극의 제 1 부분의 폭은,
상기 저유전 패턴 내에 배치되는 상기 게이트 전극의 제 2 부분의 폭보다 작은 반도체 소자. - 제 13 항에 있어서,
상기 제 1 절연층 내에 배치되는 상기 게이트 전극의 제 1 부분의 폭은,
상기 저유전 패턴 내에 배치되는 상기 게이트 전극의 제 2 부분의 폭과 동일한 반도체 소자. - 제 13 항에 있어서,
상기 반도체층 상에서 상기 게이트 전극의 양측에 배치되는 소스 전극 및 드레인 전극을 더 포함하되,
상기 저유전 패턴의 상기 상면 상으로 연장되는 상기 게이트 전극의 상기 일부는 상기 소스 전극보다 상기 드레인 전극에 더 인접하여 배치되는 반도체 소자. - 제 13 항에 있어서,
상기 저유전 패턴은 상기 제 1 절연층의 상면 전체를 덮는 반도체 소자. - 제 13 항에 있어서,
상기 반도체층 상에서 상기 제 1 절연층, 상기 저유전 패턴 및 상기 게이트 전극을 덮는 제 2 절연층을 더 포함하는 반도체 소자.
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