KR101596079B1 - 전계효과 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
별도의 리소그라피 공정과 그에 따른 추가적인 공정 단계 없이 전계 전극을 형성함으로써 제조 비용을 낮추고 소자의 안정성 및 생산성을 향상시킬 수 있는 전계효과 트랜지스터 및 그 제조 방법을 제공한다. 본 발명의 일 실시예에 의한 전계효과 트랜지스터의 제조 방법은, 기판 상에 활성층, 캡층, 오믹 금속층 및 절연막을 순차적으로 형성하는 단계; 상기 절연막 상에 다층의 감광막을 형성하는 단계; 상기 다층의 감광막을 패터닝하여 게이트 전극을 위한 제 1 개구부 및 전계 전극을 위한 제 2 개구부를 포함하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 이용하여 상기 절연막을 식각하되, 상기 제 1 개구부를 통해 상기 캡층이 노출되도록 상기 제 1 개구부 내의 절연막을 더욱 깊게 식각하는 단계; 상기 제 1 개구부를 통해 절연막이 식각되어 노출된 캡층을 식각하여 게이트 리쎄스 영역을 형성하는 단계; 및 상기 게이트 리쎄스 영역과, 상기 식각된 절연막 상에 금속을 증착하여 게이트-전계 전극층을 형성하는 단계를 포함한다.
Description
본 발명은 전계 전극을 포함하는 전계효과 트랜지스터 및 그 제조 방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 의한 전계효과 트랜지스터 제조 방법을 설명하기 위한 도면이다.
먼저, 도 1a에 도시된 바와 같이, 갈륨나이트라이드(GaN), 실리콘(Si), 실리콘카바이드(SiC) 또는 반절연 갈륨비소(GaAs) 등과 같은 화합물 반도체 또는 기타 반도체 기판(10) 상에 활성층(11) 및 캡층(12)을 차례로 형성한다. 예를 들어, 알루미늄갈륨나이트라이드(AlGaN)와 갈륨나이트라이드(GaN)의 이종접합을 이용한 HEMT(High Electron Mobility Transistor) 소자의 경우, 활성층(11)은 갈륨나이트라이트 버퍼층(Buffer)과 알루미늄갈륨나이트라이드 베리어층(Barrier)으로 구성되며, 캡층(12)은 갈륨나이트라이드(GaN)층으로 구성된다.
이어서, 도1b에 도시된 바와 같이, 소스(Source) 및 드레인(Drain) 전극을 구성하는 오믹금속층(13)이 형성될 영역을 감광막 패턴으로 정의한 후, 오믹금속을 증착하고, RTA등을 거쳐 오믹금속층(13)을 형성한다. 예를 들어, 갈륨나이트라이드(GaN)계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자의 제작 공정에서는 오믹금속으로써 소정의 두께로 Ti/Al/Ni/Au 막 등이 차례로 증착된 금속층이 이용될 수 있고, 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자 제작시에는 오믹금속으로써 소정의 두께로 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용될 수 있다.
이어서, 도 1c에 도시된 바와 같이 오믹 공정이 완료된 기판 상에 절연막(14)을 증착하고, 도1d에 도시된 바와 같이 감광막(15)을 도포하고, 광리소그라피 또는 전자빔 리소그라피 등을 이용하여 게이트 패턴(16a)을 형성한다.
이어서, 도 1e에 도시된 바와 같이 게이트 패턴(16a)을 통해 노출된 절연막(14)을 식각하는 공정을 수행하여, 게이트 전극의 게이트 다리가 형성될 절연막(14) 상의 개구부(16b)를 형성하고, 도 1f에 도시한 바와 같이 감광막(15)을 제거한다.
이어서, 도 1g에 도시된 바와 같이 게이트 패턴에 의해 정의된 개구부(16b)보다 크고, 드레인 영역으로 확장된 게이트 머리 패턴의 감광막(17)을 형성하고, 도 1h에 도시된 바와 같이 게이트 리쎄스 공정을 수행하여, 게이트 금속이 증착될 게이트 리쎄스 영역(16c)을 형성한다. 게이트 리쎄스 공정은 화합물 반도체를 이용한 HEMT, MESFET 등의 소자에서 매우 중요한 공정 단계로서, 일반적으로 전류를 측정하면서 이루어지며, 습식, 건식 및 건식과 습식의 조합 등으로 단일 또는 여러 단계로 수행될 수 있다. 게이트 리쎄스 공정은, 예를 들어, ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 CF4, BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행될 수 있으며, 갈륨비소(GaAs) 계열의 화합물 반도체 소자에 적용되는 H3PO4,H2O2 및 H2O등이 적정의 비율로 혼합된 인산계 용액 등 다양한 습식 식각 용액으로도 수행될 수 있다.
이어서, 도 1i에 도시된 바와 같이 게이트 패턴 상에 게이트 금속을 증착하고, 리프트 오프 공정을 통하여 감광막(17)을 제거하고, 게이트 머리 영역이 드레인 영역으로 확장된 감마형 게이트 전극(18)을 형성한다. 갈륨나이트라이드(GaN) 계열의 화합물반도체를 이용한 HEMT 소자의 제작 공정에서는 Ni 막과 Au 막을 소정의 두께로 차례로 증착한 금속층이 게이트 전극(18)으로 사용될 수 있고, 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT, MESFET 등의 소자 제작시에는 Ti 막, Pt 막 및 Au 막 등의 금속층을 소정의 두께로 차례로 증착하여 게이트 전극(18)을 제작할 수 있다.
도 2a 내지 도 2e는 종래의 다른 기술에 의한 전계효과 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 2a 및 도 2b에 도시된 바와 같이, 반도체 기판(20) 상에 활성층(21), 캡층(22) 및 오믹금속층(23)을 차례로 형성한다. 이는 도 1a 및 도 1b를 통해 설명한 바와 동일하다.
이어서, 도 2c에 도시된 바와 같이, 오믹 공정이 완료된 기판 상에 다층의 감광막(24a, 24b, 24c)을 도포하고, 광리소그라피 또는 전자빔 리소그라피 등을 이용하여 티(T)형 게이트 패턴(25a)을 형성한다. 티형 게이트는 게이트 전극의 저항의 증가 없이 게이트 폭을 축소시키기 위해 사용된다.
이어서, 도 2d에 도시된 바와 같이, 티형 게이트 패턴(25a) 상에 노출된 캡층(22)을 식각하는 게이트 리쎄스 공정을 수행하여 게이트 금속이 증착될 게이트 리쎄스 영역(25b)을 형성한다.
이어서, 도 2e에 도시된 바와 같이, 게이트 패턴 상에 게이트 금속을 증착하고, 리프트 오프 공정을 통해 감광막(24a, 24b, 24c)을 제거하여 티형 게이트 전극(26)을 형성한다. 이 때 갈륨나이트라이드(GaN) 계열의 화합물반도체를 이용한 HEMT 소자의 제작 공정에서는 Ni 막과 Au 막을 소정의 두께로 차례로 증착한 금속층이 티형 게이트 전극(26)으로 사용될 수 있고, 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT, MESFET 등의 소자 제작시에는 Ti 막, Pt 막 및 Au 막 등의 금속층을 소정의 두께로 차례로 증착하여 티형 게이트 전극(26)을 제작할 수 있다.
이어서, 도 2f에 도시된 바와 같이 티형 게이트 전극(26)이 형성된 기판 상에 절연막(27)을 증착하고, 도 2g에 도시된 바와 같이 리소그라피 공정을 통해 전계 전극 형성을 위한 감광막 패턴(28)을 형성한다.
이어서, 도 2h에 도시된 바와 같이 감광막 패턴(28)을 통해 절연막(27) 상에 금속을 증착하여 전계 전극(29)을 형성하고, 리프트 오프 공정을 수행하여 감광막을 제거한다.
이 경우, 절연막(27)의 두께는 절연막 식각 공정에서 과식각 정도의 조절을 통해 조절 가능하나, 전계 전극(29)의 제작을 위한 별도의 마스크 패턴이 필요하며, 그에 따른 리소그라피, 식각, 금속증착 및 리프트 오프 공정 등이 수반된다.
전술한 종래의 방법을 사용할 경우, 전계 전극을 제작함으로써 게이트와 드레인 영역의 전계를 감소시켜 피크치가 감소되고, 고주파 성능을 유지하면서 게이트 누설전류를 감소시켜 높은 항복전압을 얻을 수 있고, 이로 인해, 고전압, 고전류 구동이 가능한 전력소자의 제작이 가능하다. 그러나, 이러한 전계 전극을 포함하는 전계효과 트랜지스터의 경우 한 기판 상에 형성되는 전계 전극 하부의 절연막의 두께는 고정되며, 게이트 머리가 드레인 영역으로 확장됨에 따라 기생성분이 증가되어 고주파 특성이 저하될 수 있다.
구체적으로, 위의 첫 번재로 기술한 종래의 제조방법에 의한 전계효과 트랜지스터에서는 게이트 머리의 드레인 방향 부분이 전계 전극 역할을 하는데, 전계 전극 아래의 절연막의 두께는 조절할 수가 없으며, 두께를 조절하기 위해서는 전계 전극 부분을 정의하는 별도의 마스크 패턴이 필요하며, 그 마스크 패턴에 대해서 리소그라피 공정, 식각 공정 등의 후속공정이 반복되어야 한다. 두번째로 기술한 제조 방법에 의한 전계효과 트랜지스터에서는 전계 전극 하부의 절연막의 두께는 조절 가능하나, 전계 전극 제작을 위한 별도의 마스크 패턴을 필요로 한다.
예를 들어, GaN, GaAs, InP 기판 등의 화합물 반도체를 이용하여 제작되는 HEMT 소자의 경우, 소스와 드레인 사이에 게이트 이외의 전계 전극을 제작하고 있으며, 이 경우 전계 전극의 형성을 위한 마스크 패턴을 이용하여 제작된다. 전계 전극 하부의 절연막의 두께는 절연막 식각 공정의 조절을 통하여 조절 가능하나, 전계 전극 제작을 위해 별도의 마스크 패턴이 추가되고, 메탈 증착 및 리프트 오프 공정이 반복되어야 한다.
즉, 종래 기술에 의한 전계 전극을 포함하는 전계효과 트랜지스터의 제조 방법의 경우 전계 전극 하부의 절연막 두께를 조절하기 위해 별도의 마스크 패턴이 필요하고, 각각의 마스크 패턴마다 리소그라피 공정, 식각 공정 등의 추가적인 후속공정이 반복되어야 하므로 제조 단가가 높아지며 생산성이 저하되는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 별도의 리소그라피 공정과 그에 따른 추가적인 공정 단계 없이 전계 전극을 형성함으로써 제조 비용을 낮추고 소자의 안정성 및 생산성을 향상시킬 수 있는 전계효과 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명의 일 실시예에 의한 전계효과 트랜지스터의 제조 방법은, 기판 상에 활성층, 캡층, 오믹 금속층 및 절연막을 순차적으로 형성하는 단계; 상기 절연막 상에 다층의 감광막을 형성하는 단계; 상기 다층의 감광막을 패터닝하여 게이트 전극을 위한 제 1 개구부 및 전계 전극을 위한 제 2 개구부를 포함하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 이용하여 상기 절연막을 식각하되, 상기 제 1 개구부를 통해 상기 캡층이 노출되도록 상기 제 1 개구부 내의 절연막을 더욱 깊게 식각하는 단계; 상기 제 1 개구부를 통해 절연막이 식각되어 노출된 캡층을 식각하여 게이트 리쎄스 영역을 형성하는 단계; 및 상기 게이트 리쎄스 영역과, 상기 식각된 절연막 상에 금속을 증착하여 게이트-전계 전극층을 형성하는 단계를 포함한다.
상기 감광막 패턴을 형성하는 단계에서, 상기 제 1 개구부를 통해 상기 절연막이 노출되고, 상기 제 2 개구부를 통해 상기 다층의 감광막 중 최하층의 감광막이 노출되도록 상기 다층의 감광막을 패터닝할 수 있다.
상기 절연막의 식각시에 상기 감광막 패턴 중 상기 최하층의 감광막과 그 윗층의 감광막이 노출된 영역에서 모두 상기 절연막이 노출될 수 있도록 식각 선택비를 고려하여 상기 다층의 감광막의 종류 및 두께를 선택할 수 있다.
상기 게이트-전계 전극층은 하나의 금속층으로 동시에 형성될 수 있다.
본 발명의 일 실시예에 의한 전계효과 트랜지스터는, 기판; 상기 기판 상에 형성되는 활성층; 상기 활성층 상에 형성되며, 일부분에 게이트 리쎄스 영역이 형성되어 상기 활성층을 상부로 노출시키는 캡층; 상기 캡층 상의 양 측면에 오믹 금속층으로 형성되어 소스 및 드레인 전극으로 기능하는 오믹 금속층; 상기 캡층 및 상기 오믹 금속층 상에 형성되며, 상기 게이트 리쎄스 영역의 상부에 식각홀이 형성되어 상기 게이트 리쎄스 영역을 상부로 노출시키고, 상기 식각홀에 근접하여 식각홈이 형성되는 절연층; 및 상기 게이트 리쎄스 영역, 상기 개구부, 상기 식각홀 및 상기 식각홈이 하나의 금속층으로 채워지는 형태로 상기 절연막 상에 형성되는 게이트-전계 전극층을 포함한다.
본 발명에 의하면, 절연막 식각 공정시에 전계 전극이 형성될 부분의 하부 절연막 두께를 조절함으로써 전계 전극 특성을 조절할 수 있고, 전계의 피크치 감소, 소자의 파괴전압 특성의 향상, 누설전류 감소 및 고전압 구동시 높은 출력의 획득이 가능한 전력소자를 제작할 수 있다.
또한, 상대적으로 넓은 게이트 머리 부분은 기판과 전계 전극에 비해 멀리하고, 전계 전극은 게이트 머리 부분에 비해 가깝게 하여, 전계 전극을 포함하는 전계효과 트랜지스터에서 전계 전극에 의한 기생성분으로 인해 고주파 특성이 저하되는 것을 방지할 수 있다.
또한, 전계 전극 형성을 위한 별도의 추가적인 마스크가 필요하지 않으므로, 생산성이 향상되고, 기존의 공정보다 균일하고 재현성 높은 우수한 성능의 트랜지스터 제작이 가능하다.
도 1a 내지 도 1e는 종래 기술에 의한 전계효과 트랜지스터 제조 방법을 설명하기 위한 도면.
도 2a 내지 도 2e는 종래의 다른 기술에 의한 전계효과 트랜지스터의 제조 방법을 설명하기 위한 도면.
도 3a 내지 도 3g는 본 발명의 일 실시에에 의한 전계효과 트랜지스터의 제조 방법을 설명하기 위한 도면.
도 2a 내지 도 2e는 종래의 다른 기술에 의한 전계효과 트랜지스터의 제조 방법을 설명하기 위한 도면.
도 3a 내지 도 3g는 본 발명의 일 실시에에 의한 전계효과 트랜지스터의 제조 방법을 설명하기 위한 도면.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 의한 전계효과 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3g를 참조하면, 본 발명의 일 실시예에 의한 전계효과 트랜지스터의 제조 방법은, 기판(30) 상에 활성층(31), 캡층(32), 오믹 금속층(33) 및 절연막(34)을 순차적으로 형성하는 단계, 절연막(34) 상에 다층의 감광막(35a ~ 35d)을 형성하는 단계, 다층의 감광막을 패터닝하여 게이트 전극을 위한 제 1 개구부(37a) 및 전계 전극을 위한 제 2 개구부(38a)를 포함하는 감광막 패턴(35a ~ 35d)을 형성하는 단계, 감광막 패턴(35a ~ 35d)을 식각 마스크로 이용하여 절연막(34)을 식각하되, 제 1 개구부(37a)를 통해 캡층(32)이 노출되도록 제 1 개구부(37a) 내의 절연막(34)을 더욱 깊게 식각하는 단계, 제 1 개구부(37a)를 통해 절연막(34)이 식각되어 노출된 캡층(32)을 식각하여 게이트 리쎄스 영역(37c)을 형성하는 단계, 및 게이트 리쎄스 영역(37c)과 식각된 절연막(34) 상에 금속을 증착하여 게이트-전계 전극층(39)을 형성하는 단계를 포함한다.
먼저, 도 3a에 도시된 바와 같이 반도체 기판(30) 상에 활성층(31) 및 캡층(32)을 형성하고, 도 3b에 도시된 바와 같이 소스 및 드레인 전극이 형성될 영역을 감광막 패턴(도면에 미도시)으로 정의한 후 오믹금속을 증착하고, RTA(Rapid Thermal Annealing) 등을 거쳐 소스 및 드레인 전극을 구성하는 오믹금속층(33)을 형성한다. 이 때, GaN 계열의 화합물 반도체를 이용한 HEMT 소자의 제작 공정에서는 소정의 두께로 Ti, Al, Ni, Au 막 등이 차례로 증착된 금속층을 오믹금속으로 사용하고, 기타 GaAs 계열의 화합물 반도체를 이용한 HEMT, MESFET 등의 소자 제작시에는 소정의 두께로 AuGe, Ni, Au 막 등이 차례로 증착된 금속층을 오믹금속으로 사용할 수 있다.
이어서, 도 3c에 도시된 바와 같이, 오믹 공정이 완료된 기판 상에 단층 또는 다층의 절연막(34)을 증착한다. 이 때, 절연막(34)은 실리콘 질화물, 실리콘 산화물, BCB 및 기타 다공성 실리카 박막 등의 물질로 형성될 수 있으며, 화합물 반도체 기판의 표면을 보호하는 기능을 가진다. 절연막의 종류 및 두께는 이후 공정에서 형성되는 다층의 감광막 중 최하층 및 그 윗층 감광막의 식각률과 절연막(34)의 식각률을 고려하여 결정된다.
이어서, 도 3d에 도시된 바와 같이, 절연막(34)이 증착된 기판 상에 다층의 감광막을 코팅하고, 개구부(37a, 38a)의 노출층이 서로 다른 감광막 패턴(35a ~ 35d)을 형성한다. 본 실시예에서는 4층의 감광막을 이용하였으며, 예를 들어, 전자빔 리소그라피를 이용하는 경우 PMMA/PMGI/Copolymer/PMMA 또는 ZEP/PMGI/Copolymer/ZEP 등 다양한 감광막층 조합을 사용할 수 있다(이러한 감광막의 수 및 구성 물질은 경우에 따라 달라질 수 있음은 자명하다). 감광막 패턴(35a ~ 35d)은 제 1 개구부(37a)의 노출층이 절연막(34)이 되고 제 2 개구부(38a)의 노출층이 최하층 감광막(이하, 제 1 감광막)(35a)이 되도록 형성한다. 이 때, 제 1 감광막(35a)과 그 윗층의 감광막(이하, 제 2 감광막)(35b)은 이후의 절연막 식각 공정시 제 1 및 제 2 감광막(35a, 35b)이 노출된 영역(36)에서 모두 절연막(34)이 노출될 수 있도록 식각 선택비를 고려하여 그 종류 및 두께를 선택할 필요가 있다.
이어서, 도 3e에 도시된 바와 같이, 감광막 패턴(35a ~ 35d)을 식각 마스크로 사용하여 절연막(34)의 식각 공정을 수행한다. 이러한 식각 공정은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive Compled Plasma) 등의 건식 식각 방법으로 수행될 수 있다.
식각 공정을 구체적으로 살펴보면, 감광막 패턴(35a ~ 35d)의 제 1 개구부(37a)를 통해 절연막(34)이 전부 식각되어 식각홀(37b)이 형성되고, 제 2 개구부(37b)를 통해 제 1 감광막(35a)과 절연막(34)의 상부 일부가 식각되어 식각홈(38b)이 형성된다. 이 때, 이후 공정에서 게이트 전극 및 전계 전극을 동시에 형성하기 위해, 감광막 패턴(35a ~ 35d) 중 최상층의 넓은 개구부에 의해 제 1, 2 감광막(35a, 35b)이 노출되는 영역(36)에서는 제 1, 2 감광막(35a, 35b)의 노출된 부분이 모두 식각되도록 하는 것이 바람직하다.
이어서, 도 3f에 도시된 바와 같이, 식각홀(37b)을 통해 노출된 캡층(32)의 일부를 식각하여 게이트 전극 금속이 증착될 게이트 리쎄스 영역(37c)을 형성한다. 이러한 게이트 리쎄스 공정은 화합물 반도체를 이용한 HEMT, MESFET 등의 소자 제조 과정에서 매우 중요한 공정 단계이며, 일반적으로 전류를 측정하면서 이루어진다. 또한, 건식, 습식 또는 건식과 습식을 조합한 식각 방법으로 수행될 수 있으며, ECR(Elctron Cyclotron Resonance) 또는 ICP(Inductive Compled Plasma) 등의 건식 식각 장비에서 CF4, BCL3, CL2 및 SF6 중 적어도 하나를 포함하는 건식 식각 가스를 이용하여 수행되거나, H3PO4, H2O2 및 H2O 등이 적정 비율로 혼합된 인산계 용액 등 다양한 습식 식각 용액을 이용하여 수행될 수 있다.
이어서, 도 3g에 도시된 바와 같이, 절연막(34)에 형성된 식각홀(37b), 식각홈(38b) 및 리쎄스 영역(37c) 상에 금속을 증착하여 게이트-전계 금속층(39)을 형성하고, 리프트 오프 공정을 통해 남아 있는 감광막 패턴(35a ~ 35d)을 제거한다.
이러한 방법으로 게이트 전극과 전계 전극을 별도의 추가적인 공정 없이 동시에 형성할 수 있고, 절연막(34)의 식각 과정에서 전계 전극 하부의 절연막 두께를 조절할 수 있다. 이를 통해, 소자의 파괴전압 특성이 향상되고, 누설전류가 감소하며, 고전압 구동시 높은 출력을 얻을 수 있는 전력소자를 제작할 수 있다. 또한, 전계 전극 형성을 위한 별도의 추가적인 마스크가 필요하지 않으므로, 생산성이 향상되고, 기존의 공정보다 균일하고 재현성 높은 우수한 성능의 트랜지스터 제작이 가능하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
10, 20, 30 : 반도체 기판 11, 21, 31 : 활성층
12, 22, 32 : 캡층 13, 23, 33 : 오믹 금속층
14, 27, 34 : 절연막
15, 17, 24a, 24b, 24c, 28, 35a, 35b, 35c, 35d : 감광막
16a, 16b, 25a, 37a, 38a : 개구부
37b : 식각홀 38b : 식각홈
16c, 25b, 37c : 게이트 리쎄스 영역
18, 26 : 게이트 전극 29 : 전계 전극
39 : 게이트-전계 전극
12, 22, 32 : 캡층 13, 23, 33 : 오믹 금속층
14, 27, 34 : 절연막
15, 17, 24a, 24b, 24c, 28, 35a, 35b, 35c, 35d : 감광막
16a, 16b, 25a, 37a, 38a : 개구부
37b : 식각홀 38b : 식각홈
16c, 25b, 37c : 게이트 리쎄스 영역
18, 26 : 게이트 전극 29 : 전계 전극
39 : 게이트-전계 전극
Claims (10)
- 기판 상에 활성층, 캡층, 오믹 금속층 및 절연막을 순차적으로 형성하는 단계;
상기 절연막 상에 다층의 감광막을 형성하는 단계;
상기 다층의 감광막을 패터닝하여 게이트 전극을 위한 제 1 개구부 및 전계 전극을 위한 제 2 개구부를 포함하는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 식각 마스크로 이용하여 상기 절연막을 식각하되, 상기 제 1 개구부를 통해 상기 캡층이 노출되도록 상기 제 1 개구부 내의 절연막을 더욱 깊게 식각하는 단계;
상기 제 1 개구부를 통해 절연막이 식각되어 노출된 캡층을 식각하여 게이트 리쎄스 영역을 형성하는 단계; 및
상기 게이트 리쎄스 영역과, 상기 식각된 절연막 상에 금속을 증착하여 게이트-전계 전극층을 형성하는 단계
를 포함하며,
상기 형성된 게이트-전계 전극층은 전계 전극이 게이트 전극에 연결되는 감마형 게이트 전극층이며,
상기 절연막을 식각하는 단계에서,
상기 제2 개구부를 통해 상기 다층의 감광막 중 최하층의 감광막과 상기 절연막의 상부 일부를 식각하여, 감마형 게이트 전극층의 전계 전극이 형성될 부분의 하부의 절연막의 두께를 조절하는 전계효과 트랜지스터의 제조 방법.
- 제 1항에 있어서,
상기 감광막 패턴을 형성하는 단계에서, 상기 제 1 개구부를 통해 상기 절연막이 노출되고, 상기 제 2 개구부를 통해 상기 다층의 감광막 중 최하층의 감광막이 노출되도록 상기 다층의 감광막을 패터닝하는 것을 특징으로 하는
전계효과 트랜지스터의 제조 방법.
- 제 2항에 있어서,
상기 절연막의 식각시에 상기 감광막 패턴 중 상기 최하층의 감광막과 그 윗층의 감광막이 노출된 영역에서 모두 상기 절연막이 노출될 수 있도록 식각 선택비를 고려하여 상기 다층의 감광막의 종류 및 두께를 선택하는 것을 특징으로 하는
전계효과 트랜지스터의 제조 방법.
- 제 1항에 있어서,
상기 게이트-전계 전극층은 하나의 금속층으로 동시에 형성되는 것을 특징으로 하는
전계효과 트랜지스터의 제조 방법.
- 제 1항에 있어서,
상기 절연막은 실리콘 질화물, 실리콘 산화물, HfO2, BCB 및 실리카 젤 중 적어도 하나를 포함하는 물질로 형성되는 것을 특징으로 하는
전계효과 트랜지스터의 제조 방법.
- 제 1항에 있어서,
상기 다층의 감광막은 4층으로 형성되며, PMMA/PMGI/Copolymer/PMMA 또는 ZEP/PMGI/Copolymer/ZEP의 조합 형태로 형성되는 것을 특징으로 하는
전계효과 트랜지스터의 제조 방법.
- 제 1항에 있어서,
상기 게이트 리쎄스 영역을 형성하는 단계는 건식, 습식 또는 건식과 습식을 조합한 식각 방법으로 수행되는 것을 특징으로 하는
전계효과 트랜지스터의 제조 방법.
- 제 7항에 있어서,
상기 게이트 리쎄스 영역을 형성하는 단계는 CF4, BCl3, Cl2 및 SF6 중 적어도 하나를 포함하는 건식 식각 가스를 이용하여 수행되거나, H3PO4, H2O2 및 H2O 중 적어도 하나를 포함하는 습식 식각 용액을 이용하여 수행되는 것을 특징으로 하는
전계효과 트랜지스터의 제조 방법.
- 제 1항에 있어서,
상기 게이트 전극 및 상기 전계 전극의 형성 이후에, 리프트 오프 공정을 통해 남아 있는 감광막 패턴을 제거하는 단계
를 더 포함하는 전계효과 트랜지스터의 제조 방법.
- 기판;
상기 기판 상에 형성되는 활성층;
상기 활성층 상에 형성되며, 일부분에 게이트 리쎄스 영역이 형성되어 상기 활성층을 상부로 노출시키는 캡층;
상기 캡층 상의 양 측면에 오믹 금속층으로 형성되어 소스 및 드레인 전극으로 기능하는 오믹 금속층;
상기 캡층 및 상기 오믹 금속층 상에 형성되며, 상기 게이트 리쎄스 영역의 상부에 식각홀이 형성되어 상기 게이트 리쎄스 영역을 상부로 노출시키고, 상기 식각홀에 근접하여 식각홈이 형성되는 절연막; 및
상기 게이트 리쎄스 영역, 상기 식각홀 및 상기 식각홈이 하나의 금속층으로 채워지는 형태로 상기 절연막 상에 형성되는 게이트-전계 전극층
을 포함하며,
상기 형성된 게이트-전계 전극층은 전계 전극이 게이트 전극에 연결되는 감마형 게이트 전극층이며,
상기 절연막의 상부 일부가 식각되어 상기 식각홈이 형성되어, 감마형 게이트 전극층의 전계 전극이 형성될 부분의 하부의 절연막의 두께가 조절되는 전계효과 트랜지스터.
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