KR100270324B1 - 미세 트렌치 형성 방법과 그를 이용한 반도체트랜지스터 및 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 미세 트렌치를 이용한 반도체 소자 제조 방법에 관한 것으로, 반도체층 상에 표면 보호막을 형성하고, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생패턴을 상기 표면 보호막 상에 형성하고, 플라즈마를 발생시켜 상기 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체 기판으로 재 충돌되어 일어나는 스퍼터링으로 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 반도체 기판 내에 홈을 형성한 후, 상기 표면 보호막과 상기 반도체 기판의 식각선택비를 고려한 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치를 형성한다. 이와 같은 트렌치 형성 방법을 이용하여 'T'형 게이트 전극의 다리부 및 소자분리막을 형성함으로써 소자의 집적도를 향상시킬 수 있고, 상기 표면 보호막의 두께로써 'T'형 게이트 전극의 다리부의 높이를 조절할 수 있다. 또한, 게이트 리세스(gate recess) 공정을 위하여 건식식각을 실시할 경우 상기 표면 보호막이 수평방향의 식각을 감소시켜 게이트와 소스, 드레인 사이의 저항의 증가를 방지할 수 있고, 저손상 건식식각을 실시할 경우는 표면 보호막이 표면의 오염 및 손상을 방지하여 계면 특성 저하를 방지함으로써 기판내의 문턱전압과 포화 전류의 균일도를 향상시킬 수 있다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 미세 트렌치를 이용한 반도체 소자 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도 향상에 따라 미세한 크기의 게이트 전극을 형성하고 있다. 이러한, 미세 크기의 게이트 전극 길이는 리소그래피(lithography)의 해상력에 의존하기 때문에, 미세 게이트 전극을 형성하기 위해서는 리소그래피 기술의 발전이 선행되어야 한다. 또한, 반도체 소자의 집적도 향상을 위해서 미세한 크기의 소자분리막 형성 방법이 필요한 실정이다.
첨부된 도면 도1을 참조하여 종래 기술에 따른 반도체 소자 트랜지스터 제조 방법을 설명한다.
먼저, 도1a에 도시한 바와 같이 반절연 갈륨비소(GaAs) 기판(10) 상에 활성층(11) 및 캡층(12)을 차례로 형성하고, 소스 드레인 오믹금속층이 형성될 영역을 정의하는 감광막 패턴(도시하지 않음)을 형성하고, AuGe막, Ni막 및 Au막을 차례로 증착하여 소스 드레인 오믹금속층(AuGe/Ni/Au)(13)을 형성한다.
다음으로, 도1b에 도시한 바와 같이 상기 소스 드레인 오믹금속층(13) 형성이 완료된 반절연 갈륨비소 기판(10) 상에 감광막을 도포하고, 스테퍼(stepper) 또는 전자빔을 사용한 노광을 실시하여 'T'형의 게이트 전극 형성 영역을 오픈시키는 감광막 패턴(14)을 형성한 후, 감광막 패턴(14)을 식각마스크로 이용하여, 전류를 측정하면서 캡층(12) 또는 캡층(12) 및 활성층(11)의 일부를 선택적으로 식각하는 게이트 리세스(gate recess) 식각공정을 실시하여 트렌치(16)를 형성한다. 상기 게이트 리세스 식각공정은 소자의 제조 공정에서 가장 중요한 영향을 주는 과정이며, 일단계 또는 이단계로 이루어진다.
다음으로, 도1c에 도시한 바와 같이 반절연 갈륨비소 기판(10) 상에 금속막을 증착하고, 감광막 패턴(14)을 제거함으로써 금속막을 리프트-오프(lift-off)하여 'T'형의 게이트 전극(15)을 형성한다.
전술한 종래의 반도체 트랜지스터 제조 방법은 T'형의 게이트 전극(15)의 다리부(15B) 폭이 감광막 패턴(14)에 의존하기 때문에 좁은 길이의 게이트를 제조하는데 한계가 있다. 또한, 'T'형 게이트 전극(15)의 머리부(15A) 패턴의 설계가 용이하지 않고, 캡층(12) 표면으로부터 게이트 머리부에 이르는 높이(h1)가 상기 감광막 패턴에 의존하므로 공정의 조절이 어렵고, 게이트 전극(15)의 머리부와 캡층(12) 사이의 절연이 완전하지 않아, 게이트 전극(15)의 머리부와 캡층(12)의 접촉 가능성에 따른 누설전류의 발생 가능성이 있다.
또한, 상기 게이트 리세스 식각공정시 등방성 식각공정을 실시할 경우에는 공정의 정밀도를 높일 수 없는 단점이 있다. 예를 들어 GaAs HEMT(high electron mobility transistor) 소자의 특성은 게이트 리세스 식각에 의해 크게 좌우되기 때문에 게이트 리세스 식각을 위해 여러 가지 방법을 적용한다. 일반적으로 게이트 리세스 공정시에 습식식각 공정이나 건식식각 공정만의 사용이 일반적이다. 그러나, 습식식각 공정만으로 게이트 리세스 식각을 실시하면 수평방향의 식각 때문에 게이트와 소스, 드레인 사이의 저항이 증대하고, 식각두께를 정확하게 제어하기가 어려울 뿐만 아니라, 습식식각 후 소스와 드레인 사이에 잔류하는 캡층(12)과 활성층(11)의 두께가 얇아져 표면 공핍의 영향으로 소스와 드레인 사이의 전류통로가 끊어질 수 있다. 이와 같은 습식식각의 문제점을 해결하기 위하여 건식식각만으로 게이트 리세스 식각공정을 실시할 경우에는 표면의 오염과 손상이 유발되어 계면 특성이 저하되는 문제가 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 감광막 패턴 형성을 위한 리소그래피의 해상력에 관계없이 미세 게이트 전극 및 소자분리막 등을 형성하여 소자의 집적도를 향상시킬 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 머리부와 다리부로 이루어지는 'T'형 게이트 전극의 다리부 높이를 감광막 패턴에 관계없이 조절할 수 있고, 게이트 리세스 공정을 위하여 습식식각시 수평방향의 식각을 감소시켜 게이트와 소스, 드레인 사이의 저항의 증가를 방지할 수 있고, 건식식각시 발생하는 계면 특성 저하를 방지할 수 있는 반도체 소자 제조 방법을 제공하는데 그 다른 목적이 있다.
도1a 내지 도1c는 종래 기술에 따른 반도체 트랜지스터 제조 공정 단면도,
도2a 내지 도2g는 본 발명의 일실시예에 따른 반도체 트랜지스터 제조 공정 단면도,
도3a 및 도3b는 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
10, 20, 30: 반절연 갈륨비소 기판 11, 21, 31: 활성층
12, 22, 32: 캡층
13, 23, 33: 소스 드레인 오믹 금속층
14, 25, 28, 35: 감광막 패턴 15, 29A: 게이트 전극
24, 34: 절연막 26, 36: 'V'형 홈
16, 27, 37: 트렌치 29: Ti/Pt/Au 막
상기 목적을 달성하기 위한 본 발명은, 반도체층 상에 표면 보호막을 형성하는 제1 단계; 상기 표면 보호막 상에, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생막 패턴을 형성하는 제2 단계; 상기 희생막 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체층으로 재 충돌되어 일어나는 스퍼터링으로, 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 반도체층 내에 미세 홈을 형성하는 제3 단계; 상기 희생막 패턴을 제거하는 제4 단계; 및 상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치(trench)를 상기 반도체층 내에 형성하는 제5 단계를 포함하는 트렌치 형성 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 기판 상에 형성된 반도체층 내에 소스 드레인층을 형성하는 제1 단계; 상기 제1단 계가 완료된 전체 구조 상에 표면 보호막을 형성하는 제2 단계; 상기 표면 보호막 상에, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생막 패턴을 형성하는 제3 단계; 상기 희생막 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체층으로 재 충돌되어 일어나는 스퍼터링으로, 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 반도체층 내에 미세 홈을 형성하는 제4 단계; 상기 희생막 패턴을 제거하는 제5 단계; 상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치(trench)를 상기 반도체층 내에 형성하는 제6 단계; 상기 트렌치 및 상기 트렌치 주변의 상기 반도체층을 노출시키는 감광막 패턴을 형성하는 제7 단계; 전류를 측정하면서 상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 상기 반도체층을 식각하여 상기 반도체층의 잔류 두께를 조절하는 제8 단계; 상기 제8 단계가 완료된 전체 구조 상에 게이트 전극을 이룰 전도막을 형성하는 제9 단계; 및 상기 감광막 패턴을 제거함으로써 상기 전도막을 리프트-오프(lift-off)하여, 머리부 및 다리부로 이루어지는 'T'형의 게이트 전극을 형성하는 제10 단계를 포함하는 트랜지스터 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 반도체층 상에 표면 보호막을 형성하는 제1 단계; 상기 표면 보호막 상에, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생막 패턴을 형성하는 제2 단계; 상기 희생막 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체층으로 재 충돌되어 일어나는 스퍼터링으로, 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 반도체층 내에 미세 홈을 형성하는 제3 단계; 상기 희생막 패턴을 제거하는 제4 단계; 상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치(trench)를 상기 반도체층 내에 형성하는 제5 단계; 및 상기 트렌치 내에 절연막을 형성하여 소자분리막을 형성하는 제6 단계를 포함하는 소자분리막 형성 방법을 제공한다.
이하, 첨부된 도면 도2a 내지 도2g를 참조하여 본 발명의 일실시예에 따른 반도체 트랜지스터 제조 방법을 설명한다.
먼저, 도2a에 도시한 바와 같이 반절연 갈륨비소(GaAs) 기판(20) 상에 활성층(21) 및 캡층(22)을 차례로 형성하고, 소스 드레인 오믹금속층 영역을 정의하는 감광막 패턴(도시하지 않음)을 형성하고, AuGe막, Ni막 및 Au막을 차례로 증착하여 소스 드레인 오믹금속층(AuGe/Ni/Au)(23)을 형성한다.
다음으로, 도2b에 도시한 바와 같이 상기 소스 드레인 오믹금속층(23) 형성이 완료된 상기 반절연 갈륨비소 기판(20) 상에 표면 보호 및 게이트 다리부의 높이를 조절하기 위한 절연막(24)을 형성한다. 이때, 절연막(24)은 질화막으로 형성될 수 있다. 상기 절연막(24)과 캡층(25) 두께의 합으로 게이트 다리부의 높이를 조절할 수 있으며, 절연막(24)의 두께를 조절하여 캡층(22) 표면으로부터 게이트 머리부에 이르는 높이를 결정한다. 이어서, 상기 절연막(24) 상에 그 일단부가 게이트 전극의 다리부에 위치하는 제1 감광막 패턴(25)을 형성한다. 상기 감광막 패턴(25)은 통상의 UV용 감광막을 도포하여 형성하며, 110 ℃ 온도에서 제1 감광막 패턴(25) 형성 전후에 각각 감광막을 열처리한다.
다음으로, 도2c에 도시한 바와 같이 반응성 이온 식각(RIE, reactive ion etching) 장치 또는 인덕티브 커플링(ICP, inductive coupled plasma) 식각 장치 또는 ECR(electron cyclotron resonance) 장치에서 플라즈마를 발생시켜 스퍼터링 효과에 의해 캡층(21) 내에 'V'형 홈(26)이 형성되도록 한다. 상기 식각시 일예로 SF6및 BCl3가스를 사용하고 'BCl3의 유량/SF6의 유량' 값이 2 내지 3이 되도록 한다. 또한, 식각시 장치 내의 압력은 5 mTorr 내지 20 mTorr가 되도록 하며, 전력은 5 W 내지 30 W를 인가한다. 이와 같은 조건에서 발생된 플라즈마 중 일부는 상기 제1 감광막 패턴(25) 일단부의 측벽에 충돌되고, 제1 감광막 패턴(25)의 측벽에서 충돌된 플라즈마의 일부는 기판 쪽으로 재 충돌하여 스퍼터링 효과가 발생한다. 이러한 스퍼터링 효과는 제1 감광막 패턴(25)의 단부에 가까운 기판 부분에서 주로 발생하여, 제1 감광막 패턴(25)에 인접한 절연막(24) 및 캡층(22)이 식각되어 상기와 같은 'V'형 홈(26)이 형성된다.
다음으로, 도2d에 도시한 바와 같이 제1 감광막 패턴(25)을 제거하고, 암모니아를 사용하여 표면을 세정한다. 이어서, 절연막(24)에 대한 캡층(22)의 높은 식각선택비를 이용한 식각을 실시하여, 절연막(24)이 식각되지 않도록 함으로써 상기 'V'형 홈(26) 입구 크기와 실질적으로 유사한 크기의 폭을 갖는 트렌치(27)를 캡층(22) 내에 형성한다. 이때의 식각은 식각방향, 각도, 언더컷(undercut)등을 고려하여 습식식각, 건식식각 등을 사용할 수 있다. 예를 들어, HEMT 소자의 경우 건식식각의 경우는 BCl3/SF6가스를 사용하여 갈륨비소 캡층을 식각하고, 습식식각의 경우는 구연산을 사용하여 식각할 수 있다.
다음으로, 도2e에 도시한 바와 같이 상기 트렌치(27) 및 트렌치 주변의 캡층(22)을 노출시키는 제2 감광막 패턴(28)을 형성한다. 이어서, 전류를 측정하면서 캡층(22) 또는 캡층(22)과 활성층(21)을 식각하는 게이트 리세스 공정을 진행한다. 이때, 게이트 리세스 공정에서 식각 속도를 변화시키며 실시하여 잔류하는 캡층(22)과 활성층(21)의 두께를 보다 정확히 조절한다. 예로써, 식각 속도를 감소시키면서 리세스 공정을 실시하여 보다 정확히 식각 두께를 조절함으로써, 소자의 원하는 문턱전압을 얻을 수 있도록 한다. 상기 게이트 리세스 공정은 습식식각 또는 건식식각으로 실시되며, 습식식각을 실시할 경우 상기 절연막(24)이 수평방향의 식각을 감소시켜 게이트와 소스, 드레인 사이의 저항의 증가를 방지할 수 있고, ICP 혹은 ECR을 사용하는 저손상 건식식각시 상기 절연막(24)이 표면의 오염 및 손상을 방지하여 계면의 특성 저하를 방지할 수 있다. 따라서, 기판내의 문턱전압과 포화 전류의 균일도를 향상시킬 수 있다.
다음으로, 도2f에 도시한 바와 같이 게이트 리세스 식각공정이 완료된 반절연 갈륨비소 기판 전면에 전자빔을 사용하여 게이트 전극을 이룰 Ti막, Pt막 및 Au 막 등을 순차적으로 증착하여 Ti/Pt/Au 막(29)을 형성한다.
다음으로, 도2g에 도시한 바와 같이 감광막 패턴(28)을 제거함으로써 Ti/Pt/Au 막(29)을 리프트-오프하여 'T'형의 게이트 전극(29A)을 형성한다.
본 발명은 반도체 소자의 소자분리막 형성 공정에 적용될 수도 있다.
이하, 본 발명의 다른 실시예를 첨부된 도면 도3a 및 도3b를 참조하여 설명한다.
먼저, 도3a에 도시한 바와 같이 반절연 갈륨비소(GaAs) 기판(30) 상에 활성층(31) 및 캡층(32)을 차례로 형성하고, 소스 드레인 오믹금속층 영역을 정의하는 감광막 패턴(도시하지 않음)을 형성하고 AuGe막, Ni막 및 Au막을 차례로 증착하여 소스 드레인 오믹금속층(AuGe/Ni/Au)(33)을 형성하고, 소스 드레인 오믹 금속층(33) 형성이 완료된 상기 반절연 갈륨비소 기판(30) 상에 표면 보호를 위한 절연막(34)을 형성한다. 이때, 절연막(34)은 질화막으로 형성될 수 있다.
다음으로, 상기 절연막(34) 상에 그 일단부가 소자분리막 형성 영역에 위치하는 감광막 패턴(35)을 형성한다. 이어서, 반응성 이온 식각(RIE) 장치, 인덕티브 커플링(ICP) 식각 장치 또는 ECR 장치에서 플라즈마를 발생시켜 스퍼터링 효과에 의해 캡층(32) 및 활성층(31)을 식각시켜 홈(36)을 형성한다. 상기 식각시 식각조건은 예를 들어 SF6및 BCl3가스를 사용하고 'BCl3의 유량/SF6의 유량' 값이 2 내지 3이 되도록 한다. 또한, 식각시 압력은 5 mTorr 내지 20 mTorr가 되도록하며, 전력은 5 W 내지 30 W를 인가한다. 이와 같은 조건에서 발생된 플라즈마 중 일부는 상기 감광막 패턴(35)의 측벽에 충돌되고, 감광막 패턴(35)의 측벽에서 충돌된 플라즈마의 일부는 기판 쪽으로 재 충돌하여 스퍼터링 효과가 발생한다. 이러한 스퍼터링 효과는 감광막 패턴(35)의 단부에 가까운 기판 부분에서 주로 발생하여, 감광막 패턴(35)에 인접한 절연막(34), 캡층(32), 활성층(31) 및 상기 반절연 GaAs 기판(30)의 일부가 식각되어 상기와 같은 'V'형 홈(36)이 형성된다. 이때, 'V'형 홈(36)의 식각 깊이는 각 소자가 각각 전기적으로 분리될 수 있는 깊이로 결정된다. 예를 들어, MESFET(metal semiconductor field effect transistor), HEMT 등의 제조에서 상기 'V'형 홈의 깊이는 0.5 ㎛ 내지 1 ㎛ 이면 충분하다. 이와 같이 식각된 고립부의 폭이 매우 작으므로 절연막을 채우는 추가의 공정도 불필요하다.
다음으로, 도3b에 도시한 바와 같이 감광막 패턴(35)을 제거하고, 암모니아를 사용하여 표면을 세정한다. 이어서, 절연막(34)에 대한 캡층(32) 및 활성층(31)의 높은 식각선택비를 이용한 식각을 실시하여, 절연막(34)이 식각되지 않도록 함으로써 상기 'V'형 홈(36) 입구와 유사한 크기의 폭을 갖는 트렌치(37)를 캡층(32) 및 활성층 내에 형성한다. 필요에 따라 트렌치 내부에 얇은 질화막을 증착하여 채워넣을 수 있다. 이때, 질화막을 트렌치 폭의 1/2 두께로 형성한다.
전술한 본 발명의 일실시예는 HEMT 소자의 제조 방법을 예로서 설명한 것이다. 따라서, 본 발명을 통상의 트랜지스터 제조 공정에 적용할 경우 상기 활성층(21) 및 캡층(22) 부분은 단일의 반도체층 또는 반도체 기판이 될 수도 있다.
또한, 상기 본 발명의 일실시예에서는 오믹금속층 형성 후에 소자분리막을 형성하는 경우를 설명하였지만, 상기 소자분리막은 오믹금속층 형성 이전에 형성될 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예로서, 전술한 본 발명은 트랜지스터의 게이트 전극 및 소자분리막 형성 공정 뿐만 아니라, 미세한 선폭의 배선 형성 공정 등에 적용될 수 있다. 또한, 전술한 본 발명의 일실시예 및 다른 실시예에서는 게이트 전극 형성과 소자분리막을 각기 형성하는 방법에 대하여 설명하였지만, 상기 소자분리막을 형성한 후, 상기 'T'형 게이트 전극을 형성할 수도 있다.
상기와 같이 이루어지는 본 발명은 감광막 패턴이 오픈시키는 폭에 의존하지 않고 미세 트렌치를 형성하여 'T'형 게이트 전극의 다리부 및 소자분리막 등을 형성함으로써 소자의 집적도를 향상시킬 수 있고, 표면 보호막의 두께로써 'T'형 게이트 전극의 다리부의 높이를 조절할 수 있다. 또한, 게이트 리세스 공정을 위하여 습식식각을 실시할 경우 상기 표면 보호막이 수평방향의 식각을 감소시켜 게이트와 소스, 드레인 사이의 저항의 증가를 방지할 수 있고, 건식식각을 실시할 경우는 표면 보호막이 표면의 오염 및 손상을 방지하여 계면 특성 저하를 방지함으로써 기판내의 문턱전압과 포화 전류의 균일도를 향상시킬 수 있다.
또한, 상기 표면 보호막의 두께로써 'T'형 게이트 전극의 다리부 높이를 조절할 수 있고 게이트 저항을 줄일 수 있으며, 건식식각으로 게이트 리세스 공정을 실시할 경우 표면 보호막이 표면의 오염 및 손상을 방지하여 계면의 특성 저하를 방지할 수 있어 소자의 특성을 향상시킬 수 있다.
또한, 트렌치 형성으로 게이트 전극의 다리부 영역을 정의한 후 머리부를 형성함으로써 머리부 패턴 설계를 용이하게 할 수 있고, 공정의 재현성을 높일 수 있어 소자의 생산성을 향상시킬 수 있다.
Claims (15)
- 트렌치 형성 방법에 있어서,반도체층 상에 표면 보호막을 형성하는 제1 단계;상기 표면 보호막 상에, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생막 패턴을 형성하는 제2 단계;상기 희생막 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체층으로 재 충돌되어 일어나는 스퍼터링으로, 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 상기 반도체층 내에 미세 홈을 형성하는 제3 단계;상기 희생막 패턴을 제거하는 제4 단계; 및상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치(trench)를 상기 반도체층 내에 형성하는 제5 단계를 포함하는 트렌치 형성 방법.
- 제 1 항에 있어서,상기 제3 단계는,반응성 이온 식각(RIE, reactive ion etching) 장치 또는 인덕티브 커플링(ICP, inductive coupled plasma) 식각 장치에서 실시하는 것을 특징으로 하는 트렌치 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제3 단계에서,식각가스로 SF6및 BCl3가스를 사용하고, 상기 BCl3가스의 압력이 SF6가스의 압력의 2배 내지 3배가 되도록 하는 것을 특징으로 하는 트렌치 형성 방법.
- 제 3 항에 있어서,상기 제3 단계는,5 mTorr 내지 20 mTorr 압력 조건에서 실시하는 것을 특징으로 하는 트렌치 형성 방법.
- 제 4 항에 있어서,상기 제3 단계는,5 W 내지 30 W의 전력을 인가하여 실시하는 것을 특징으로 하는 트렌치 형성 방법.
- 제 1 항에 있어서,상기 제3 단계에서,상기 홈을 'V'형으로 형성하는 것을 특징으로 하는 트렌치 형성 방법.
- 트랜지스터 제조 방법에 있어서,기판 상에 형성된 반도체층 내에 소스 드레인층을 형성하는 제1 단계;상기 제1 단계가 완료된 전체 구조 상에 표면 보호막을 형성하는 제2 단계;상기 표면 보호막 상에, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생막 패턴을 형성하는 제3 단계;상기 희생막 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체층으로 재 충돌되어 일어나는 스퍼터링으로, 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 상기 반도체층 내에 미세 홈을 형성하는 제4 단계;상기 희생막 패턴을 제거하는 제5 단계;상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치(trench)를 상기 반도체층 내에 형성하는 제6 단계;상기 트렌치 및 상기 트렌치 주변의 상기 반도체층을 노출시키는 감광막 패턴을 형성하는 제7 단계;전류를 측정하면서 상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 상기 반도체층을 식각하여 상기 반도체층의 잔류 두께를 조절하는 제8 단계;상기 제8 단계가 완료된 전체 구조 상에 게이트 전극을 이룰 전도막을 형성하는 제9 단계; 및상기 감광막 패턴을 제거함으로써 상기 전도막을 리프트-오프(lift-off)하여, 머리부 및 다리부로 이루어지는 'T'형의 게이트 전극을 형성하는 제10 단계를 포함하는 트랜지스터 제조 방법.
- 제 7 항에 있어서,상기 표면 보호막의 두께는, 'T'형 게이트 전극의 다리부 높이를 고려하여 결정하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 8 항에 있어서,상기 제1 단계에서,상기 기판은 반절연 갈륨비소(GaAs) 기판이고, 상기 반도체층은 활성층 및 캡층으로 이루어지는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제4 단계는,반응성 이온 식각(RIE, reactive ion etching) 장치, 인덕티브 커플링(ICP, inductive coupled plasma) 식각장치 또는 전자자기공명(ECR, electron cyclotron resonance) 식각 장치에서, SF6및 BCl3를 식각가스로 사용하며 상기 BCl3가스 유량이 SF6가스 유량의 2배 내지 3배가 되도록 하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 10 항에 있어서,상기 제4 단계는,5 mTorr 내지 20 mTorr 압력 조건에서, 5 W 내지 30 W의 전력을 인가하여 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 반도체 소자의 소자분리막 형성 방법에 있어서,반도체층 상에 표면 보호막을 형성하는 제1 단계;상기 표면 보호막 상에, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생막 패턴을 형성하는 제2 단계;상기 희생막 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체층으로 재 충돌되어 일어나는 스퍼터링으로, 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 반도체층 내에 미세 홈을 형성하는 제3 단계;상기 희생막 패턴을 제거하는 제4 단계;상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치(trench)를 상기 반도체층 내에 형성하는 제5 단계; 및상기 트렌치 내에 절연막을 형성하여 소자분리막을 형성하는 제6 단계를 포함하는 소자분리막 형성 방법.
- 제 12 항에 있어서,상기 제3 단계에서,상기 홈의 깊이를 0.5 ㎛ 내지 1 ㎛로 형성하는 것을 특징으로 하는 소자분리막 형성 방법.
- 제 12 항 또는 제 13 항에 있어서,상기 제3 단계는,반응성 이온 식각(RIE, reactive ion etching) 장치, 인덕티브 커플링(ICP, inductive coupled plasma) 식각 장치 또는 전자자기공명(ECR, electron cyclotron resonance) 식각장치에서 SF6및 BCl3를 식각가스로 사용하며 상기 BCl3가스의 압력이 SF6가스의 압력의 2배 내지 3배가 되도록 하고, 5 mTorr 내지 20 mTorr 압력 조건에서, 5 W 내지 30 W의 전력을 인가하여 실시하는 것을 특징으로 하는 소자분리막 형성 방법.
- 제 12 항 또는 제 13 항에 있어서,상기 제6 단계에서,상기 절연막을 질화막으로 형성하되, 상기 질화막의 두께가 상기 트렌치 폭의 1/2 되도록 하는 소자분리막 형성 방법.
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| KR1019980036191A KR100270324B1 (ko) | 1998-09-03 | 1998-09-03 | 미세 트렌치 형성 방법과 그를 이용한 반도체트랜지스터 및 소자분리막 형성 방법 |
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