KR20170095454A - 고전자 이동도 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 고전자 이동도 트랜지스터는 기판 상에 제공된 활성층과, 상기 활성층 상에 위치하고 상기 활성층의 일부를 노출하는 게이트 리쎄스 영역을 포함한 캡층과, 상기 캡층 상에 위치하고 상기 캡층에 오믹 접촉하며 서로 이격된 소스 전극 및 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 상에 위치하고 상기 게이트 리쎄스 영역에 대응되는 개구부를 구비하여 상기 게이트 리쎄스 영역을 노출시키는 절연층과, 상기 절연층 상에 제공되고 상기 게이트 리쎄스 영역과 상기 개구부를 관통하는 게이트 발(gate foot) 및 상기 게이트 발(gate foot)에 의해 지지되는 게이트 머리(gate head)를 포함하는 게이트 전극, 및 상기 게이트 전극에 전기적으로 연결되며 상기 게이트 전극으로 구동 전압을 제공하는 패드부를 포함하고, 상기 게이트 발(gate foot)과 상기 게이트 머리(gate head) 각각은 상기 패드부와 인접할수록 그 폭이 상이해질 수 있다.

Description

고전자 이동도 트랜지스터 및 그 제조방법{HIGH ELECTRON MOBILITY TRANSISTOR AND FABRICATION METHOD THEREOF}
본 발명의 실시예는 고전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
갈륨나이트라이드(GaN)는 넓은 밴드 갭(band gap) 특성과 높은 항복 전압 특성을 갖고 있어 갈륨나이트라이드(GaN)로 트랜지스터를 형성할 때, 소자의 우수한 항복 특성을 확보할 수 있다. 또한, 갈륨나이트라이드(GaN) 기반 소자는 현재 많이 사용되고 있는 실리콘 기반 소자에 비해 높은 전자 이동도 및 포화 전자 속도를 가지므로 높은 주파수 특성을 보일 수 있다. 이러한 높은 전자 이동도는 갈륨나이트라이드(GaN)로 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT)를 만들 때, 작은 온(on) 저항 특성을 갖게 되고 이는 저 손실 트랜지스터의 구현을 가능하게 한다.
이와 같이, 갈륨나이트라이드(GaN) 기반 고전자 이동도 트랜지스터(HEMT)는 고주파 고전력 특성을 요구하는 소자로서 충분한 이점을 가지기 때문에 지속적인 연구가 필요하다.
본 발명의 목적은 소자의 안정성을 향상시킬 수 있는 고전자 이동도 트랜지스터를 구현하는 것이다.
본 발명의 다른 목적은 상기한 고전자 이동도 트랜지스터를 제공하는 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 고전자 이동도 트랜지스터는, 기판 상에 제공된 활성층과, 상기 활성층 상에 위치하고 상기 활성층의 일부를 노출하는 게이트 리쎄스 영역을 포함한 캡층과, 상기 캡층 상에 위치하고 상기 캡층과 오믹 접촉하며 서로 이격된 소스 전극 및 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 상에 위치하고 상기 게이트 리쎄스 영역에 대응되는 개구부를 구비하여 상기 게이트 리쎄스 영역을 노출시키는 절연층과, 상기 절연층 상에 제공되고 상기 게이트 리쎄스 영역과 상기 개구부를 관통하는 게이트 발(foot) 및 상기 게이트 발(foot)에 의해 지지되는 게이트 머리(head)를 포함하는 게이트 전극, 및 상기 게이트 전극에 전기적으로 연결되며 상기 게이트 전극으로 구동 전압을 제공하는 패드부를 포함할 수 있다. 여기서, 상기 게이트 발(foot)과 상기 게이트 머리(head) 각각은 상기 패드부와 인접할수록 그 폭이 상이해질 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 발(foot)은 0.2㎛ 이하의 폭을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 발(foot)은 상기 패드부와 인접할수록 그 폭이 커지고, 상기 게이트 머리(head)도 상기 패드부와 인접할수록 그 폭이 커질 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 발(foot)은 상기 패드부와 인접할수록 그 폭이 작아지고, 상기 게이트 머리(head)도 상기 패드부와 인접할수록 그 폭이 작아질 수 있다.
본 발명의 일 실시예에 있어서, 평면상에서 볼 때, 상기 게이트 발(foot)과 상기 게이트 머리(head) 각각은 가운데에 위치한 가상의 선을 기준으로 그 상부에 위치하는 제1 부분과, 상기 가상의 선을 기준으로 그 하부에 위치하는 제2 부분을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 게이트 발(foot)과 상기 게이트 머리(head)는 상기 가상의 선과 인접할수록 그 폭이 커질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 게이트 발(foot)과 상기 게이트 머리(head)는 상기 가상의 선과 인접할수록 그 폭이 작아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 전극과 상기 드레인 전극 각각은 상기 패드부와 인접할수록 그 폭이 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 전극과 상기 드레인 전극 각각은 상기 패드부와 인접할수록 그 폭이 작아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 전극과 상기 드레인 전극 각각은 상기 패드부와 인접할수록 그 폭이 커질 수 있다.
본 발명의 일 실시예에 있어서, 평면상에서 볼 때, 상기 소스 전극과 상기 드레인 전극 각각은 가운데에 위치한 가상의 선을 기준으로 그 상부에 위치하는 제1 부분과, 상기 가상의 선을 기준으로 그 하부에 위치하는 제2 부분을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 소스 전극과 상기 드레인 전극은 상기 가상의 선과 인접할수록 그 폭이 작아질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 소스 전극과 상기 드레인 전극은 상기 가상의 선과 인접할수록 그 폭이 커질 수 있다.
본 발명의 다른 목적을 달성하기 위한 고전자 이동도 트랜지스터의 제조방법은, 기판 상에 활성층 및 캡층을 형성하는 단계와, 상기 캡층 상에 상기 캡층과 오믹 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 소스 전극 및 상기 드레인 전극 상에 상기 캡층 표면 일부를 노출시키는 개구부를 포함한 절연층을 형성하는 단계와, 상기 노출된 캡층 표면을 식각하여 그 하부에 배치된 상기 활성층을 노출시키는 게이트 리쎄스 영역을 형성하는 단계, 및 상기 게이트 리쎄스 영역과 상기 절연층을 관통하는 게이트 발(foot) 및 상기 게이트 발(foot)에 의해 지지되는 게이트 머리(head)를 구비한 게이트 전극을 형성하되, 상기 게이트 전극과 전기적으로 연결되어 상기 게이트 전극으로 구동 전압을 제공하는 패드부를 형성하는 단계를 포함할 수 있다. 여기서, 상기 게이트 발(foot)과 상기 게이트 머리(head) 각각은 상기 패드부와 인접할수록 그 폭이 상이해질 수 있다.
본 발명의 실시예에 따르면, 게이트 발(foot)의 일부가 큰 폭을 갖도록 게이트 전극의 형태를 변형하여 구조적으로 안정적인 고전자 이동도 트랜지스터를 제공할 수 있다.
본 발명의 실시예에 따르면, 상기 고전자 이동도 트랜지스터를 용이하게 제조하는 방법을 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 평면도이다.
도 2는 도 1의 A1 부분을 확대한 평면도이다.
도 3은 도 1의 게이트 전극을 확대한 평면도이다.
도 4는 도 2의 Ⅰ ~ Ⅰ'선을 따른 단면도이며, 도 1의 패드부로부터 먼 곳에 위치한 게이트 전극을 포함하는 고전자 이동도 트랜지스터의 단면도를 나타낸 것이다.
도 5는 도 2의 Ⅱ ~ Ⅱ'선을 따른 단면도며, 도 1의 패드부로부터 인접한 곳에 위치한 게이트 전극을 포함하는 고전자 이동도 트랜지스터의 단면도를 나타낸 것이다.
도 6 내지 도 11은 도 4의 고전자 이동도 트랜지스터의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 12는 본 발명의 제2 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 평면도이다.
도 13은 본 발명의 제3 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 평면도이다.
도 14는 본 발명의 제4 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, “포함하다” 또는 “가지다” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 “위에” 있다고 할 경우, 이는 다른 부분 “바로 위에” 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 “아래에” 있다고 할 경우, 이는 다른 부분 “바로 아래에” 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 평면도이고, 도 2는 도 1의 A1 부분을 확대한 평면도이며 도 3은 도 1의 게이트 전극을 확대한 평면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 고전자 이동도 트랜지스터(100)는 활성층(미도시), 게이트 전극(110), 소스 전극(120) 및 드레인 전극(130)을 포함한다. 또한, 본 발명의 제1 실시예에 따른 고전자 이동도 트랜지스터(100)는 상기 게이트 전극(110)과 전기적으로 접속된 패드부(140)를 포함한다.
상기 패드부(140)는 상기 활성층과 전기적으로 분리된 영역에 배치되고, 상기 게이트 전극(110)과 전기적으로 연결될 수 있다. 상기 패드부(140)는 상기 게이트 전극(110)으로 구동 전압을 제공할 수 있다.
상기 게이트 전극(110)은 상기 소스 전극(120)과 상기 드레인 전극(130) 사이의 절연층(미도시) 상에 배치될 수 있다. 상기 게이트 전극(110)은 미세한 폭(0.2㎛ 이하)을 갖는 게이트 발(gate foot, 110a)과, 상기 게이트 발(gate foot, 110a)에 지지되며 상기 게이트 발(gate foot, 110a) 보다 상대적으로 큰 폭(또는 길이)을 갖는 게이트 머리(gate head, 110b)를 포함한다. 여기서, 상기 게이트 발(gate foot, 110a)은 활성층에 접할 수 있다.
상기 게이트 전극(110)은 게이트 발(gate foot, 110a) 보다 큰 폭(또는 길이)을 갖는 게이트 머리(gate head, 110b)를 포함하는 T형 구조, 감마(Γ)형 구조, Y형 구조 및 버섯형 구조 중 어느 하나의 구조를 포함할 수 있다. 그러나 이에 한정되는 것은 아니고, 상기 게이트 전극(110)은 상기 게이트 머리(gate head, 110b)가 상기 게이트 발(gate foot, 110a)의 폭 보다 큰 구조를 모두 포함할 수 있다.
상기 게이트 전극(110)은 상기 패드부(140)와 인접할수록 그 폭이 점진적으로 클 수 있다. 구체적으로, 상기 게이트 전극(110)에 포함된 게이트 발(gate foot, 110a)은 상기 패드부(140)와 인접할수록 그 폭이 커지고, 상기 게이트 전극(110)에 포함된 게이트 머리(gate head, 110b) 역시 상기 패드부(140)와 인접할수록 그 폭이 커질 수 있다.
예컨대, 도 3에 도시된 바와 같이, 상기 패드부(140)로부터 가장 먼 곳에 위치한 게이트 발(gate foot, 110a)의 폭(L1)이 상기 패드부(140)로부터 가장 인접한 곳에 위치한 게이트 발(gate foot, 110a)의 폭(L2) 보다 작을 수 있다.
상기 소스 전극(120)과 상기 드레인 전극(130)은 평면상에서 볼 때 상기 게이트 전극(110)을 사이에 두고 일정 간격 이격되어 있으며, 상기 활성층과 저항성(ohmic) 접촉할 수 있다.
한편, 상기 게이트 발(gate foot, 110a)의 폭이 줄어들수록 상기 고전자 이동도 트랜지스터(100)가 고속 구동을 할 수 있다. 그러나, 상기 게이트 발(gate foot, 110a)의 폭이 지나치게 줄어들게 되면, 상기 게이트 발(gate foot, 110a)이 지지하는 게이트 머리(gate head, 110b)의 저항이 증가하여 고주파 특성이 저하될 수 있다.
또한, 상기 게이트 전극(110)은 고속 구동을 위해 좁은 폭을 갖는 게이트 발(gate foot, 110a) 상에 두께와 폭이 큰 게이트 머리(gate head, 110b)가 올라가는 구조로 이루어져 있어, 구조적으로 안정적이지 못하다. 이러한 게이트 전극(110)의 불안정한 구조는 후속 공정 중에 상기 고전자 이동도 트랜지스터(100)의 신뢰성에 영향을 줄 수 있다.
이를 위해, 본 발명의 제1 실시예에 따른 고전자 이동도 트랜지스터(100)는 상기 게이트 전극(110)이 상기 패드부(140)와 인접할수록 그 폭이 커지도록 상기 게이트 발(gate foot, 110a) 및 상기 게이트 머리(gate head, 110b)를 설계한다. 이로 인해, 상기 게이트 발(gate foot, 110a)의 일부가 나머지에 비해 그 폭이 커질 수 있다.
따라서, 본 발명의 제1 실시예에 따른 고전자 이동도 트랜지스터(100)는 미세한 폭이 균일하게 이루어진 게이트 발(gate foot)을 구비한 종래의 고전자 이동도 트랜지스터에 비해, 구조적으로 안정되어 소자의 신뢰성이 향상될 수 있다.
일반적으로, 고전자 이동도 트랜지스터는 소자의 최대 항복 전압이 소스 전극과 게이트 전극 사이 간격 및 드레인 전극과 게이트 전극 사이 간격으로 조정될 수 있다. 따라서, 상술한 바와 같이 상기 게이트 전극(110)의 형태가 변형됨에 따라, 상기 소스 전극(120)과 상기 드레인 전극(130)의 형태도 이와 대응되게 변형시킬 수 있다.
예를 들어, 상기 소스 전극(120)과 상기 드레인 전극(130) 각각은 도 1에 도시된 바와 같이 상기 패드부(140)와 인접할수록 그 폭이 점진적으로 작아질 수 있다.
이는, 상기 게이트 전극(110)의 폭이 상기 패드부(140)와 인접할수록 커지게 변형됨에 따라 상기 고전자 이동도 트랜지스터(100)의 최대 항복 전압과 주파수 특성에 영향을 미치는 것을 보완하기 위함이다.
도 4는 도 2의 Ⅰ ~ Ⅰ'선을 따른 단면도이며, 도 1의 패드부로부터 먼 곳에 위치한 게이트 전극을 포함하는 고전자 이동도 트랜지스터의 단면도를 나타낸 것이고, 도 5는 도 2의 Ⅱ ~ Ⅱ'선을 따른 단면도며, 도 1의 패드부로부터 인접한 곳에 위치한 게이트 전극을 포함하는 고전자 이동도 트랜지스터의 단면도를 나타낸 것이다.
도 4 및 도 5는 본 발명의 제1 실시예에 따른 고전자 이동도 트랜지스터를 게이트 전극이 패드부로부터 먼 곳과, 인접한 곳으로 구분하여 설명하기 위한 것으로, 동일한 구성요소에 대해 동일한 부호를 사용한다.
이하, 도면의 순서에 따라 도 4를 우선 설명하고, 이어 도 5에 대해 설명하기로 한다.
도 1, 도 2, 및 도 4를 참조하면, 패드부(140)로부터 먼 곳에 위치한 게이트 전극(110)을 포함하는 고전자 이동도 트랜지스터(100)는 기판(101) 상에 배치된 활성층(103)과, 상기 활성층(103) 상에 배치된 캡층(105)과, 상기 캡층(105) 상에 배치된 소스 전극(120) 및 드레인 전극(130)을 포함한다. 또한, 상기 고전자 이동도 트랜지스터(100)는 상기 소스 전극(120) 및 상기 드레인 전극(130) 상에 배치된 절연층(107)과, 상기 절연층(107) 상에 배치된 게이트 전극(110)을 더 포함한다.
상기 기판(101)은 실리콘(Si) 기판, 실리콘 탄화물(SiC) 기판 또는 고저항 실리콘 기판일 수 있다.
상기 활성층(103)은 상기 기판(101) 상에 배치되며 상기 소스 전극(120)과 상기 드레인 전극(130) 사이에 채널 영역을 형성하는 층으로써, 반도체층일 수 있다. 예컨대, 상기 활성층(103)은 갈륨나이트라이드(GaN), 인듐갈륨나이트라이드(InGaN), 알루미늄갈륨나이트라이드(AlGaN) 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다.
하지만, 여기에 한정되는 것은 아니고, 상기 활성층(103)은 그 내부에 2차원의 전자 가스(2 Dimensional Electron Gas, 이하 2DEG라고 함)가 형성될 수 있는 물질이라면 다른 물질층을 포함할 수도 있다.
상기 캡층(105)은 표면보호 및/또는 오믹접합 특성의 향상을 위해 상기 활성층(103) 상에 배치될 수 있다. 상기 캡층(105)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 층일 수도 있다. 상기 캡층(105)의 두께는 수십 nm 이하일 수 있다. 여기서, 상기 캡층(105)은 상기 활성층(103)의 일부를 외부로 노출시키는 게이트 리쎄스 영역(105a)을 포함할 수 있다.
상기 활성층(103)의 일부에 2DEG가 형성될 수 있다. 상기 2DEG는 상기 활성층(103)과 상기 캡층(105)의 계면 아래의 상기 활성층(103) 영역에 형성될 수 있다. 상기 활성층(103)에 형성된 2DEG는 상기 소스 전극(120)과 상기 드레인 전극(130) 사이의 전류 통로, 즉, 채널 영역으로 이용될 수 있다.
상기 소스 전극(120)과 상기 드레인 전극(130)은 상기 2DEG가 채널로서 이용될 수 있는 다양한 구조로 배치될 수 있다. 일 예로, 상기 소스 전극(120)과 상기 드레인 전극(130)은 도면과 같이 상기 캡층(105) 상에 저항성(ohmic) 접촉할 수 있다. 다른 예로서 도면상 도시되어 있지 않지만, 상기 캡층(105)을 식각하여 상기 소스 전극(120)과 상기 드레인 전극(130)이 형성될 수 있다. 또 다른 예로서 도면 상 도시되어 있지 않지만, 상기 캡층(105)의 일부 두께까지만 식각한 후 해당 영역에 상기 소스 전극(120)과 상기 드레인 전극(130)이 형성될 수 있다.
상기 고전자 이동도 트랜지스터(100)가 갈륨나이트라이드(GaN) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자인 경우, 상기 소스 전극(120)과 상기 드레인 전극(130)은 소정의 두께로 Ti/Al/Ni/Au의 막 등이 차례로 증착된 금속층으로 형성될 수 있다. 예를 들어, 상기 소스 전극(120)과 상기 드레인 전극(130)은 15nm ~ 50nm 두께의 티타늄(Ti)막, 50nm ~ 150nm 두께의 알루미늄(Al)막, 15nm ~ 50nm 두께의 니켈(Ni) 막, 및 50nm ~ 150nm 두께의 금(Au) 막이 적층된 금속층일 수 있다.
또한, 상기 고전자 이동도 트랜지스터(100)가 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자인 경우, 상기 소스 전극(120)과 상기 드레인 전극(130)은 소정의 두께로 AuGe/Ni/Au 막 등이 차례로 증착된 금속층으로 형성될 수 있다. 예를 들어, 상기 소스 전극(120)과 상기 드레인 전극(130)은 50nm ~ 200nm 두께의 금-게르마늄(AuGe)막, 30nm ~ 60nm 두께의 니켈(Ni) 막 및 50nm ~ 150nm 두께의 금(Au) 막이 적층된 금속층일 수 있다.
상기 소스 전극(120)과 상기 드레인 전극(130) 상에는 절연층(107)이 배치될 수 있다.
상기 절연층(107)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2), BCB(Benzocyclobutene) 및 기타 다공성 실리카 박막 등의 물질을 포함할 수 있다. 상기 절연층(107)은 표면 보호 및 표면 결함으로 인한 트래핑 현상을 방지할 수 있다. 상기 절연층(107)의 종류 및 두께는 공정 중에 사용되는 감광막들의 식각률 등을 고려하여 결정될 수 있다. 상기 절연층(107)은 상기 게이트 리쎄스 영역(150a)에 대응되는 개구부(107a)를 포함한다.
상기 게이트 전극(110)은 상기 게이트 리쎄스 영역(105a)과 상기 개구부(107a)를 관통하는 게이트 발(gate foot, 110a)과, 상기 게이트 발(gate foot, 110a)에 의해 지지되며 상기 절연층(107) 상에 배치된 게이트 머리(gate head, 110b)를 포함할 수 있다. 여기서, 상기 게이트 발(gate foot, 110a)은 상기 활성층(103)과 접할 수 있다.
상기 게이트 발(gate foot, 110a)은 제1 폭(W1)을 가질 수 있고, 상기 게이트 머리(gate head, 110b)는 상기 게이트 발(gate foot, 110a) 보다 상대적으로 큰 제2 폭(W2)을 가질 수 있다. 예를 들어, 상기 제1 폭(W1)은 0.2㎛ 이하일 수 있다.
이어, 도 1, 도 2, 및 도 5를 참조하면, 패드부(140)로부터 인접한 곳에 위치한 게이트 전극(110)을 포함하는 고전자 이동도 트랜지스터(100)는 기판(101) 상에 배치된 활성층(103)과, 상기 활성층(103) 상에 배치된 캡층(105)과, 상기 캡층(105) 상에 배치된 소스 전극(120) 및 드레인 전극(130)을 포함한다. 또한, 상기 고전자 이동도 트랜지스터(100)는 상기 소스 전극(120) 및 상기 드레인 전극(130) 상에 배치된 절연층(107)과, 상기 절연층(107) 상에 배치된 게이트 전극(110)을 포함한다.
상기 게이트 전극(110)은 상기 게이트 리쎄스 영역(105a)과 상기 개구부(107a)를 관통하는 게이트 발(gate foot, 110a)과, 상기 게이트 발(gate foot, 110a)에 의해 지지되며 상기 절연층(107) 상에 배치된 게이트 머리(gate head, 110b)를 포함할 수 있다. 여기서, 상기 게이트 발(gate foot, 110a)은 상기 활성층(103)과 접할 수 있다.
상기 게이트 발(gate foot, 110a)은 제3 폭(W3)을 가질 수 있고, 상기 게이트 머리(gate head, 110b)는 상기 게이트 발(gate foot, 110a) 보다 상대적으로 큰 제4 폭(W4)을 가질 수 있다. 예를 들어, 상기 제3 폭(W3)은 0.2㎛ 이하일 수 있다.
또한, 상기 제3 폭(W3)은 상기 제1 폭(W1) 보다 크고, 상기 제4 폭(W4)도 상기 제2 폭(W2) 보다 클 수 있다.
도 6 내지 도 11은 도 4의 고전자 이동도 트랜지스터의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 6 내지 도 11을 참조하여 본 발명의 제1 실시예에 따른 고전자 이동도 트랜지스터의 제조 방법을 설명한다.
도 6을 참조하면, 기판(101) 상에 활성층(103)과, 캡층(105)을 순차적으로 형성한다.
상기 기판(101)은 예를 들면, 사파이어(sapphire), 실리콘(Si), 실리콘 탄화물(SiC) 기판 또는 고저항 실리콘 기판 등을 포함할 수 있으나, 이는 단지 예시적인 것으로, 상기 기판(101)은 이외에도 다른 다양한 물질을 포함할 수 있다.
상기 활성층(103)은 후술할 공정에 의해 형성되는 소스 전극과 드레인 전극 사이에 채널 영역을 형성하는 층으로서, 갈륨나이트라이드(GaN), 인듐갈륨나이트라이드(InGaN), 알루미늄갈륨나이트라이드(AlGaN) 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. 하지만, 여기에 한정되는 것은 아니고, 상기 활성층(103)은 그 내부에 2차원의 전자 가스(2 Dimensional Electron Gas, 2DEG)가 형성될 수 있는 물질이라면 다른 물질층을 포함할 수도 있다. 상기 활성층(103)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다.
상기 활성층(103) 상에 표면보호 및/또는 오믹접합 특성의 향상을 위해 상기 캡층(105)이 구비될 수 있다. 상기 캡층(105)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 오믹접합 특성의 향상을 위해 소정의 불순물이 도핑된 층일 수도 있다. 화합물 반도체의 경우 갈륨나이트라이드(GaN) 또는 갈륨아세나이드(GaAs) 층 등이 캡층(105)으로 적용될 수 있다.
알루미늄갈륨나이트라이드(AlGaN)와 갈륨나이트라이드(GaN)의 이종접합을 이용한 고전자 이동도 트랜지스터인 경우, 상기 활성층(103)은 갈륨나이트라이드 버퍼층(buffer layer)과 알루미늄나이트라이드 배리어층(barrier layer)으로 구성될 수 있고, 상기 캡층(105)은 갈륨나이트라이드(GaN) 층으로 구성될 수 있다.
도 7을 참조하면, 상기 캡층(105) 상에 상기 캡층(105)과 오믹 접촉한 소스 전극(120)과 드레인 전극(130)이 형성된다.
상기 소스 전극(120)과 상기 드레인 전극(130)은 소정 거리 이격되어 형성되고, 상기 소스 전극(120)과 상기 드레인 전극(130) 사이에 위치한 캡층(105)을 외부로 노출시킨다. 예를 들어, 상기 소스 전극(120)과 상기 드레인 전극(130)은 진공 증착 장치를 이용하여 상기 캡층(105) 상에 오믹 금속을 형성한 후 열처리 공정(RTA, Rapid Thermal Annealing)을 실시하여 형성될 수 있다. 상기 열처리 공정은 800℃ 내지 950℃의 온도에서 실시될 수 있지만, 이에 한정되는 것은 아니다. 본 발명의 제1 실시예에 따른 고전자 이동도 트랜지스터(100)가 갈륨나이트라이드(GaN) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자인 경우, 상기 오믹 금속은 소정의 두께로 Ti/Al/Ni/Au의 막 등이 차례로 증착된 금속층을 포함할 수 있다. 또한, 상기 고전자 이동도 트랜지스터(100)가 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자인 경우, 상기 오믹 금속은 소정의 두께로 AuGe/Ai/Au 막 등이 차례로 증착된 금속층을 포함할 수 있다.
도 8을 참조하면, 상기 소스 전극(120)과 상기 드레인 전극(130) 상에 절연물질(107')을 증착하고, 상기 절연물질(107') 상에 제1 포토레지스트 패턴(PRP1)을 형성한다.
상기 절연물질(107')은 단일층 또는 다중층으로 형성될 수 있으며 실리콘 질화물(SiN), 실리콘 산화물(SiO2), BCB(Benzocyclobutene) 및 기타 다공성 실리카 박막 등의 물질을 포함할 수 있다. 상기 절연물질(107')의 두께는 5nm ~ 100nm 범위 내에서 공정 조건에 따라 선택될 수 있다.
상기 제1 포토레지스트 패턴(PRP1)은 상기 절연물질(107') 상에 제1 포토레지스트(미도시)를 형성한 후, 이를 패터닝하여 상기 절연물질(107')의 일부를 노출시키는 제1 포토레지스 개구부를 포함하도록 형성된다. 예컨대, 상기 제1 포토레지스트 패턴(PRP1)은 전자빔 리소그래피 공정을 이용하여 패터닝될 수 있다. 이러한 경우, 상기 제1 포토레지스트 패턴(PRP1)은 PMMA/Copolymer/PMMA 또는 ZEP/PMGI/ZEP 등의 다층의 포토레지스트로 구성될 수 있다.
상기 제1 포토레지스트 패턴(PRP1)을 식각 마스크로 이용하여 상기 절연물질(107')의 식각 공정을 수행하면, 도 9에 도시된 바와 같이 개구부(107a)를 포함하는 절연층(107)이 형성된다. 여기서, 상기 절연층(107)이 형성된 이후에 상기 제1 포토레지스트 패턴(PRP1)을 제거할 수 있다.
상기 식각 공정은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive Coupled Plasma) 등의 건식 식각 방법으로 수행될 수 있다. 이때, 상기 식각 공정에는 CF4, CHF3 및 CF4와 O2의 혼합 가스 등이 이용될 수 있다.
상기 개구부(107a)에 의해 상기 캡층(105)의 일부가 외부로 노출된다. 상기 개구부(107a)는 후속 공정에 의해 형성될 게이트 발(gate foot)을 정의하기 위한 것이다.
도 10을 참조하면, 상기 절연층(107) 상에 제2 포토레지스트 패턴(PRP2)과 제3 포토레지스트 패턴(PRP3)이 순차적으로 형성된다. 상기 제2 및 제3 포토레지스트 패턴(PRP2, PRP3)은 상기 절연층(107) 상에서 상기 소스 전극(120)과 상기 드레인 전극(130) 사이에 게이트 머리가 위치될 영역을 노출시키는 개구부를 포함할 수 있다.
예를 들어, PMMA/Copolymer/PMMA 또는 ZEP/PMGI/ZEP 등의 다층의 감광막을 형성한 후, 전자빔 리소그라피를 이용하여 포토레지스트를 노광하고, 현상액으로 현상함으로써, 상기 제2 및 제3 포토레지스트 패턴(PRP2, PRP3)을 형성할 수 있다. 이와 같이 전자빔 리소그라피 공정을 이용하여 상기 제2 및 제3 포토레지스트 패턴(PRP2, PRP3)을 형성하는 경우, 게이트 머리(gate head) 영역이 게이트 발(gate foot) 영역 보다 큰 게이트 전극용 포토레지스트 패턴(PRP2, PRP3)을 제작할 수 있다.
이어, 상기 제2 및 제3 포토레지스트 패턴(PRP2, PRP3)의 개구부와 상기 절연층(107)의 개구부(107a)을 통해 노출된 캡층(105)을 식각하는 게이트 리쎄스 공정을 실시하여 게이트 리쎄스 영역(105a)을 형성한다.
상기 게이트 리쎄스 공정은 예를 들어 질화물 반도체를 이용한 HEMT(High Electron Mobility Transistor) 등의 소자에서 가장 중요한 공정 단계이다. 일반적으로 전류를 측정하면서 게이트 리쎄스 공정을 실시하며 습식 공정 또는 건식 공정을 실시되거나 건식 공정과 습식 공정을 조합하여 실시될 수 있다.
상기 게이트 리쎄스 공정은 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행될 수 있다. 또한, 고전자 이동도 박막트랜지스터(100)가 갈륨비소(GaAs) 계열의 화합물반도체 소자인 경우, H3PO4, H2O2 및 H2O 등이 적정 비율로 혼합된 인산계 용액 등의 습식 식각 용액을 이용하여 상기 게이트 리쎄스 공정이 수행될 수 있다.
또한, 상기 고전자 이동도 트랜지스터(100)의 공정에서 필요에 따라 상기 게이트 리쎄스 공정을 생략할 수도 있다.
도 11을 참조하면, 상기 제2 및 제3 포토레지스트 패턴(도 10의 PRP2, PRP3) 상에 금속층(미도시)을 증착한 후, 리프트 오프 공정을 통해 상기 제2 및 제3 포토레지스트 패턴(PRP2, PRP3)을 제거하여, 게이트 전극(110)을 형성한다.
이로써, 상기 게이트 전극(110)은 상기 게이트 리쎄스 영역(105a)과 상기 개구부(107a)를 관통하는 게이트 발(gate foot, 110a)과, 상기 게이트 발(gate foot, 110a)에 의해 지지되며 상기 절연층(107) 상에 배치된 게이트 머리(gate head, 110b)를 포함할 수 있다. 여기서, 상기 게이트 발(gate foot, 110a)은 상기 캡층(105)이 식각되어 외부로 노출된 활성층(103)과 접할 수 있다.
상기 개구부(107a)의 깊이 또는 상기 게이트 리쎄스 영역(105a)의 형성 유무에 따라, 상기 게이트 발(gate foot, 110a)은 상기 활성층(103)과 접하거나 상기 캡층(105)과 접하거나 절연층(107)과 접할 수 있다.
상술한 제조 방법을 통해, 본 발명의 제1 실시예에 따른 고전자 이동도 트랜지스터(100)는 게이트 전극(110)이 패드부(도 1의 140)와 인접할수록 그 폭(또는 길이)이 커지도록 설계됨에 따라 구조적으로 안정되어 소자의 신뢰성이 향상될 수 있다.
도 12는 본 발명의 제2 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 평면도이다. 본 발명의 제2 실시예에 따른 고전자 이동도 트랜지스터에 있어서, 중복된 설명을 피하기 위해 상술한 실시예에 따른 고전자 이동도 트랜지스터와 상이한 점을 중심으로 설명한다. 본 발명의 제2 실시예에서 특별히 설명하지 않는 부분은 상술한 실시예에 따른 고전자 이동도 트랜지스터에 따르며 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 지칭한다.
도 12를 참조하면, 본 발명의 제2 실시예에 따른 고전자 이동도 트랜지스터(200)는 활성층(미도시), 게이트 전극(210), 소스 전극(220) 및 드레인 전극(230)을 포함한다. 또한, 본 발명의 제2 실시예에 따른 고전자 이동도 트랜지스터(200)는 상기 게이트 전극(210)과 전기적으로 접속된 패드부(140)를 포함한다.
상기 게이트 전극(210)은 미세한 폭(0.2㎛ 이하)을 갖는 게이트 발(gate foot, 210a)과, 상기 게이트 발(gate foot, 210a)에 지지되며 상기 게이트 발(gate foot, 210a) 보다 상대적으로 큰 폭(또는 길이)을 갖는 게이트 머리(gate head, 210b)를 포함한다.
상기 게이트 전극(210)은 상기 패드부(140)와 인접할수록 그 폭이 점진적으로 작을 수 있다. 구체적으로, 상기 게이트 전극(210)에 포함된 게이트 발(gate foot, 210a)은 상기 패드부(140)와 인접할수록 그 폭이 작아지고, 상기 게이트 전극(210)에 포함된 게이트 머리(gate head, 210b) 역시 상기 패드부(140)와 인접할수록 그 폭이 작아질 수 있다.
이로 인해, 상기 고전자 이동도 트랜지스터(200)는 게이트 발(gate foot, 210a)의 일부가 큰 폭을 갖게 됨에 따라 구조적으로 안정적일 수 있다.
상기 게이트 전극(210)의 형태가 변형됨에 따라 상기 고전자 이동도 트랜지스터(200)의 최대 항복 전압과 주파수 특성에 영향을 미치는 것을 보완하기 위해 상기 소스 전극(220)과 상기 드레인 전극(230)의 형태가 변형될 수 있다. 예컨대, 상기 소스 전극(220)과 상기 드레인 전극(230)은 상기 패드부(140)와 인접할수록 그 폭이 증가할 수 있다.
도 13은 본 발명의 제3 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 평면도이다. 본 발명의 제3 실시예에 따른 고전자 이동도 트랜지스터에 있어서, 중복된 설명을 피하기 위해 상술한 실시예에 따른 고전자 이동도 트랜지스터와 상이한 점을 중심으로 설명한다. 본 발명의 제3 실시예에서 특별히 설명하지 않는 부분은 상술한 실시예에 따른 고전자 이동도 트랜지스터에 따르며 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 지칭한다.
도 13을 참조하면, 본 발명의 제3 실시예에 따른 고전자 이동도 트랜지스터(300)는 활성층(미도시), 게이트 전극(310), 소스 전극(320) 및 드레인 전극(330)을 포함한다. 또한, 본 발명의 제3 실시예에 따른 고전자 이동도 트랜지스터(300)는 상기 게이트 전극(310)과 전기적으로 접속된 패드부(140)를 포함한다.
상기 고전자 이동도 트랜지스터(300)는 가운데에 위치한 가상의 기준선(Base Line, BL)에 의해 제1 영역(FA)과 제2 영역(SA)으로 구분될 수 있다. 상기 제1 영역(FA)은 상기 패드부(140)와 거리가 먼 영역일 수 있고, 상기 제2 영역(SA)은 상기 패드부(140)와 인접한 영역일 수 있다.
상기 게이트 전극(310)은 미세한 폭(0.2㎛ 이하)을 갖는 게이트 발(gate foot, 310a)과, 상기 게이트 발(gate foot, 310a)에 지지되며 상기 게이트 발(gate foot, 310a) 보다 상대적으로 큰 폭을 갖는 게이트 머리(gate head, 310b)을 포함한다.
상기 제1 영역(FA)에서 상기 게이트 전극(310)은 상기 기준선(BL)에 인접할수록 그 폭이 커질 수 있다. 즉, 상기 제1 영역(FA)에서 상기 게이트 전극(310)에 포함된 게이트 발(gate foot, 310a)은 상기 기준선(BL)과 인접할수록 그 폭이 커지고, 상기 게이트 전극(310)에 포함된 게이트 머리(gate head, 310b)도 상기 기준선(BL)과 인접할수록 그 폭이 커질 수 있다.
상기 제2 영역(SA)에서 상기 게이트 전극(310)은 상기 제1 영역(FA)에서와 마찬가지로 상기 기준선(BL)에 인접할수록 그 폭이 커질 수 있다. 즉, 상기 제2 영역(SA)에서 상기 게이트 전극(310)에 포함된 게이트 발(gate foot, 310a)은 상기 기준선(BL)과 인접할수록 그 폭이 커지고, 상기 게이트 전극(310)에 포함된 게이트 머리(gate head, 310b)도 상기 기준선(BL)과 인접할수록 그 폭이 커질 수 있다.
이로 인해, 상기 고전자 이동도 트랜지스터(300)는 게이트 발(gate foot, 310a)의 일부가 큰 폭을 갖게 됨에 따라 구조적으로 안정적일 수 있다.
상기 게이트 전극(310)의 형태가 상술한 바와 같이 변형됨에 따라 상기 고전자 이동도 트랜지스터(300)의 최대 항복 전압과 주파수 특성에 영향을 미치는 것을 보완하기 위해 상기 소스 전극(320)과 상기 드레인 전극(330)의 형태가 변형될 수 있다. 예컨대, 상기 제1 영역(FA)에서 상기 소스 전극(320) 및 상기 드레인 전극(330) 각각은 상기 기준선(BL)에 인접할수록 그 폭이 작아질 수 있다. 또한, 상기 제2 영역(SA)에서 상기 소스 전극(320) 및 상기 드레인 전극(330) 각각은 상기 기준선(BL)에 인접할수록 그 폭이 작아질 수 있다.
도 14는 본 발명의 제4 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 평면도이다. 본 발명의 제4 실시예에 따른 고전자 이동도 트랜지스터에 있어서, 중복된 설명을 피하기 위해 상술한 실시예에 따른 고전자 이동도 트랜지스터와 상이한 점을 중심으로 설명한다. 본 발명의 제4 실시예에서 특별히 설명하지 않는 부분은 상술한 실시예에 따른 고전자 이동도 트랜지스터에 따르며 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 지칭한다.
도 14를 참조하면, 본 발명의 제4 실시예에 따른 고전자 이동도 트랜지스터(400)는 활성층(미도시), 게이트 전극(410), 소스 전극(420) 및 드레인 전극(430)을 포함한다. 또한, 본 발명의 제4 실시예에 따른 고전자 이동도 트랜지스터(400)는 상기 게이트 전극(410)과 전기적으로 접속된 패드부(140)를 포함한다.
상기 고전자 이동도 트랜지스터(400)는 가운데에 위치한 가상의 기준선(Base Line, BL)에 의해 제1 영역(FA)과 제2 영역(SA)으로 구분될 수 있다. 상기 제1 영역(FA)은 상기 패드부(140)와 거리가 먼 영역일 수 있고, 상기 제2 영역(SA)은 상기 패드부(140)와 인접한 영역일 수 있다.
상기 게이트 전극(410)은 미세한 폭(0.2㎛ 이하)을 갖는 게이트 발(gate foot, 410a)과, 상기 게이트 발(gate foot, 410a)에 지지되며 상기 게이트 발(gate foot, 410a) 보다 상대적으로 큰 폭(또는 길이)을 갖는 게이트 머리(gate head, 410b)를 포함한다.
상기 제1 영역(FA)에서 상기 게이트 전극(410)은 상기 기준선(BL)에 인접할수록 그 폭이 작아질 수 있다. 즉, 상기 제1 영역(FA)에서 상기 게이트 전극(410)에 포함된 게이트 발(gate foot, 410a)은 상기 기준선(BL)과 인접할수록 그 폭이 작아지고, 상기 게이트 전극(410)에 포함된 게이트 머리(gate head, 410b)도 상기 기준선(BL)과 인접할수록 그 폭이 작아질 수 있다.
상기 제2 영역(SA)에서 상기 게이트 전극(410)은 상기 제1 영역(FA)에서와 마찬가지로 상기 기준선(BL)에 인접할수록 그 폭이 작아질 수 있다. 즉, 상기 제2 영역(SA)에서 상기 게이트 전극(410)에 포함된 게이트 발(gate foot, 410a)은 상기 기준선(BL)과 인접할수록 그 폭이 작아지고, 상기 게이트 전극(410)에 포함된 게이트 머리(gate head, 410b)도 상기 기준선(BL)과 인접할수록 그 폭이 작아질 수 있다.
이로 인해, 상기 고전자 이동도 트랜지스터(400)는 게이트 발(gate foot, 410a)의 일부가 큰 폭을 갖게 됨에 따라 구조적으로 안정적일 수 있다.
상기 게이트 전극(410)의 형태가 상술한 바와 같이 변형됨에 따라 상기 고전자 이동도 트랜지스터(400)의 최대 항복 전압과 주파수 특성에 영향을 미치는 것을 보완하기 위해 상기 소스 전극(420)과 상기 드레인 전극(430)의 형태가 변형될 수 있다. 예컨대, 상기 제1 영역(FA)에서 상기 소스 전극(420) 및 상기 드레인 전극(430) 각각은 상기 기준선(BL)에 인접할수록 그 폭이 커질 수 있다. 또한, 상기 제2 영역(SA)에서 상기 소스 전극(420) 및 상기 드레인 전극(430) 각각은 상기 기준선(BL)에 인접할수록 그 폭이 커질 수 있다.
본 발명이 속하는 기술분야의 상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구범위에 의하여 나타내어지며, 특히 청구범위의 의미 및 범위 그리고 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100/200/300/400: 고전자 이동도 트랜지스터
101: 기판
103: 활성층
105: 캡층
107: 절연층
110/210/310/410: 게이트 전극
110a/210a/310a/310a: 게이트 발
110b/210b/310b/410b: 게이트 머리
120/220/320/420: 소스 전극
130/230/330/430: 드레인 전극
140: 패드부

Claims (18)

  1. 기판 상에 제공된 활성층;
    상기 활성층 상에 위치하고 상기 활성층의 일부를 노출하는 게이트 리쎄스 영역을 포함한 캡층;
    상기 캡층 상에 위치하고, 상기 캡층에 오믹 접촉하며 서로 이격된 소스 전극 및 드레인 전극;
    상기 소스 전극과 상기 드레인 전극 상에 위치하고, 상기 게이트 리쎄스 영역에 대응되는 개구부를 구비하여 상기 게이트 리쎄스 영역을 노출시키는 절연층;
    상기 절연층 상에 제공되고, 상기 게이트 리쎄스 영역과 상기 개구부를 관통하는 게이트 발(gate foot) 및 상기 게이트 발(gate foot)에 의해 지지되는 게이트 머리(gate head)를 포함하는 게이트 전극; 및
    상기 게이트 전극에 전기적으로 연결되며 상기 게이트 전극으로 구동 전압을 제공하는 패드부를 포함하고,
    상기 게이트 발(gate foot)과 상기 게이트 머리(gate head) 각각은 상기 패드부와 인접할수록 그 폭이 상이해지는 고전자 이동도 트랜지스터.
  2. 제1 항에 있어서,
    상기 게이트 발(gate foot)은 0.2㎛ 이하의 폭을 갖는 고전자 이동도 트랜지스터.
  3. 제1 항에 있어서,
    상기 게이트 발(gate foot)은 상기 패드부와 인접할수록 그 폭이 커지고, 상기 게이트 머리(gate head)도 상기 패드부와 인접할수록 그 폭이 커지는 고전자 이동도 트랜지스터.
  4. 제1 항에 있어서,
    상기 게이트 발(gate foot)은 상기 패드부와 인접할수록 그 폭이 작아지고, 상기 게이트 머리(gate head)도 상기 패드부와 인접할수록 그 폭이 작아지는 고전자 이동도 트랜지스터.
  5. 제1 항에 있어서,
    평면상에서 볼 때, 상기 게이트 발(gate foot)과 상기 게이트 머리(gate head) 각각은 가운데에 위치한 가상의 선을 기준으로 그 상부에 위치하는 제1 부분과, 상기 가상의 선을 기준으로 그 하부에 위치하는 제2 부분을 포함하는 고전자 이동도 트랜지스터.
  6. 제5 항에 있어서,
    상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 게이트 발(gate foot)과 상기 게이트 머리(gate head)는 상기 가상의 선과 인접할수록 그 폭이 커지는 고전자 이동도 트랜지스터.
  7. 제5 항에 있어서,
    상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 게이트 발(gate foot)과 상기 게이트 머리(gate head)는 상기 가상의 선과 인접할수록 그 폭이 작아지는 고전자 이동도 트랜지스터.
  8. 제1 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 각각은 상기 패드부와 인접할수록 그 폭이 상이한 고전자 이동도 트랜지스터.
  9. 제8 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 각각은 상기 패드부와 인접할수록 그 폭이 작아지는 고전자 이동도 트랜지스터.
  10. 제8 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 각각은 상기 패드부와 인접할수록 그 폭이 커지는 고전자 이동도 트랜지스터.
  11. 제1 항에 있어서,
    평면상에서 볼 때, 상기 소스 전극과 상기 드레인 전극 각각은 가운데에 위치한 가상의 선을 기준으로 그 상부에 위치하는 제1 부분과, 상기 가상의 선을 기준으로 그 하부에 위치하는 제2 부분을 포함하는 고전자 이동도 트랜지스터.
  12. 제11 항에 있어서,
    상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 소스 전극과 상기 드레인 전극은 상기 가상의 선과 인접할수록 그 폭이 작아지는 고전자 이동도 트랜지스터.
  13. 제11 항에 있어서,
    상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 소스 전극과 상기 드레인 전극은 상기 가상의 선과 인접할수록 그 폭이 커지는 고전자 이동도 트랜지스터.
  14. 기판 상에 활성층 및 캡층을 순차적으로 형성하는 단계;
    상기 캡층 상에 상기 캡층과 오믹 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 상에 상기 캡층 표면 일부를 노출시키는 개구부를 포함한 절연층을 형성하는 단계;
    상기 노출된 캡층 표면을 식각하여 그 하부에 배치된 상기 활성층을 노출시키는 게이트 리쎄스 영역을 형성하는 단계; 및
    상기 게이트 리쎄스 영역과 상기 절연층을 관통하는 게이트 발(gate foot) 및 상기 게이트 발(gate foot)에 지지되는 게이트 머리(gate head)를 구비한 게이트 전극을 형성하되, 상기 게이트 전극과 전기적으로 연결되어 상기 게이트 전극으로 구동 전압을 제공하는 패드부를 형성하는 단계를 포함하고,
    상기 게이트 발(gate foot)과 상기 게이트 머리(gate head) 각각은 상기 패드부와 인접할수록 그 폭이 상이해지는 고전자 이동도 트랜지스터의 제조방법.
  15. 제14 항에 있어서,
    상기 게이트 발(gate foot)은 0.2㎛ 이하의 폭을 갖는 고전자 이동도 트랜지스터의 제조방법.
  16. 제14 항에 있어서,
    상기 게이트 발(gate foot)은 상기 패드부와 인접할수록 그 폭이 커지고, 상기 게이트 머리(gate head)도 상기 패드부와 인접할수록 그 폭이 커지는 고전자 이동도 트랜지스터의 제조방법.
  17. 제14 항에 있어서,
    상기 게이트 발(gate foot)은 상기 패드부와 인접할수록 그 폭이 작아지고, 상기 게이트 머리(gate head)도 상기 패드부와 인접할수록 그 폭이 작아지는 고전자 이동도 트랜지스터의 제조방법.
  18. 제14 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 각각은 상기 패드부와 인접할수록 그 폭이 상이한 고전자 이동도 트랜지스터의 제조방법.
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* Cited by examiner, † Cited by third party
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JP2021082810A (ja) * 2019-11-20 2021-05-27 國立交通大學 二段階フォトグラフィによる短いゲート長のトランジスタの製造方法
CN115799059A (zh) * 2023-02-09 2023-03-14 徐州金沙江半导体有限公司 一种GaN HEMT BCB介质双层栅制作方法

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