KR20030065787A - 티(ｔ)형 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 티(T)형 게이트 형성 방법에 관하여 개시한다. 본 발명은, 반도체 기판 상에 식각률이 서로 다른 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계와, 상기 제2 및 제1 절연막을 식각하여 하부보다 상부가 넓은 홀을 형성하는 단계와, 상기 홀이 매립되도록 전체 상부면에 제3 절연막을 형성한 후 상기 반도체 기판의 일부를 노출시키면서 상기 홀의 측벽에 상기 제3 절연막이 잔류되도록 상기 제3 절연막을 되식각(etch back)하는 단계와, 전체 상부면에 제1 및 제2 감광막을 순차적으로 형성한 후 상부가 하부보다 넓은 개구부를 통해 상기 홀이 노출되도록 상기 제2 및 제1 감광막을 순차적으로 패터닝하는 단계 및 게이트 형성용 금속을 증착한 후 상기 제2 및 제1 감광막을 제거하여 티(T)형의 게이트를 형성하는 단계를 포함하는 티(T)형 게이트 형성 방법을 제공한다. 본 발명에 의하면, 초미세한 길이를 가지면서도 큰 단면적을 갖는 게이트를 형성할 수 있다.
Description
본 발명은 티(T)형 게이트 형성 방법에 관한 것으로, 더욱 상세하게는 게이트 길이를 감소시키면서도 큰 단면적을 얻을 수 있는 금속-반도체 전계효과트랜지스터(Metal-Semiconductor Field Effect Transistor; 이하 'MESFET'이라 함), 고전자이동도 트랜지스터(High Electron Mobility Transistor; 이하 'HEMT'라 함)와 같은 소자의 티(T)형 게이트 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 길이도 감소하고 있다. 일반적으로 게이트의 길이가 감소되면 게이트를 형성하기 위한 금속 증착 시 단차 회복성(step coverage)이 악화되어 0.1 미크론 이하의 티(T)형 게이트를 형성하는 데 문제가 발생되며, 게이트의 길이가 감소함에 따라 단면적도 감소하여 게이트의 저항이 증가하게 된다.
이하에서, 종래의 티(T)형 게이트 형성 방법을 도 1a 및 도 1b를 참조하여 설명한다.
도 1a를 참조하면, 화합물 반도체 기판(1) 상에 활성층(2) 및 캡층(3)을 순차적으로 형성한 후, 소스 및 드레인으로 이용될 오믹 금속층(AuGe/Ni/Au)(4)을 형성한다. 이어서, 상기 결과물 상에 제1 감광막(5)을 도포하여 열처리하고, 제2 감광막(6)을 도포하고 열처리한 다음, 게이트 형성용 마스크를 이용하여 제2 및 제1 감광막(6, 5)을 패터닝한다. 다음에, 리세스 식각 공정을 진행한다.
도 1b를 참조하면, 제1 및 제2 감광막(5, 6) 패턴이 형성된 반도체 기판(1) 상에 게이트 금속(7)을 증착한 후, 리프트-오프(lift-off)하여 티(T)형 게이트를 형성한다.
그러나, 상기와 같은 종래의 방법에 의하면, 게이트의 길이는 전자빔 리소그라피 공정의 해상력에만 의존한다. 그러므로, 게이트의 길이는 감소시킬 수 있으나, 이 경우 단면적이 감소됨에 따라 저항이 증가된다. 이와 같이, 종래의 방법에 의하면 게이트의 길이를 감소시키는 데 한계가 있고, 게이트 길이를 감소시킴에 따라 단면적이 감소하여 저항이 증가되므로 소자의 성능 개선이 어렵다. 또한, 일반적으로 전자빔을 사용하여 티(T)형 게이트를 만들고, 특히 게이트 길이가 리소그라피 장비의 해상력에만 의존되기 때문에 우수한 성능을 갖는 소자의 양산이 어렵다. 또한, 게이트의 다리 부분의 높이도 포토레지스트의 두께에만 의존하므로 게이트 금속의 단차 회복 공정의 조절이 어려우며, 기생성분이 증가하는 문제점이 있다.
한편, GaAs HEMT 소자의 특성은 리세스 식각에 의해 크게 좌우되기 때문에 리세스 식각을 진행하는데, 일반적으로 리세스 식각 공정 시 습식 식각을 이용한다. 그러나, 습식 식각만으로 리세스 식각을 진행하면 수평 방향으로 진행되는 식각에 의해 게이트와 소스, 드레인 사이의 저항이 증대되고, 금속이 없는 부분의 표면 공핍의 영향으로 소스와 드레인 사이의 전류통로가 끊어질 수 있다.
본 발명은 원천적으로 발생하는 단차 회복성을 개선시키면서 초미세한 길이의 게이트를 형성하되, 게이트 단면적을 증가시켜 게이트 저항을 감소시킬 수 있도록 한 티(T)형 게이트 형성 방법을 제공하는 데 그 목적이 있다.
도 1a 및 도 1b는 종래의 티(T)형 게이트 형성 방법을 설명하기 위하여 도시한 단면도이다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 티(T)형 게이트 형성 방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 부호에 대한 간단한 설명>
1, 21: 기판2, 22: 활성층
3, 23: 캡층4, 24: 오믹 금속층
5, 6: 감광막7, 34a: 게이트 금속
25: 제1 절연막26: 제2 절연막
27, 31, 32: 감광막28: 홀
29: 제3 절연막30: V홈
33: 저면부34: 금속
35: 에어갭
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 식각률이 서로다른 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계와, 상기 제2 및 제1 절연막을 식각하여 하부보다 상부가 넓은 홀을 형성하는 단계와, 상기 홀이 매립되도록 전체 상부면에 제3 절연막을 형성한 후 상기 반도체 기판의 일부를 노출시키면서 상기 홀의 측벽에 상기 제3 절연막이 잔류되도록 상기 제3 절연막을 되식각(etch back)하는 단계와, 전체 상부면에 제1 및 제2 감광막을 순차적으로 형성한 후 상부가 하부보다 넓은 개구부를 통해 상기 홀이 노출되도록 상기 제2 및 제1 감광막을 순차적으로 패터닝하는 단계와, 게이트 형성용 금속을 증착한 후 상기 제2 및 제1 감광막을 제거하여 티(T)형의 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 절연막과 상기 제1 절연막의 식각률 차이는 1.2 내지 2 : 1이고, 상기 제1 절연막은 실리콘 산화막이며, 상기 제2 절연막은 실리콘 질화막이다.
상기 제2 및 제1 감광막을 패터닝한 후, 상기 홀의 저면부를 리세스하는 단계를 더 포함할 수 있다.
상기 제2 및 제1 감광막은 리프트 오프 공정으로 제거하며, 상기 제2 및 제1 감광막을 제거한 후 게이트 주변에 잔류하는 감광막 찌꺼기를 제거하고 표면을 세정하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 반도체 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 티(T)형 게이트 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 2a를 참조하면, 갈륨비소와 같은 화합물 반도체 기판(21) 상에 활성층(22) 및 캡층(23)을 순차적으로 성장시킨 후, 소스 및 드레인으로 이용될 오믹 금속층(AuGe/Ni/Au)(24)을 형성하고, 그 상부에 제1 절연막(25)을 형성한다. 활성층(22)은 예를 들어 InGaAs로 형성하고, 캡층(23)은 예를 들어 GaAs로 형성할 수 있다. 상기 제1 절연막(25)은 식각률이 낮은 예를 들어, 실리콘 산화막 등을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 증착하여 형성한다.
도 2b를 참조하면, 상기 제1 절연막(25) 상에 제2 절연막(26) 및 감광막(27)을 순차적으로 형성한 후 열처리하고, 상기 감광막(27)을 패터닝한다. 상기 제2 절연막(26)은 제1 절연막(25)에 비해 식각률이 빠른 예를 들어, 실리콘 질화막 등을 PECVD 방법으로 증착하여 형성하며, 상기 열처리는 통상 광용 감광막인 경우 100℃, 전빔용은 160℃에서 1분정도 실시한다.
도 2c를 참조하면, 패터닝된 감광막(27)을 마스크로 이용하여 상기 제2 및 제1 절연막(26 및 25)을 식각하여 홀(28)을 형성한다. 제2 및 제1 절연막(26 및 25)의 식각은 제2 절연막(26)이 실리콘 질화막이고 제1 절연막(25)이 실리콘 산화막일 경우, 식각 가스로서 C2H6, CHF3, CF4가스 또는 이들의 조합 가스를 사용하며, 10mT 내지 500mT 정도의 압력, 바람직하게는 100mT 정도의 압력에서, 50W 내지 1500W 정도의 파워(Power), 바람직하게는 100W 정도의 파워를 인가하여 실시한다. 상기 제1 및 제2 절연막(25 및 26)의 식각률 차이(1.2:1 내지 2:1 정도)로 인해 제2 절연막(26)이 제1 절연막(25)보다 많이 제거됨으로써 하부보다 상부가 넓은 계단 모양의 홀(28)이 형성된다. 이때, 제1 및 제2 절연막(25 및 26)이 동일한 속도로 식각되어 홀(28)의 측벽이 수직 형태가 되면 미세 게이트 형성 후 금속선이 수직으로 잘려버릴 위험성이 크다. 특히, 게이트의 길이가 0.1 미크론 이하가 되면 금속원에서 보이는 고체각의 한계 부분에서 입구가 막혀 끊어져 버리는 수가 있다. 이를 없애고 게이트를 미세화하기 위해서 본 발명에서는 이중 절연막(25 및 26)을 사용한 것이다. 식각율이 다른 이중 절연막(25 및 26)을 사용하여 입구부가 넓어지면 패턴 크기에 상관없이 게이트 형성용 금속을 연속적으로 증착할 수 있다.
도 2d를 참조하면, 아세톤이나 마이크로파를 사용하여 감광막(27)을 제거하고, 상기 홀(28)이 매립되도록 전체 상부면에 제3 절연막(29)을 형성하여 표면을 평탄화한다. 이때, 상기 홀(28) 내부의 단차로 인해 홀(28) 상부 중앙에 V형 홈(30)이 형성된다.
도 2e를 참조하면, 캡층(23)의 일부를 노출시키면서 홀(28)의 측벽에 제3 절연막(29)이 잔류되도록 제2 절연막(26)이 노출될 때까지 제3 절연막(29)을 되식각(etch back)한다. 이때, 홀(28) 내부에 잔류되는 제3 절연막(29)으로 인해홀(28) 내부의 단차가 감소되는 동시에 상기 홀(28)을 통해 캡층(23)이 노출된다. 즉, 입구는 아주 넓고 바닥은 매우 미세한 모양의 홀(28a)이 만들어진다. 이는 제2 절연막(26)이 게이트의 크기에만 기여하고 금속의 증착에 방해하지 않는 모양으로 되어 있기 때문이다.
도 2f를 참조하면, 티(T)형 게이트를 만들고 에어갭(도 2h의 35 참조)을 형성하기 위하여 제1 감광막(31) 및 제2 감광막(32)을 순차적으로 도포하고 열처리한 다음, 상기 제2 감광막(32) 및 제1 감광막(31)을 순차적으로 패터닝한다. 이때, 제2 감광막(32)의 패터닝된 폭이 제1 감광막(31)의 패터닝된 폭보다 넓게 하여 상부가 하부보다 넓은 티(T)형 모양의 개구부가 형성되도록 한다. 상부패턴의 위치에 따라 게이트의 모양을 티, 감마 등으로 바꿀 수 있다. 이때, 금속 증착에 방해받지 않도록 하부의 개구부 크기를 조절한다. 티(T)형 게이트 패턴은 게이트 저항을 줄이기 위해 머리 부분의 크기를 예를 들면, 1 미크론 정도가 되도록 조절한 구조이다. 티(T)형 게이트 패턴의 하부 크기를 상기 홀(28a)의 크기보다 크게 하여 단차 회복성이 더욱 개선되도록 하고, 아울러 패턴 형성도 용이하게 한다.
이와 같이, 제1 및 제2 감광막 패턴(31 및 32)을 형성한 후 이 패턴을 이용하여 게이트가 형성될 홀(28a)의 저면부(33)를 리세스(recess)한다. 상기 리세스에 의하여 채널에 흐르는 전류를 조절할 수 있다. 이때, 상기 리세스는 건식 식각과 습식 식각을 병행하거나 또는 건식 식각만으로 진행한다. 상기 리세스에 의하여 게이트 누설전류를 감소시키고, 웨이퍼 전체 영역에서의 식각 균일도를 높이며, 문턱전압 조절 및 균일도를 개선시켜 반도체 소자의 특성 향상을 이룰 수 있다. 상기리세스의 건식 식각은 기판의 손상이 적고 방향성이 좋은 전자 사이클로트론 공명(Electron Cyclotron Resonance; 이하 'ECR'이라 함) 혹은 유도결합 플라즈마(Inductive Coupled Plasma; 이하 'ICP'라 함) 식각 방법을 이용한다. 이때, 식각 시간으로 깊이를 조절하며, 재현성이 우수하여 문턱전압(threshold voltage), 전류, 상호전달전도(mutual transconductance) 등의 값을 조절할 수 있을 뿐 아니라, 공핍모드(depletion mode; D-mode), 증식모드(enhancement mode; E-mode)까지도 조절할 수 있다.
도 2g를 참조하면, 예를 들어, Ti/Pt/Au와 같은 게이트 형성용 금속(34)을 전자선 증착기로 증착한다.
도 2h를 참조하면, 리프트-오프 공정을 진행하여 상기 제2 및 제1 감광막(32 및 31)을 제거함으로써 티(T)형의 게이트 전극(34a)을 형성한다. 리프트-오프 공정 후, 게이트 주변에 잔류되는 감광막 찌꺼기를 제거하는 공정(descum)을 약 100A 정도의 타겟으로 진행하고, 탈이온수(deionized water; D.I. water)로 표면을 세정한다.
본 발명의 티(T)형 게이트 형성 방법은 HEMT 소자의 게이트를 형성하는 데 적용할 수 있으며, 또한 미세한 선폭의 배선 등에 적용할 수 있을 뿐 아니라, MESFET 등의 소자와 같이 미세하면서도 큰 단면적을 갖는 게이트가 요구되는 소자, 그리고 정밀한 리세스 식각 공정이 사용되는 소자의 제작에 이용할 수 있다.
상술한 바와 같이 본 발명은 서로 다른 식각률을 갖는 이중 구조의 절연막을이용하여 계단 모양의 홀을 형성하고, 그 홀 내부에 티(T)형 구조의 게이트를 형성한다. 따라서 게이트 다리의 길이 및 단차 회복성을 임의로 조절하여 게이트 저항을 감소시킴으로써 소자의 특성 향상을 이룰 수 있다. 게이트 다리의 길이는 절연막의 두께 및 되식각(etch back) 공정으로 조절하고, 단차 회복성은 이중으로 형성되는 절연막의 식각특성 차이를 이용하여 자유롭게 조절할 수 있으므로 기존의 공정보다 재현성이 양호한 초미세 티(T)형 게이트를 형성할 수 있다. 따라서, 본 발명을 이용하면 웨이퍼의 전체 영역에서 균일하고 재현성 있는 게이트 전극을 얻을 수 있으며, 기존의 방법에 비해 공정수가 적어지고 계면에서 생기는 문제점이 해소되어 고속, 고주파로 동작하는 소자의 신뢰도 및 생산성이 크게 증대된다.
한편, 본 발명은 건식 식각과 습식 식각을 병행하거나 또는 건식 식각만으로 리세스 식각을 진행함으로써 게이트 누설전류를 감소시키고, 웨이퍼 전체 영역에서의 식각 균일도를 높이며, 문턱전압 조절 및 균일도를 개선시켜 반도체 소자의 특성을 향상시킬 수 있다.
Claims (10)
- 반도체 기판 상에 식각률이 서로 다른 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계;상기 제2 및 제1 절연막을 식각하여 하부보다 상부가 넓은 홀을 형성하는 단계;상기 홀이 매립되도록 전체 상부면에 제3 절연막을 형성한 후, 상기 반도체 기판의 일부를 노출시키면서 상기 홀의 측벽에 상기 제3 절연막이 잔류되도록 상기 제3 절연막을 되식각하는 단계;전체 상부면에 제1 및 제2 감광막을 순차적으로 형성한 후, 상부가 하부보다 넓은 개구부를 통해 상기 홀이 노출되도록 상기 제2 및 제1 감광막을 순차적으로 패터닝하는 단계; 및게이트 형성용 금속을 증착한 후, 상기 제2 및 제1 감광막을 제거하여 티(T)형의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 티(T)형 게이트 형성 방법.
- 제1항에 있어서, 상기 제2 절연막과 상기 제1 절연막의 식각률 차이는 1.2 내지 2 : 1인 것을 특징으로 하는 티(T)형 게이트 형성 방법.
- 제1항에 있어서, 상기 제1 절연막은 실리콘 산화막이며, 상기 제2 절연막은실리콘 질화막인 것을 특징으로 하는 티(T)형 게이트 형성 방법.
- 제3항에 있어서, 상기 제2 및 제1 절연막의 식각은 식각 가스로서 C2H6, CHF3, CF4가스 또는 이들의 조합 가스를 사용하며, 10mT 내지 500mT 범위의 압력에서, 50W 내지 1500W 정도의 파워를 인가하여 실시하는 특징으로 하는 티(T)형 게이트 형성 방법.
- 제1항에 있어서, 상기 제2 및 제1 감광막을 패터닝한 후, 상기 홀의 저면부를 리세스하는 단계를 더 포함하는 것을 특징으로 하는 티(T)형 게이트 형성 방법.
- 제5항에 있어서, 상기 리세스 공정은 기판의 손상이 적고 방향성이 좋은 ECR 및 ICP 중 어느 하나의 방법으로 실시하는 것을 특징으로 하는 티(T)형 게이트 형성 방법.
- 제1항에 있어서, 상기 게이트 형성용 금속은 Ti/Pt/Au인 것을 특징으로 하는 티(T)형 게이트 형성 방법.
- 제1항에 있어서, 상기 제2 및 제1 감광막은 리프트-오프 공정으로 제거하는 것을 특징으로 하는 티(T)형 게이트 형성 방법.
- 제1항에 있어서, 상기 제2 및 제1 감광막을 제거한 후, 게이트 주변에 잔류하는 감광막 찌꺼기를 제거하고 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 티(T)형 게이트 형성 방법.
- 제1항에 있어서, 상기 반도체 기판은 화합물 반도체 기판이며, 상기 화합물 반도체 기판 상에 활성층 및 캡층이 순차적으로 적층되어 있고, 상기 활성층 및 캡층의 소정 영역에 소스 및 드레인으로 이용될 오믹 금속층이 형성된 것을 특징으로 하는 티(T)형 게이트 형성 방법.
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