KR20210023180A - 반도체 기반 전계 효과 트랜지스터 및 반도체 기반 전계 효과 트랜지스터의 제조 방법 - Google Patents

반도체 기반 전계 효과 트랜지스터 및 반도체 기반 전계 효과 트랜지스터의 제조 방법 Download PDF

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KR20210023180A
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안호균
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Abstract

본 발명의 다양한 실시 예에 따르면, 기판; 상기 기판의 상부에 배치된 소스 전극; 상기 기판의 상부에, 상기 소스 전극과 이격되어 배치된 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부면에 각각 배치되는 제1 절연막; 상기 제1 절연막 중 일부가 노출되도록 상기 제1 절연막의 상부면에 배치되는 제2 절연막; 및 상기 제1 절연막과 상기 제2 절연막 중 적어도 어느 하나의 상부면의 적어도 일부에 배치되는 게이트 전극을 포함할 수 있다.

Description

반도체 기반 전계 효과 트랜지스터 및 반도체 기반 전계 효과 트랜지스터의 제조 방법{SEMICONDUCTOR-BASED FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING THEREOF}
본 발명의 다양한 실시 예는 반도체 기반 전계 효과 트랜지스터 및 상기 반도체 기반 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
종래의 질화물 반도체 기반 전계 효과 트랜지스터를 제조하는 방법을 도 1a 내지 도 1h를 참조하여 설명하면 다음과 같다.
도 1a를 참조하면, 갈륨나이트라이드(GaN), 실리콘(Si), 실리콘카바이드(SiC) 또는 반절연 갈륨비소(GaAs) 등과 같은 화합물 반도체 또는 기타 반도체의 기판(10) 상에 질화물계 반도체 소자를 제작하기 위해 GaN 버퍼층(11)을 성장시킬 수 있다. 예를 들어, 실리콘(Si)이 질화물계 전자 소자 제작용 에피층 성장을 위한 기판으로 적용될 경우, 상기 기판(10)은 (111)의 방향성을 갖는 Si기판이 적용될 수 있다. 예를 들어, 질화물계 소자가 아닌 GaAs 계열 또는 InP 계열의 소자일 경우, 상기 기판(10)은 고저항 GaAs 및 InP 기판이 적용될 수 있다.
상기 기판 상에 도핑되지 않은 GaN 채널층과 AlGaN 베리어 층(12)을 형성시켜, AlGaN/GaN 이종접합을 통한 2-DEG(2차원 전자 가스; 2-dimensional electron gas) 형태의 채널층을 형성시키고, 필요하다면 캡층을 차례로 형성할 수 있다. 예를 들어, 알루미늄갈륨나이트라이드(AlGaN)와 갈륨나이트라이드(GaN)의 이종 접합을 이용한 HEMT(고전자 이동도 트랜지스터; high electron mobility transistor) 소자의 경우, 채널층(12)은 갈륨나이트라이트 버퍼층(buffer)과 알루미늄갈륨나이트라이드 베리어층(barrier)으로 구성되며, 캡층은 갈륨나이트라이드(GaN)층으로 구성될 수 있다. 예를 들어, 상기 채널층 형성을 위한 이종 접합에는 알루미늄갈륨나이트라이드(AlGaN), 알루미늄나이트라이드(AlN), 인듐나이트라이드(InN), 인듐알루미늄나이트라이드(InAlN) 층과 같은 다양한 베리어층과 갈륨나이트라이드(GaN) 층 사이의 접합이 있을 수 있다. 또한, GaAs 계열의 이종접합의 경우, 알루미늄갈륨아세나이드(AlGaAs)/인듐갈륨아세나이드(InGaAs)/알루미늄갈륨아세나이드 (AlGaAs), 알루미늄갈륨아세나이드(AlGaAs)/갈륨아세나이드(GaAs) 등과 같은 다양한 이종접합이 있을 수 있다.
도 1b를 참조하면, 도 1a와 같이, 상기 질화물계 반도체 소자 제작을 위한 에피층들이 성장된 기판 상에, 소스 및 드레인 전극(13)을 형성시킬 수 있다. 소스 및 드레인 전극(13)은 상기 기판 표면과 전극 금속 사이에 오믹 접촉을 형성시킴으로써 제작될 수 있다.
예를 들어, 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT 소자의 제작공정에서는 오믹금속으로써, 소정의 두께로 Ti/Al/Ni/Au 막 등이 차례로 증착된 금속층이 이용되어지고, 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT, MESFET(금속 반도체 전계 효과 트랜지스터; metal semi-conductor field effect transistor) 등의 소자 제작에서는 오믹 금속으로써 소정의 두께로 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용될 수 있다. 소스 오믹 금속 층이 형성될 영역을 감광막 패턴으로 정의한 후, 오믹 금속을 증착하고, RTA (급속 열처리; rapid thermal annealing) 등을 거쳐 소스 오믹 전극을 형성할 수 있다.
도 1c를 참조하면, 도 1b와 같이 오믹 공정이 완료된 상기 기판 상에, 페시베이션막으로써 절연막(14)을 증착할 수 있다. 질화갈륨반도체 소자의 페시베이션막으로는, 예를 들어, PECVD(플라즈마 강화 화학증기증착; plasma-enhanced chemical vapor deposition), LPCVD(액상 화학증기증착; liquid phase chemical vapor deposition), 또는 ALD(원자층 증착; atomic layer deposition) 등의 방법으로 증착된 실리콘 질화막(SiNX), 실리콘 산화막(SiO2), 알루미늄산화막(Al2O3), BCB(benzocyclobutene) 및 다공성 실리카 박막 등이 적용되어 지며, 화합물 반도체 기판의 표면 보호 및 표면 결함으로 인한 트래핑 현상 등을 저감시키는 기능이 있다.
도 1d를 참조하면, 소스 및 드레인 영역 사이의 소정의 영역에 게이트 전극의 게이트 다리에 해당하는 영역의 절연막을 오픈하여, 게이트 영역의 감광막 패턴의 개구부(16a)를 형성하기 위한 리소그라피 공정을 수행할 수 있다.
도 1e 및 도 1f를 참조하면, 상기 리소그라피 공정을 통해 제작된 감광막 패턴(15)을 식각마스크로 이용하여, 상기 절연막의 식각 공정을 수행하고 소스 전극과 드레인 전극 사이의 소정의 영역에 절연막이 식각된 오픈 영역(게이트 영역의 절연막 패턴의 개구부(16b))을 형성하여 게이트 전극의 다리 영역을 형성하고, 도 1f와 같이, 감광막 패턴(15)을 제거할 수 있다. 절연막의 식각공정은 RIE(반응성 이온 애칭; reactive ion etching), MERIE(자기적 강화 반응성 이온 애칭; magnetically enhanced reactive ion etching) 또는 ICP(유도 결합 플라즈마; inductive coupled plasma) 등의 장비에서 건식 식각 공정 및 BOE 용액 등을 이용한 습식 식각 공정으로 수행될 수 있다. 절연막의 식각 공정은, CF4, CHF3 및 CF4 와 O2 의 혼합 가스 등이 이용되어 진행될 수 있다.
도 1g를 참조하면, 게이트 전극과 연결된 전계 전극을 포함하는 감마형 게이트 전극을 형성하기 위한 리소그라피 공정을 수행하여, 게이트 영역의 절연막 패턴의 개구부 및 감광막 패턴의 개구부(16d)를 형성할 수 있으며, 감광막 패턴(17)을 제작할 수 있다.
도 1h를 참조하면, 상기 패턴 상에 게이트 금속(18)을 증착하고, 리프트 오프 공정을 통하여 감광막을 제거하고, 티형 게이트 전극을 형성할 수 있다. 예를 들어, 갈륨나이트라이드(GaN) 계열의 화합물 반도체를 이용한 HEMT 소자의 제작공정에서는 Ni막과 Au막을 소정의 두께로 차례로 증착한 금속층이 게이트 전극으로 이용하고, 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT, MESFET 등의 소자 제작에서는, 예를 들어, Ti막, Pt막 및 Au막 등의 금속층을 소정의 두께로 차례로 증착하여 게이트 전극이 제작될 수 있다.
한국등록특허 제10-1035660호(등록일: 2011. 05. 12.)
종래의 질화물 반도체 기반 전계 효과 트랜지스터를 제조하는 기술은, 소자의 누설 전류 감소와 항복 전압을 향상시키기 위한 전계 전극 하단의 절연막의 두께가 고정되어서, 전계 전극에 의한 전계치 분산 효과 이외에 전계 전극 영역 하단의 절연막에 의해 발생되는 기생 캐패시턴스 성분으로 인해 주파수 특성이 저하될 수 있었다. 이에 따라, 종래에는, 전계 전극 영역의 길이와 절연막의 두께에 제한이 발생되고, 소자의 항복 전압 및 구동 전압을 향상시키는데 한계가 있었다.
따라서, 본 발명은, 상기의 종래의 질화물 반도체 기반 전계 효과 트랜지스터를 제조하는 기술의 문제점을 해결하기 위한 반도체 기반 전계 효과 트랜지스터 및 반도체 기반 전계 효과 트랜지스터의 제조 방법을 제공하기 위한 것이다. 예를 들어, 본 발명은, 식각률이 서로 다른 유전막을 이용한 계단형 전계 전극을 적용하여, 추가적인 마스크 공정 없이 계단형 전계 전극을 제작할 수 있다. 예를 들어, 본 발명은, 게이트 전극의 드레인 방향 에지(edge) 부근에 얇은 두께의 제1 절연막(예: high k 유전막)을 적용하고, 게이트 전극의 드레인 방향 에지 부근에서 상대적으로 이격된 부분에는 제1 절연막 상에 상대적으로 두꺼운 제2 절연막(예: 실리콘 질화막(SiNx), SiON, 실리콘 산화막, BCB 또는 기타 다공성 실리카 박막 중 선택된 절연막)이 적용될 수 있으며, 이에 따른 계단형 구조로 인해, 전계전극의 길이를 충분히 크게 하더라도 주파수 특성의 저하를 방지할 수 있고, 누설 전류 감소와 함께 전계 피크치를 감소시킬 수 있고, 전계를 충분히 분산시켜, 소자의 항복 전압을 종래 기술 대비 증가시킬 수 있다.
본 발명이 해결하고자 하는 과제는 상기에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재들로부터 본 발명이 속하는 통상의 지식을 가진 자에 의해 명확하게 이해될 수 있을 것이다.
다양한 실시 예에 따르면, 기판; 상기 기판의 상부에 배치된 소스 전극; 상기 기판의 상부에, 상기 소스 전극과 이격되어 배치된 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부면에 각각 배치되는 제1 절연막; 상기 제1 절연막 중 일부가 노출되도록 상기 제1 절연막의 상부면에 배치되는 제2 절연막; 및 상기 제1 절연막과 상기 제2 절연막 중 적어도 어느 하나의 상부면의 적어도 일부에 배치되는 게이트 전극을 포함할 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막은, high k 유전막이고, 상기 제2 절연막은 실리콘 질화막, SiON, 실리콘 산화막, BCB 및 다공성 실리카 박막 중 적어도 하나를 포함할 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막은, 상기 소스 전극의 상부면에 배치되는 제1-1 절연막 및 상기 드레인 전극의 상부면에 배치되면서 상기 제1-1 절연막과 분리되어 형성된 제1-2 절연막을 포함하고, 상기 제2 절연막은, 상기 제1-1 절연막의 상부면 중 일부가 노출되도록 상기 제1-1 절연막의 상부면에 배치되는 제2-1 절연막 및 상기 제1-2 절연막의 상부면 중 일부가 노출되도록 상기 제1-2 절연막의 상부면에 배치되는 제2-2 절연막을 포함할 수 있다.
다양한 실시 예에 따르면, 상기 제1-1 절연막의 상부면 중 노출된 부분 또는 상기 제1-2 절연막의 상부면 중 노출된 부분의, 상기 드레인 전극으로부터 상기 소스 전극을 향하는 방향으로의 길이는 50nm 내지 300nm일 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막의 두께는 상기 제2 절연막의 두께 보다 작거나 동일할 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막 및 상기 제2 절연막은 동일한 유전막일 수 있다.
다양한 실시 예에 따르면, 질화물계 반도체 기반 베리어층 및 채널층을 포함하는 반도체 기판을 제작하는 단계; 상기 기판 상에 오믹 금속 증착 및 급속 열 처리 공정을 수행하여, 상기 기판 상에 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극이 형성된 기판 상에, 제1 절연막 및 제2 절연막을 순차적으로 증착하는 단계; 상기 소스와 드레인 전극 사이의 지정된 영역 상에 미세 게이트 다리 영역을 오픈하는 리소그라피 공정을 수행하는 단계; 제1 미세 패턴을 제1 식각 마스크로 이용하여, 상기 제2 절연막이 측면 방향으로 식각되도록 등방성 식각공정을 수행하고, 제2 미세 패턴을 제2 식각 마스크로 이용하여, 상기 제1 절연막에 대해 비등방성 식각 공정을 수행하여, 계단형 절연막 패턴을 형성하는 단계; 및 상기 계단형 절연막 패턴 상의 게이트 전극과 연결된 전계 전극을 포함하는 게이트 전극 형성을 위한 리소그라피 공정을 수행하는 단계; 감광막 패턴을 이용하여, 상기 계단형 절연막 패턴에 상기 게이트 전극용 다층의 금속을 증착하고, 리프트-오프 공정을 수행하여 계단형 전계 전극을 포함하는 게이트 전극을 형성시키는 단계를 포함하며, 상기 계단형 전계 전극은 상기 게이트 전극과 연결될 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막은 high k 유전막이고, 상기 제2 절연막은 실리콘 질화막, SiON, 실리콘 산화막, BCB, 및 다공성 실리카 박막 중 적어도 하나를 포함할 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막 및 상기 제2 절연막은, 동일한 유전막이며, 상기 제1 절연막 및 상기 제2 절연막은, Al2O3, 실리콘 질화물, 실리콘 산화물, HfO2, BCB 및 다공성 실리카 박막 중 적어도 하나를 포함할 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막에 대한 상기 비등방성 식각 공정은, 유도 결합 플라즈마(ICP; INDUCTIVE COUPLED PLASMA) 장비에 의한 건식 식각 공정 또는 BOE 용액을 이용한 습식 식각 공정을 포함할 수 있다.
다양한 실시 예에 따르면, 상기 제2 절연막이 측면 방향으로 식각되도록 하는 상기 등방성 식각 공정은, 반응성 이온 에칭(RIE; reactive ion etching) 또는 자기 강화 반응성 이온 에칭(MERIE; magnetically enchanced reactive ion etching) 장비에 의해 수행될 수 있다.
다양한 실시 예에 따르면, 상기 반도체 기판 상에 성장된 에피층의 표면에 질화갈륨 캡층을 성장시키는 단계를 더 포함할 수 있다.
본 발명의 다양한 실시 예에 따른 질화물 반도체 기반 전계 효과 트랜지스터 및 질화물 반도체 기반 전계 효과 트랜지스터의 제조 방법은, 종래의 전계 전극 영역의 길이와 절연막의 두께 제한이 있는 문제점을 해소하고 소자의 항복 전압 및 구동 전압을 향상시킬 수 있다. 예를 들어, 본 발명의 실시 예에서는, 식각률이 서로 다른 유전막을 이용한 계단형 전계전극을 적용함으로써, 추가적인 마스크 공정 없이, 계단형 전계전극을 제작할 수 있다. 예를 들어, 게이트 전극의 드레인 방향의 에지 부근은 얇은 두께의 제1 절연막(예: high k 유전막)을 적용하고, 게이트 전극의 드레인 방향의 에지 부근에서 상대적으로 이격된 부분은 제1 절연막 상에 상대적으로 두꺼운 제2 절연막(예: 실리콘 질화막(SiNx), SiON, 실리콘 산화막, BCB 또는 기타 다공성 실리카 박막)이 적용된 계단형 구조로 인해, 전계 전극의 길이를 충분히 크게 하더라도 주파수 특성의 저하를 방지할 수 있으며, 소자의 구동 시 누설 전류 감소와 함께 전계 피크치를 감소시킬 수 있고, 전계를 충분히 분산시켜, 소자의 항복 전압을 종래 기술 대비 증가시킬 수 있고, 소자의 구동 전압을 향상시킬 수 있다.
도 1a 내지 도 1h는, 종래의 질화물 반도체 기반 전계 효과 트랜지스터를 제조하는 방법을 설명하기 위한 도면이다.
도 2는 다양한 실시 예에 따른 질화물 반도체 기반 전계 효과 트랜지스터의 제조 방법의 흐름도이다.
도 3a 내지 도 3j는 다양한 실시 예에 따른 질화물 반도체 기반 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범주는 청구항에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 실시예들을 설명함에 있어 실제로 필요한 경우 외에는 생략될 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2는 다양한 실시 예에 따른 질화물 반도체 기반 전계 효과 트랜지스터의 제조 방법의 흐름도이다. 이러한 제조 방법은, 일 실시 예에 따라 제작된 반도체 자작 장치에 의해 수행 가능하다.
210 단계에서, 질화물계 반도체 기반 베리어층 및 채널층을 포함하는 반도체 기판을 제작할 수 있다.
220 단계에서, 상기 기판 상에 오믹 금속 증착 및 급속 열 처리 공정을 수행하여, 소스 및 드레인 전극을 형성시킬 수 있다.
230 단계에서, 상기 소스 및 드레인 전극이 형성된 기판 상에, 제1 절연막 및 제2 절연막을 순차적으로 증착할 수 있다.
240 단계에서, 상기 소스와 드레인 전극 사이의 소정의 영역 상에 미세 게이트 다리 영역을 오픈하는 리소그라피 공정을 수행할 수 있다.
250 단계에서, 제1 미세 패턴을 제1 식각 마스크로 이용하여, 상기 제2 절연막이 측면 방향으로 식각되도록 등방성 식각공정을 수행하고, 제2 미세 패턴을 제2 식각 마스크로 이용하여, 상기 제1 절연막에 대해 비등방성 식각 공정을 수행하여, 계단형 절연막 패턴을 형성할 수 있다.
260 단계에서, 상기 계단형 절연막 패턴 상에 게이트 전극과 연결된 전계 전극을 포함하는 감마형 게이트 전극 형성을 위한 리소그라피 공정을 수행할 수 있다.
270 단계에서, 상기 리소그라피 공정이 수행된 계단형 절연막 패턴 상에, 감광막 패턴을 이용하여, 게이트 전극용 다층의 금속을 증착하고, 리프트-오프 공정을 수행하여 계단형 전계 전극을 포함하는 게이트 전극을 제작할 수 있다.
다양한 실시 예에 따르면, 질화물계 반도체 기반 베리어층 및 채널층을 포함하는 반도체 기판을 제작하는 단계, 상기 기판 상에 오믹 금속 증착 및 급속 열 처리 공정을 수행하여, 상기 기판 상에 소스 및 드레인 전극을 형성하는 단계, 상기 소스 및 드레인 전극이 형성된 기판 상에, 제1 절연막 및 제2 절연막을 순차적으로 증착하는 단계, 상기 소스와 드레인 전극 사이의 지정된 영역 상에 미세 게이트 다리 영역을 오픈하는 리소그라피 공정을 수행하는 단계, 제1 미세 패턴을 제1 식각 마스크로 이용하여, 상기 제2 절연막이 측면 방향으로 식각되도록 등방성 식각공정을 수행하고, 제2 미세 패턴을 제2 식각 마스크로 이용하여, 상기 제1 절연막에 대해 비등방성 식각 공정을 수행하여, 계단형 절연막 패턴을 형성하는 단계, 및 상기 계단형 절연막 패턴 상의 게이트 전극과 연결된 전계 전극을 포함하는 게이트 전극 형성을 위한 리소그라피 공정을 수행하는 단계, 감광막 패턴을 이용하여, 상기 계단형 절연막 패턴에 상기 게이트 전극용 다층의 금속을 증착하고, 리프트-오프 공정을 수행하여 계단형 전계 전극을 포함하는 게이트 전극을 형성시키는 단계를 포함하며, 상기 계단형 전계 전극은 상기 게이트 전극과 연결될 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막은 high k 유전막이고, 상기 제2 절연막은 실리콘 질화막, SiON, 실리콘 산화막, BCB, 또는 다공성 실리카 박막일 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막 및 상기 제2 절연막은, 동일한 유전막이며, 상기 제1 절연막 및 상기 제2 절연막은, Al2O3, 실리콘 질화물, 실리콘 산화물, HfO2, BCB 또는 다공성 실리카 박막일 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막에 대한 상기 비등방성 식각 공정은, 유도 결합 플라즈마(ICP; INDUCTIVE COUPLED PLASMA) 장비에 의한 건식 식각 공정 또는 BOE 용액을 이용한 습식 식각 공정을 포함할 수 있다.
다양한 실시 예에 따르면, 상기 제2 절연막이 측면 방향으로 식각되도록 하는 상기 등방성 식각 공정은, 반응성 이온 에칭(RIE; reactive ion etching) 또는 자기 강화 반응성 이온 에칭(MERIE; magnetically enchanced reactive ion etching) 장비에 의해 수행될 수 있다.
다양한 실시 예에 따르면, 상기 반도체 기판 상에 성장된 에피층의 표면에 질화갈륨 캡층을 성장시키는 단계를 더 포함할 수 있다.
도 3a 내지 도 3j는 다양한 실시 예에 따른 질화물 반도체 기반 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 도면이다. 이러한 제조 방법은, 일 실시 예에 따라 제작된 반도체 자작 장치에 의해 수행 가능하다.
도 3a 내지 도 3j를 참조하면, 본 실시 예는, 서로 다른 절연막의 식각 선택비를 이용하여 계단형 전계 전극을 제작하는 질화물계 전계 효과 트랜지스터의 구조 및 제조 방법을 제공할 수 있다. 예를 들어, 본 실시 예는, 추가적인 마스크 공정 없이, 계단형 전계 전극을 제작할 수 있으며, 상기 계단형 전계 전극에서, 게이트 전극의 드레인 방향의 에지 부근에는 얇은 두께의 제1 절연막(예: high k 유전막)을 적용하고, 게이트 전극의 드레인 방향의 에지 부근에서 상대적으로 이격된 부분에는 제1 절연막 상에 상대적으로 두꺼운 제2 절연막(예: 실리콘 질화막(SiNx), SiON, 실리콘 산화막, BCB 또는 기타 다공성 실리카 박막 중 선택된 절연막)이 적용된 계단형 구조일 수 있다. 본 실시 예는, 상기의 계단형 구조에 의해, 전계 전극의 길이를 충분히 크게 하더라도 주파수 특성의 저하를 막을 수 있고, 소자의 구동 시, 누설 전류의 감소와 함께 전계 피크치를 감소시킬 수 있고, 전계를 충분히 분산시켜 소자의 항복 전압을 종래기술 대비 증가시킬 수 있고, 소자의 구동 전압을 향상시킬 수 있다.
도 3a를 참조하면, 화합물 반도체 또는 기타 반도체의 기판(30) 상에 질화물계 반도체 소자를 제작하기 위해 GaN 버퍼층(31)을 성장시킬 수 있다. 예를 들어, 상기 화합물 반도체는, 갈륨나이트라이드(GaN), 실리콘(Si), 실리콘카바이드(SiC), 또는 반절연 갈륨비소(GaAs) 등일 수 있다. 예를 들어, 실리콘(Si)이, 질화물계 전자소자 제작용 에피층 성장을 위한 기판(30)으로 적용될 경우, (111)의 방향성을 갖는 Si 기판이 적용될 수 있다. 예를 들어, 반도체 소자가 질화물계 반도체 소자가 아닌 GaAs 계열 또는 InP 계열의 소자일 경우에는, 상기 기판(30)은 고저항 GaAs 및 InP 기판일 수 있다.
상기 GaN 버퍼층(31)이 성장된 기판(30) 상에 도핑되지 않은 GaN 채널층과 AlGaN 베리어 층(32)을 형성시켜서, AlGaN/GaN 이종 접합을 통한 2-DEG (2차원 전자 가스; 2-dimensional electron gas) 형태의 채널층을 형성시킬 수 있으며, 필요에 따라 캡층을 차례로 형성할 수 있다. 예를 들어, 알루미늄갈륨나이트라이드(AlGaN)와 갈륨나이트라이드(GaN)의 이종접합을 이용한 HEMT(고전자 이동도 트랜지스터; high electron mobility transistor) 소자의 경우, 상기 채널층은 갈륨나이트라이트 버퍼층(buffer)과 알루미늄갈륨나이트라이드 베리어층(barrier)으로 구성될 수 있으며, 캡층은 갈륨나이트라이드(GaN)층으로 구성될 수 있다. 예를 들어, 상기 채널층 형성을 위한 이종 접합에는, 알루미늄갈륨나이트라이드(AlGaN), 알루미늄나이트라이드(AlN), 인듐나이트라이드(InN), 또는 인듐알루미늄나이트라이드(InAlN) 층과 같은 다양한 베리어층과 갈륨나이트라이드(GaN)층 사이의 접합이 있을 수 있다. 예를 들어, GaAs 계열의 이종접합의 경우, 알루미늄갈륨아세나이드 (AlGaAs)/인듐갈륨아세나이드(InGaAs)/알루미늄갈륨아세나이드(AlGaAs), 알루미늄갈륨아세나이드(AlGaAs)/갈륨아세나이드(GaAs) 등과 같은 다양한 이종접합이 있을 수 있다.
도 3b를 참조하면, 도 3a와 같은 상기 질화물계 반도체 소자 제작을 위한 에피층들이 성장된 기판 상에, 소스 전극(33a) 및 드레인 전극(33b)을 형성시킬 수 있다. 상기 소스 전극(33a) 및 드레인 전극(33b)은 상기의 도 3a의 기판 표면과 전극 금속 사이에 오믹 접촉을 형성시킴으로써 제작될 수 있다. 예를 들어, 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT(고전자 이동도 트랜지스터; high electron mobility transistor) 소자의 제작 공정에서는 오믹 금속으로써, 소정의 두께로 Ti/Al/Ni/Au 막 등이 차례로 증착된 금속층이 이용될 수 있고, 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(고전자 이동도 트랜지스터; high electron mobility transistor), 또는 MESFET(금속 반도체 전계 효과 트랜지스터; metal semi-conductor field effect transistor) 등의 소자 제작에서는 오믹 금속으로써, 지정된 두께로 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용될 수 있다. 예를 들어, 소스 오믹 금속층이 형성될 영역을 감광막 패턴으로 정의한 후, 오믹 금속을 증착하고, RTA(급속 열처리; rapid thermal annealing) 등을 거쳐 소스 오믹 전극을 형성할 수 있다.
도 3c 및 도 3d를 참조하면, 상기의 도 3b의 기판 상에 페시베이션막으로써 제 1 절연막(34) 및 제 2 절연막(35)을 순차적으로 증착할 수 있다. 예를 들어, 질화갈륨반도체 소자의 페시베이션막은, PECVD(플라즈마 강화 화학증기증착; plasma-enhanced chemical vapor deposition), LPCVD(액상 화학증기증착; liquid phase chemical vapor deposition), 또는 ALD(원자층 증착; atomic layer deposition) 등의 방법으로 증착된 실리콘 질화막(SiNX), 실리콘 산화막(SiO2), 알루미늄산화막(Al2O3), BCB(benzocyclobutene) 및 다공성 실리카 박막 등이 적용될 수 있다. 상기 질화갈륨반도체 소자의 페시베이션막은, 화합물 반도체 기판의 표면 보호 및 표면 결함으로 인한 트래핑 현상 등을 저감시키는 기능이 있다. 예를 들어, 상기 제1 절연막(34)은 ALD 증착 공정에 의해 증착되는 Al2 O3, HfO2 등이 적용될 수 있고, 상기 제2 절연막(35)은 실리콘 질화막(SiNx), SiON, 실리콘 산화막, BCB 또는 기타 다공성 실리카 박막 중 선택된 절연막이 적용될 수 있다.
도 3e를 참조하면, 상기 도 3d의 기판의 소스 전극(33a) 및 드레인 전극(33b)의 소정의 영역에 절연막을 오픈하기 위한(게이트 영역의 감광막 패턴의 개구부(27a)를 생성하기 위한) 리소그라피 공정을 수행하여 감광막 패턴(36)을 제작할 수 있다. 게이트 다리 영역을 정의하기 위한 리소그라피 공정은, 제작하려는 게이트 전극의 길이에 따라 포토리소그라피 공정 또는 미세 게이트 전극을 제작하는 경우에는 전자빔리소그라피 공정이 적용될 수 있다. 예를 들어, 전자빔리소그라피 공정의 경우, PMMA, ZEP 등의 전자빔리소그라피용 레지스트를 적용할 수 있다.
도 3f를 참조하면, 상기 도 3e의 감광막 패턴(36)에 대해, 식각 마스크를 이용하여 절연막의 등방성 식각 공정을 수행하여, 제2 절연막(35)을 수직 및 측면 방향으로 식각할 수 있다. 이에 따라, 제2 절연막의 개구부(37b)가 형성될 수 있으며, 상기 제2 절연막(35)은 제2-1 절연막(35a) 및 제2-2 절연막(35b)으로 분리될 수 있다.
예를 들어, 절연막의 등방성 식각공정은, ICP(유도 결합 플라즈마; inductive coupled plasma) 등의 장비에서 건식식각 공정 및/또는 BOE 용액 등을 이용한 습식식각 공정으로 수행될 수 있다. 절연막의 식각공정은, CF4, CHF3 및 CF4 와 O2의 혼합 가스 등이 이용될 수 있다.
도 3g를 참조하면, 상기 감광막 패턴(36)을 식각마스크로 이용하여, 절연막의 비등방성 식각 공정을 수행할 수 있다. 이에 따라 제 1 절연막(34)의 개구부(37c)가 형성될 수 있으며, 상기 제1 절연막(34)은 제1-1 절연막(34a) 및 제1-2 절연막(34b)으로 분리될 수 있다. 예를 들어, 상기 절연막의 비등방성 식각 공정은 RIE(반응성 이온 에칭; reactive ion etching), MERIE(자기 강화 반응성 이온 에칭; magnetically enhanced reactive ion etching) 등의 장비에서 건식식각 공정으로 수행될 수 있다.
도 3h를 참조하면, 감광막을 제거하여, 계단형 절연막 패턴을 제작할 수 있다. 이에 따라, 제 1 절연막(34)과 제 2 절연막(35)의 개구부(37d)가 형성될 수 있으며, 제1 절연막(34)은 제1-1 절연막(34a) 및 제1-2 절연막(34b)으로 분리되고, 제2 절연막(35)은 제2-1 절연막(35a) 및 제2-1 절연막(35b)으로 분리될 수 있다.
도 3i를 참조하면, 전계 전극을 포함하는 감마형 게이트 전극을 제작하기 위한 리소그라피 공정을 수행하여, 감광막 패턴(38)을 제작할 수 있다. 감광막 패턴의 오픈 영역은 계단형 절연막 패턴에서 기판이 노출되는 개구부(37e)를 포함하고, 노출되는 제 1 절연막(34)(제1-1 절연막(34a) 및 제1-2 절연막(34b))의 경우는 전체 또는 소스 전극 방향에서의 일부 영역을 제외한 나머지 영역을 포함할 수 있다. 예를 들어, 감마형 게이트 전극을 형성시키기 위해 드레인 전극(33b) 방향으로 확장된 오픈 영역을 가지는 감광막 패턴(38)을 제작할 수 있다.
도 3j를 참조하면, 다층의 게이트 금속을 증착하고, 리프트-오프(lift-off) 공정을 수행하여 게이트 전극(39)을 형성시켜, 감마형 게이트 전극을 포함하는 질화물계 전계효과 트랜지스터를 제작할 수 있다. 예를 들어, 상기 다층의 게이트 금속을 증착한 이후 및/또는 상기 게이트 전극(39)의 형성 이후, 상기 감광막 패턴(38)을 제거할 수 있다. 예를 들어, 감마형 게이트 전극은 게이트 전극과 연결된 전계 전극을 포함할 수 있다. 예를 들어, 갈륨나이트라이드(GaN) 계열의 화합물 반도체를 이용한 HEMT(고전자 이동도 트랜지스터; high electron mobility transistor) 소자의 제작 공정에서는 Ni막과 Au막을 지정된 두께로 차례로 증착한 금속층이 게이트 전극으로 이용될 수 있으며, 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(고전자 이동도 트랜지스터; high electron mobility transistor), MESFET(금속 반도체 전계 효과 트랜지스터; metal semi-conductor field effect transistor) 등의 소자 제작에서는, 예를 들어 Ti막, Pt막 및 Au막 등의 금속층을 지정된 두께로 차례로 증착하여 게이트 전극이 제작될 수 있다.
도 3j를 참조하면, 감마형 게이트 전극을 포함하는 질화물계 전계효과 트랜지스터(질화물 반도체 기반 전계 효과 트랜지스터)는, 기판(30), 상기 기판(30)의 상부에 배치된 소스 전극(33a), 상기 기판(30)의 상부에, 상기 소스 전극(33a)과 이격되어 배치된 드레인 전극(33b), 상기 소스 전극(33a) 및 상기 드레인 전극(33b)의 상부면에 각각 배치되는 제1 절연막(34; 34a, 34b), 상기 제1 절연막(34; 34a, 34b) 중 일부가 노출되도록 상기 제1 절연막(34; 34a, 34b)의 상부면에 배치되는 제2 절연막(35; 35a, 35b), 및 상기 제1 절연막(34; 34a, 34b)과 제2 절연막(35; 35a, 35b) 중 적어도 어느 하나의 상부면의 적어도 일부에 배치되는 게이트 전극(39)을 포함할 수 있다.
예를 들면, 상기 제1 절연막(34; 34a, 34b)은, high k 유전막이고, 상기 제2 절연막(35; 35a, 35b)은 실리콘 질화막, SiON, 실리콘 산화막, BCB 또는 다공성 실리카 박막일 수 있다.
예를 들면, 상기 제1 절연막(34; 34a, 34b)은, 상기 소스 전극의 상부면에 배치되는 제1-1 절연막(34a) 및 상기 드레인 전극(33b)의 상부면에 배치되면서 상기 제1-1 절연막(34a)과 분리되어 형성된 제1-2 절연막(34b)을 포함하고, 상기 제2 절연막(35; 35a, 35b)은, 상기 제1-1 절연막(34a)의 상부면 중 일부가 노출되도록 상기 제1-1 절연막(34a)의 상부면에 배치되는 제2-1 절연막(35a) 및 상기 제1-2 절연막(34b)의 상부면 중 일부가 노출되도록 상기 제1-2 절연막(34b)의 상부면에 배치되는 제2-2 절연막(35b)을 포함할 수 있다.
예를 들면, 상기 제1-1 절연막(34a)의 상부면 중 노출된 부분 또는 상기 제1-2 절연막(34b)의 상부면 중 노출된 부분의, 상기 드레인 전극(33b)으로부터 상기 소스 전극(33a)을 향하는 방향으로의 길이는 50nm 내지 300nm일 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막(34; 34a, 34b)의 두께는 50nm 이하이고, 상기 제2 절연막(35; 35a, 35b)의 두께는 50nm 이상일 수 있다.
다양한 실시 예에 따르면, 상기 제1 절연막(34; 34a, 34b) 및 상기 제2 절연막(35; 35a, 35b)은 동일한 유전막일 수 있다.
이상의 설명은 본 발명의 기술사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 등이 가능함을 쉽게 알 수 있을 것이다. 즉, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것으로서, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
따라서, 본 발명의 보호 범위는 후술되는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (12)

  1. 기판;
    상기 기판의 상부에 배치된 소스 전극;
    상기 기판의 상부에, 상기 소스 전극과 이격되어 배치된 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극의 상부면에 각각 배치되는 제1 절연막;
    상기 제1 절연막 중 일부가 노출되도록 상기 제1 절연막의 상부면에 배치되는 제2 절연막; 및
    상기 제1 절연막과 상기 제2 절연막 중 적어도 어느 하나의 상부면의 적어도 일부에 배치되는 게이트 전극을 포함하는 반도체 기반 전계 효과 트랜지스터.
  2. 제 1항에 있어서,
    상기 제1 절연막은, high k 유전막이고, 상기 제2 절연막은 실리콘 질화막, SiON, 실리콘 산화막, BCB 및 다공성 실리카 박막 중 적어도 하나를 포함하는 반도체 기반 전계 효과 트랜지스터.
  3. 제 1항에 있어서,
    상기 제1 절연막은,
    상기 소스 전극의 상부면에 배치되는 제1-1 절연막 및 상기 드레인 전극의 상부면에 배치되면서 상기 제1-1 절연막과 분리되어 형성된 제1-2 절연막을 포함하고,
    상기 제2 절연막은,
    상기 제1-1 절연막의 상부면 중 일부가 노출되도록 상기 제1-1 절연막의 상부면에 배치되는 제2-1 절연막 및 상기 제1-2 절연막의 상부면 중 일부가 노출되도록 상기 제1-2 절연막의 상부면에 배치되는 제2-2 절연막을 포함하는 반도체 기반 전계 효과 트랜지스터.
  4. 제 3항에 있어서,
    상기 제1-1 절연막의 상부면 중 노출된 부분 또는 상기 제1-2 절연막의 상부면 중 노출된 부분의, 상기 드레인 전극으로부터 상기 소스 전극을 향하는 방향으로의 길이는 50nm 내지 300nm인 반도체 기반 전계 효과 트랜지스터.
  5. 제 1항에 있어서,
    상기 제1 절연막의 두께는 상기 제2 절연막의 두께 보다 작거나 동일한 반도체 기반 전계 효과 트랜지스터.
  6. 제 5항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 동일한 유전막인 질화물 반도체 기반 전계 효과 트랜지스터.
  7. 질화물계 반도체 기반 베리어층 및 채널층을 포함하는 반도체 기판을 제작하는 단계;
    상기 기판 상에 오믹 금속 증착 및 급속 열 처리 공정을 수행하여, 상기 기판 상에 소스 및 드레인 전극을 형성하는 단계;
    상기 소스 및 드레인 전극이 형성된 기판 상에, 제1 절연막 및 제2 절연막을 순차적으로 증착하는 단계;
    상기 소스와 드레인 전극 사이의 지정된 영역 상에 미세 게이트 다리 영역을 오픈하는 리소그라피 공정을 수행하는 단계;
    제1 미세 패턴을 제1 식각 마스크로 이용하여, 상기 제2 절연막이 측면 방향으로 식각되도록 등방성 식각공정을 수행하고, 제2 미세 패턴을 제2 식각 마스크로 이용하여, 상기 제1 절연막에 대해 비등방성 식각 공정을 수행하여, 계단형 절연막 패턴을 형성하는 단계; 및
    상기 계단형 절연막 패턴 상의 게이트 전극과 연결된 전계 전극을 포함하는 게이트 전극 형성을 위한 리소그라피 공정을 수행하는 단계;
    감광막 패턴을 이용하여, 상기 계단형 절연막 패턴에 상기 게이트 전극용 다층의 금속을 증착하고, 리프트-오프 공정을 수행하여 계단형 전계 전극을 포함하는 게이트 전극을 형성시키는 단계를 포함하며, 상기 계단형 전계 전극은 상기 게이트 전극과 연결되는 반도체 기반 전계 효과 트랜지스터의 제조 방법.
  8. 제 7항에 있어서,
    상기 제1 절연막은 high k 유전막이고, 상기 제2 절연막은 실리콘 질화막, SiON, 실리콘 산화막, BCB, 및 다공성 실리카 박막 중 적어도 하나를 포함하는 반도체 기반 전계 효과 트랜지스터의 제조 방법.
  9. 제 7항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은, 동일한 유전막이며,
    상기 제1 절연막 및 상기 제2 절연막은, Al2O3, 실리콘 질화물, 실리콘 산화물, HfO2, BCB 및 다공성 실리카 박막 중 적어도 하나를 포함하는, 반도체 기반 전계 효과 트랜지스터의 제조 방법.
  10. 제 7항에 있어서, 상기 제1 절연막에 대한 상기 비등방성 식각 공정은,
    유도 결합 플라즈마(ICP; INDUCTIVE COUPLED PLASMA) 장비에 의한 건식 식각 공정 또는 BOE 용액을 이용한 습식 식각 공정을 포함하는 반도체 기반 전계 효과 트랜지스터의 제조 방법.
  11. 제 7항에 있어서, 상기 제2 절연막이 측면 방향으로 식각되도록 하는 상기 등방성 식각 공정은,
    반응성 이온 에칭(RIE; reactive ion etching) 또는 자기 강화 반응성 이온 에칭(MERIE; magnetically enchanced reactive ion etching) 장비에 의해 수행되는 반도체 기반 전계 효과 트랜지스터의 제조 방법.
  12. 제 7항에 있어서,
    상기 반도체 기판 상에 성장된 에피층의 표면에 질화갈륨 캡층을 성장시키는 단계를 더 포함하는 반도체 기반 전계 효과 트랜지스터의 제조 방법.
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