JPH01101670A

JPH01101670A - 電界効果トランジスタの製造方法

Info

Publication number: JPH01101670A
Application number: JP26000987A
Authority: JP
Inventors: Shinichi Shikada; 真一鹿田
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1987-10-15
Filing date: 1987-10-15
Publication date: 1989-04-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、半導体装置の製造方法に関するものであり、
更に詳述するならば、自己整合型電界効果トランジスタ
の製造方法に関するものである。

従来の技術第２図は、従来のショットキゲート電界効果トランジス
タの典型的な製造プロセスの一部を図解する工程図であ
る。

第２図（ａ）に示すように、半導体基板１０の上に３ｉ
３？Ｊ４のような保護絶縁膜１２を形成し、更に、レジ
スト１４と８１０２のような絶縁膜１６とレジスト１８
とからなる三層レジストを形成する。次いで、最上層の
レジスト１８をパターニングして、第２図（ｂ）に示す
ように、そのレジストパターン１８Ａをマスクとして絶
縁膜１６をエツチングして、絶縁膜パターン１６Ａを形
成する。その後、反応性イオンエツチングなどにより、
レジストパターン１８Ａを除去すると共に、絶縁膜パタ
ーン１６Ａをマスクとしてレジスト１４をエツチングし
て、絶縁膜パターン１６Ａ及びレジストパターン１４Ａ
とから構成されるＴ型パターン８を形成する。そして、
絶縁膜パターン１６Ａとレジストパターン１４Ａとをマ
スクとして、第２図（Ｃ）に矢印２０で示すようにイオ
ン注入を行ってｎ１領域２２Ａ及び２２Ｂを形成する。

その後、第２図（ｄ）に示すように、スパッタリング法
などによりＳｉＯ□膜２４を全面に形成し、次いで、Ｓ
ｉＯ□膜２４をスライドエツチングして側壁に付着して
５ｉ０２を除去した後、レジストパターン１４Ａをエツ
チング除去してのリフトオフにより、第２図（ｅ）に示
すように、ＳｉＯ□膜の反転パターン２４Ａを形成する
。

更に、第２図（ｆ）に示すように、ｎ゛領域２２Ａ及び
２２Ｂの上にオーミック電極２６Ａ及び２６Ｂを形成し
た後、再び三層レジスト２８を全面に形成する。

次いで、三層レジスト２８の最上層のレジストを、ゲー
ト電極に相当する開口を有するようにパターニングし、
その結果形成された最上層のレジストのパターンをマス
クとして、三層レジスト２８の中間層の絶縁膜をエツチ
ングし、更に、その絶縁膜パターンをマスクとして三層
レジスト２８の最下層のレジストを選択除去して、第２
図（（至）に示すように、三層レジスト２８のパターン
を形成する。

そして、その三層レジスト２８のパターンをマスクとし
て、例えば反応性イオンエツチングにより、絶縁膜１２
の一部を除去して、第２図（社）に示すように、開口部
３０を有する絶縁膜１２を得る。更に、三層レジスト２
８のパターンをマスクとして、ゲート電極材料を堆積し
、その後、三層レジスト２８のパターンを除去するリフ
トオフにより、第２図（ｉ）に示すようなゲート電極３
２を形成していた。

発明の解決しようとする問題点しかしながら、前記従来の方法においては、半導体基板
１０上に直接接して設けられている絶縁膜１２を反応性
イオンエツチング法を用いて除去しているので、イオン
衝撃のため、イオンエツチングされた絶縁膜１２の真下
の基板すなわち開口部３０内の基板に損傷を与える。ま
た、そのエツチング及びその後の洗浄工程において異物
が付着するという問題があった。開口部３０内の基板部
分は、その中にゲート電極を形成する場合には１．チャ
ネル領域となる部分であり、損傷は、電界効果トランジ
スタの特性を劣化させる原因となる。また、そのように
損傷や異物が付着した基板部分に対してショットキ電極
を設けた場合、ショットキゲートとしての電気的特性を
悪化させていた。

更に、上記した従来の製造プロセスにより、ソース領域
及びドレイン領域に対してゲート電極が自己整合した電
界効果トランジスタを得ることができるが、製造工程数
が余りに多い。

また、第２図の製造工程によれば、ゲート電極が、高濃
度のソース領域及びドレイン領域からそれぞれ少し離れ
ている。そのため、周波数特性を悪化させるゲート容量
を抑制できるが、ソース抵抗が増大して、十分な利得が
得られない。

そのようなゲート容量とソース抵抗との二律背反の問題
を解決する手段として、いわゆるＬＤＤ構造がある。第
２図の製造工程ではチャネル領域上にＴ型パターンを形
成しているので、Ｔ型パターンの庇の部分でイオン注入
を部分的に抑制してＬＤＤ構造を実現する可能性がある
。しかし、その庇部分は、厚さを制御することが困難な
３　ｉ　０２のような絶縁膜で形成されているために、
理想的なＬ　Ｄ　Ｄ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄ
ｒａｉｎ）構造を実現することができなかった。

そこで、本発明の第１の゛目的は、電界効果トランジス
タの製造方法において、除去される絶縁膜の下地である
結晶基板に損傷を与えずに良好な絶縁特性を有する絶縁
膜のパターンを形成する方法を提供するものである。

本発明の第２の目的は、望ましいＬＤＤ構造を有する電
界効果トランジスタを製造することができる電界効果ト
ランジスタの製造方法を提供するものである。

問題点を解決するための手段本発明によるならば、半導体基板上にポジ型の第１のレ
ジスト層を設け、更に該第１のレジスト層の上にポジ型
の第２のレジスト層を積層し、ゲート電極に対応するマ
スクを介して前記第２のレジスト層を露光して該第２の
レジスト層を現像し、前記マスクを介して前記第１のレ
ジスト層を十分な光量で露光して該第１のレジスト層を
現像して、Ｔ型レジストパターンを形成し、該Ｔ型レジ
ストパターンをマスクとして前記半導体基板に対してイ
オン注入して該Ｔ型レジストパターンの両側に、ライト
ドープ領域を有する高濃度不純物領域を形成し、前記Ｔ
型レジストパターンを覆うように絶縁層をＥＣＲ−ＣＶ
Ｄ法により形成し、前記Ｔ型レジストパターンを除去し
て前記絶縁層に開口を設け、該開口内にゲート電極を形
成し、更に、前記絶縁層を選択的に除去してソース電極
とドレイン電極とを前記高濃度不純物領域上に形成する
ことを特徴とする自己整合型電界効果トランジスタの製
造方法が提供される。

昨」以上のような自己整合型電界効果トランジスタの製造方
法において、レジスト膜を２層とし、２層レジストを同
一マスクで露光することにより、庇を有するマスクパタ
ーンすなわちＴ型レジストパターンが形成される。

そのＴ型レジストパターンをマスクとして半導体基板に
対してイオン注入すると、マスクパターンの庇の部分に
よりイオン注入が規制される。その結果、Ｔ型レジスト
パターンの根元部分に隣接し且つＴ型レジストパターン
の庇で遮られた部分は、イオン注入されるが、その不純
物濃度が低い。

一方、Ｔ型レジストパターンの庇で遮られない部分の不
純物濃度が高い。すなわち、ＬＤＤ構造の高濃度不純物
領域が形成される。

その後、Ｔ型レジストパターンを絶縁層で被覆して、レ
ジストパターンを除去して絶縁層に開口を設ける。本発
明では、その絶縁層を、電子サイクロトロン共鳴（ＥＣ
Ｒ）プラズマＣＶＤ　（以下、本明細書では“ＥＣ−Ｒ
−ＣＶＤ”と称す）法により形成している。ＥＣＲ−Ｃ
ＶＤ法により形成した絶縁膜と、スパッタリング法など
の従来の方法で形成した絶縁膜とでは、その製造条件及
びエツチング特性などが異なる。

ＥＣＲ−ＣＶＤ法を用いると低温で成膜できるために、
レジストなどを変質させず、特に、その硬化を抑えるこ
とができる。加えて、ＥＣＲ−ＣＶＤ法を用いると、プ
ラズマの基板への指向性が優れているためプラズマから
基板への方向以外の部分すなわち基板やパターンの側面
に膜が形成されない。従って、リフトオフが他のＣＶＤ
等の成膜方法に比べて極めて容易に行なえるようになる
。

また、生成した膜の膜質が良く、耐エツチング性に富み
、８００℃程度のアニールによっても剥離せず、化合物
半導体においてはＧａおよびＡｓなどの構成元素の拡散
を抑制できる優れた特性を有している。

従って、Ｔ型レジストパターンの側壁に絶縁物が付着す
ることなく、絶縁物を堆積することができる。それ故、
ウェットエツチングでＴ型レジストパターンを除去する
ことにより、Ｔ型レジストパターンの根元部分に対応す
る開口を有し且つ濃度不純物領域を覆った絶縁層が残る
。このようにウェットエツチングを使用することにより
、半導体基板は、ドライエツチングの場合のような損傷
を受けない。

かくして、開口内にゲート電極を形成し、更に絶縁層を
選択的に除去して濃度不純物領域にオーミックコンタク
トするソース電極及びドレイン電極を形成することによ
り、“ＬＤＤ構造の自己整合電界効果トランジスタが製
造される。

実施例以下、添付図面を参照して本発明による電界効果トラン
ジスタの製造方法を説明する。

第１図は、本発明による電界効果トランジスタの製造方
法の工程の一部を例示したものであり、本発明は特にこ
れに限定されない。

第１図（ａ）に示すように、ＧａＡｓ基板４０上に、Ｍ
ＢＥまたはＯＭＶＰＥなどのエピタキシャル成長技術ま
たはイオン注入技術により、ｎ−ＧａＡｓ層４０Ａを形
成した後、ポジ型ＰＭＭＡ系レジストを１μｍの早さに
スピンコードしてレジスト層４２を形成してベータし、
更にその上に、ノボラック系レジストを０．２μｍの厚
さにスピンコードしてレジスト層４４を形成してベータ
した。ｒｒ−ＧａＡｓ層４０Ａは、例えば、５Ｘ１０”
／Ｃｌｌ１の不純物濃度で１０００人の厚さであり、こ
のｎ型不純物を弱くドープした薄い層は、将来、動作層
を形成する。

次いで、第１図ら）に示すように、ゲート電極に対応す
る幅２μｍのマスク４６を介して、レジスト層４４を紫
外線露光を行い、レジスト４４を現像してレジストパタ
ーン４４Ａを形成した。

更に、第１図（Ｃ）に示すように、同一マスク４６を使
用して遠紫外線露光を行ない、レジスト４２を現像して
レジストパターン４２Ａを形成した。２層のレジスト層
の間の境界が存在することや基板からの反射光などのた
めに、レジスト層４２は、マスク４６により本来できる
影の部分まで光が入り込んで露光される。その結果、第
１図（Ｃ）に示すように、庇付きレジストパターンすな
わちＴ型レジストパターン４８が形成される。その庇の
張り出し量は、０．２μｍであった。

この露光の制御は、例えば、第１回目の露光と同じ露光
強度で第１回目の露光より相当長い露光時間で第２回目
の露光を行うことにより容易に実現できる。

次いで、第１図（６）に示すように、Ｔ型レジストパタ
ーン４８をマスクとして、半導体基板４０に対してＳｉ
＋をイオン注入して高不純物濃度領域５０を形成した。

本実施例の場合、Ｓｉ′″を２００　ＫｅＶの加速エネ
ルギで打ち込んで、ｎ“−ＧａＡｓ領域５２をゲート電
極に対して自己整合的に形成した。また、ドーズ量は、
２．５　Ｘｌ０１３／ｃｄであった。

以上のように形成された高不純物濃度領域５０において
、Ｔ型レジストパターン４８の根元部分４２Ａに隣接し
且つＴ型レジストパターンの庇４４Ａで遮られた部分の
不純物濃度は低く、Ｔ型レジストパターンの庇４４Ａで
遮られない部分の不純物濃度が高い。すなわち、Ｌ　Ｄ
　Ｄ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）構造
を形成することができる。

なお、ＧａＡｓ基板に対してｐ型の不純物ドープ領域を
形成する場合には、Ｂｅ’″、などを同様に打ち込んで
イオン注入すると、ｐ”−ＧａＡｓ領域を形成できる。

次に、第１図（ｅ）に示すように、ＳｉＨ４とＮＨａと
Ｎ２の混合ガスを用いたＥＣＲプラズマＣＶＤ法により
ＳｉＮ膜５２を１０００〜２０００人の厚さに形成した
。そのＳｉＮ膜５２は、Ｔ型レジストパターン４８の側
壁へのまわりつきがない。

その後、第１図（ｆ）に示すように、０２アツシングに
よりＴ型レジストパターン４８をリフトオフしてＴ型レ
ジストパターン４８上のＳｉＮ膜５２を除去してＳｉＮ
膜５２に開口５４を設ける。すなわち、レジストパター
ン４８の根元部分の反転パターンが形成できる。

次いで、このような基板をＡ　ｓ　Ｈ３雰囲気中におい
て温度約８００℃で、３０分間アニール処理した。

このアニールをＡ　ｓ　Ｈｓ雰囲気中で実施する理由は
、ＧａＡｓ基板からＡｓが消散することを防止するため
である。従って、基板全面にアニール保護膜を設ける場
合は、Ｎ２などの不活性雰囲気内でアニールを実施する
こともできる。

その後頁に、図示していない工程により、ｎ＋−ＧａＡ
ｓ領域５０上のＳｉＮ膜５２を部分的に除去し、ｎ−Ｇ
ａＡｓに対してオーミック接合する金属、例えばＡｕＧ
ｅ／Ｎ　ｉを蒸着してそれぞれソース電極５８とドレイ
ン電極５８とを半導体基板上に形成し合金化する。

そして、第１図（ｇ）に示す゛ように、Ｔｉ／Ｐｔ／Ａ
ｕを２５００人の厚さに蒸着して、不要の蒸着Ｔｉ／Ｐ
ｔ／Ａｕ膜をリフトオフして、その開口５４内にＴｉ／
Ｐｔ／Ａｕ製ゲート電極５６を形成する。

かくして、自己整合型電界効果トランジスタが製造され
る。

なお、上記した実施例では、ＬＤＤ構造のライトドープ
領域は、Ｔ型レジストの庇の張り出し量及び厚さにより
制御される。Ｔ型レジストの庇の張り出し看は、下層レ
ジストの露光量によりにより容易に制御できる。一方、
Ｔ型レジストの庇部分の厚さは、上層レジスト自体の厚
さにより制御できる。レジストの膜厚制御性は、極めて
高く、±４０Ａ程度の精度で調整できる。従っ′て、上
記方法は、ライトドープ領域のドープ制御性に優れてい
る。

また、上記方法は、レジストのみを使用してバターニン
グしている。レジストはその扱いが容易で且つ制御性が
高−いので、任意のバターニング及びイオン注入ができ
、素子設計の自由度が大きい。

上記した実施例では、ゲート電極を２５００人の厚さに
Ｔｉ／Ｐｔ／Ａｕで形成したが、ゲート電極は、ショッ
トキ接合を形成する他のＷ、ＷＮ、ＷＳｉなどの金属ま
たは金属化合物で形成してもよい。

また、そのゲート電極を厚さも適宜選択できる。

以上、本発明の実施例をＧａ　Ａｓ基板に形成したショ
ットキゲート電界効果トランジスタの場合について説明
したが、本発明による方法は、それに限定されることな
く、他の化合物半導体を使用したショットキゲート電界
効果トランジスタにも同様に適用できる。

発明の効果上記した本発明による電界効果トランジスタの製造方法
によれば、ゲート電極が形成される基板表面が損傷され
ず、また、ゲート電極がソース領域及びドレイン領域に
対して自己整合する。従って、良好な電気的特性を有す
る電界効果トランジスタを製造することができる。

更に、本発明による電界効果トランジスタの製造方法に
よれば、ソース領域及びドレイン領域に対してゲート電
極が自己整合した電界効果トランジスタを従来に比較し
て少ない製造工程で製造することができる。

上記した本発明の電界効果トランジスタの製造方法によ
れば、ゲート電極が自己整合したＬＤＤ構造を、ＬＤＤ
のライトドープ領域のドープを任意に制御して実現でき
る。このようなＬＤＤ構造を採用すれば、ゲート長を短
くしても、短チヤネル効果が生じることなく高速化する
ことができる。

【図面の簡単な説明】

第１図は、本発明による電界効果トランジスタの製造方
法の工程を示す図である。第２図は、従来の電界効果トランジスタの製造方法の工
程を示す図である。（主な参照番号）１０・・半導体基板　　　　１２・・保護絶縁膜１４．
１８・・レジスト　　　１６・・絶縁膜２ＯＡ、２０Ｂ
・・イオン注入領域２４Ａ・・反転パターン絶縁膜２６Ａ、２６Ｂ・・オーミック電極２８・・三層レジスト３０・・開口部３２・・ゲート電極３２４０・・半導体基板４０Ａ・・
動作層４２・・第１のレジスト層４４・・第２のレジスト層４６・・露光マスク４８・・Ｔ型レジストパターン５０・・高不純物濃度領域５２・・ＥＣＲ−ＣＶＤにより形成された絶縁膜５４・
・開口　　　　　　　５６・・ゲート電極５８・・ソー
ス電極及びドレイン電極特許出願人　　住友電気工業株式会社

Claims

【特許請求の範囲】

（１）半導体基板上にポジ型の第１のレジスト層を設け
、更に該第１のレジスト層の上にポジ型の第２のレジス
ト層を積層し、ゲート電極に対応するマスクを介して前
記第２のレジスト層を露光して該第２のレジスト層を現
像し、前記マスクを介して前記第１のレジスト層を十分
な光量で露光して該第１のレジスト層を現像して、Ｔ型
レジストパターンを形成し、該Ｔ型レジストパターンを
マスクとして前記半導体基板に対してイオン注入して該
Ｔ形レジストパターンの両側に、ライトドープ領域を有
する高濃度不純物領域を形成し、前記Ｔ型レジストパタ
ーンを覆うように絶縁層をＥＣＲ−ＣＶＤ法により形成
し、前記Ｔ型レジストパターンを除去して前記絶縁層に
開口を設け、該開口内にゲート電極を形成し、更に、前
記絶縁層を選択的に除去してソース電極とドレイン電極
とを前記高濃度不純物領域上に形成することを特徴とす
る自己整合型電界効果トランジスタの製造方法。
（２）前記Ｔ型レジストパターンの除去をウェットエッ
チングにより行うことを特徴とする特許請求の範囲第（
１）項記載の自己整合型電界効果トランジスタの製造方
法。
（３）前記第１のレジスト層は、前記第２のレジスト層
より厚いことを特徴とする特許請求の範囲第（１）項ま
たは第（２）項記載の自己整合型電界効果トランジスタ
の製造方法。