JP2726730B2 - 電界効果トランジスタの製法 - Google Patents
電界効果トランジスタの製法Info
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- JP2726730B2 JP2726730B2 JP2962590A JP2962590A JP2726730B2 JP 2726730 B2 JP2726730 B2 JP 2726730B2 JP 2962590 A JP2962590 A JP 2962590A JP 2962590 A JP2962590 A JP 2962590A JP 2726730 B2 JP2726730 B2 JP 2726730B2
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- gate electrode
- semiconductor substrate
- gate
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路の構成素子である電界効果
トランジスタの製法に関するものである。
トランジスタの製法に関するものである。
［従来の技術］ 第３図のような構造を有する電界効果トランジスタの
製法として、これまで以下のような製法が提案されてい
る。
製法として、これまで以下のような製法が提案されてい
る。
（従来例１） （１）第４図（ａ）に示すように、半絶縁性を有する半
導体基板１を用意し、フォトレジストをマスクとして、
イオン注入法により半導体能動層２を形成する。
導体基板１を用意し、フォトレジストをマスクとして、
イオン注入法により半導体能動層２を形成する。
（２）次に、第４図（ｂ）に示すように、上記半導体基
板上に、ゲート材料８およびSiO2、SiN等の絶縁膜９を
順次積層する。
板上に、ゲート材料８およびSiO2、SiN等の絶縁膜９を
順次積層する。
（３）フォトレジストをマスクとして、上記絶縁膜９を
RIE等のエッチング処理により加工し、絶縁膜ゲートパ
ターン10を形成し、これをマスクとして、RIE等のエッ
チング処理により、第４図（ｃ）に示すように絶縁膜ゲ
ートパターン10よりも一回り小さなゲート電極３を形成
す。
RIE等のエッチング処理により加工し、絶縁膜ゲートパ
ターン10を形成し、これをマスクとして、RIE等のエッ
チング処理により、第４図（ｃ）に示すように絶縁膜ゲ
ートパターン10よりも一回り小さなゲート電極３を形成
す。
（４）次に、絶縁膜ゲートパターン10およびゲート電極
３をマスクとして、第４図（ｄ）に示すように、半導体
基板の法線方向に対して７度程度の角度で斜めにイオン
注入を行い、セルファライン的にソース用ｎ＋半導体層
６およびドレイン用ｎ＋半導体層７を非対称に形成す
る。
３をマスクとして、第４図（ｄ）に示すように、半導体
基板の法線方向に対して７度程度の角度で斜めにイオン
注入を行い、セルファライン的にソース用ｎ＋半導体層
６およびドレイン用ｎ＋半導体層７を非対称に形成す
る。
（５）上記絶縁膜ゲートパターン10を除去後、第４図
（ｅ）に示すように、上記半導体基板上にSiO2等のアニ
ール保護膜11を積層して、800℃、20分の活性化アニー
ルを行う。
（ｅ）に示すように、上記半導体基板上にSiO2等のアニ
ール保護膜11を積層して、800℃、20分の活性化アニー
ルを行う。
（６）上記のアニール保護膜11を除去後、リフトオフ法
等によりソース電極４、ドレイン電極５を形成し、第３
図図示の電界効果トランジスタを得る。
等によりソース電極４、ドレイン電極５を形成し、第３
図図示の電界効果トランジスタを得る。
この製法によれば、ゲート電極３よりも一回り大きな
絶縁膜ゲートパターン10をマスクとして斜め注入するこ
とにより非対称なｎ＋半導体層が得られ、その結果、ソ
ース抵抗を小さく保ちながらドレインコンダクタンスの
抑止、ドレイン耐圧の向上を行うことができる。しか
し、（３）の絶縁膜ゲートパターン10をマスクとして、
絶縁膜ゲートパターン10よりも一回り小さくゲート電極
３を加工する工程において、RIE等によるサイドエッチ
ング量を制御して、ゲート長を決定している。このサイ
ドエッチングは制御性に乏しく、したがって、ゲート長
の制御性・ウエハ面内均一性が悪く、デバイス特性のば
らつきを生じてしまう。また、現在の主流になっている
サブミクロンFETにおいては、少しのゲート長の不均一
でもデバイス特性の大きなばらつきとなってしまう。
絶縁膜ゲートパターン10をマスクとして斜め注入するこ
とにより非対称なｎ＋半導体層が得られ、その結果、ソ
ース抵抗を小さく保ちながらドレインコンダクタンスの
抑止、ドレイン耐圧の向上を行うことができる。しか
し、（３）の絶縁膜ゲートパターン10をマスクとして、
絶縁膜ゲートパターン10よりも一回り小さくゲート電極
３を加工する工程において、RIE等によるサイドエッチ
ング量を制御して、ゲート長を決定している。このサイ
ドエッチングは制御性に乏しく、したがって、ゲート長
の制御性・ウエハ面内均一性が悪く、デバイス特性のば
らつきを生じてしまう。また、現在の主流になっている
サブミクロンFETにおいては、少しのゲート長の不均一
でもデバイス特性の大きなばらつきとなってしまう。
（従来例２） 第３図のような構造を有する電界効果トランジスタの
もう一つの製法として、以下のような製法が提案されて
いる。
もう一つの製法として、以下のような製法が提案されて
いる。
（１）第５図（ａ）に示すように、半絶縁性を有する半
導体基板１を用意し、フォトレジストをマスクとして、
イオン注入法により半導体能動層２を形成する。
導体基板１を用意し、フォトレジストをマスクとして、
イオン注入法により半導体能動層２を形成する。
（２）上記半導体基板上にゲート材料８を積層する。
（第５図（ｂ）） （３）フォトレジストをマスクとして、上記ゲート材料
８をRIE等を用いて加工し、第５図（ｃ）に示すよう
に、ゲート電極３を形成する。
（第５図（ｂ）） （３）フォトレジストをマスクとして、上記ゲート材料
８をRIE等を用いて加工し、第５図（ｃ）に示すよう
に、ゲート電極３を形成する。
（４）次に、フォトレジスト工程を用いて、第５図
（ｄ）に示すように、ゲート電極３よりもドレイン電極
５側に非対称用レジストゲートパターン12を形成する。
（ｄ）に示すように、ゲート電極３よりもドレイン電極
５側に非対称用レジストゲートパターン12を形成する。
（５）ゲート電極３および非対称用レジストゲートパタ
ーン12をマスクとして、セルフアライン的にソース用ｎ
＋半導体層６およびドレイン用ｎ＋半導体層７を第５図
（ｅ）に示すように形成する。
ーン12をマスクとして、セルフアライン的にソース用ｎ
＋半導体層６およびドレイン用ｎ＋半導体層７を第５図
（ｅ）に示すように形成する。
（６）上記半導体基板上にSiO2等のアニール保護膜11を
積層して、800℃、20分の活性化アニールを行う。（第
５図（ｆ）） （７）上記のアニール保護膜11を除去後、リフトオフ法
等によりソース電極５、ドレイン電極６を形成し、第３
図図示の目的の電界効果トランジスタを得る。
積層して、800℃、20分の活性化アニールを行う。（第
５図（ｆ）） （７）上記のアニール保護膜11を除去後、リフトオフ法
等によりソース電極５、ドレイン電極６を形成し、第３
図図示の目的の電界効果トランジスタを得る。
この製法によれば、従来例１に比較してゲート長自体
の制御性・ウエハ面内均一性は向上させることが可能で
ある。しかし、非対称用レジストパターンの形成はゲー
ト電極３に対してセルファライン的ではなく、制御性に
乏しい。また、サブミクロン長のゲート電極において
は、サブミクロン長の非対称用レジストパターン12を0.
1μｍ以内の合わせ精度で形成しなければならず、フォ
ト工程での精度が厳しく現実的な製法ではない。
の制御性・ウエハ面内均一性は向上させることが可能で
ある。しかし、非対称用レジストパターンの形成はゲー
ト電極３に対してセルファライン的ではなく、制御性に
乏しい。また、サブミクロン長のゲート電極において
は、サブミクロン長の非対称用レジストパターン12を0.
1μｍ以内の合わせ精度で形成しなければならず、フォ
ト工程での精度が厳しく現実的な製法ではない。
［発明が解決しようとする課題］ 本発明は、従来例１における、絶縁膜ゲートパターン
をマスクとして、それよりも一回り小さくゲート電極を
加工する工程において、RIE等によるサイドエッチング
量を制御して、ゲート長を決定する際の、ゲート長の制
御性・ウエハ面内均一性が悪いことに起因するデバイス
特性のばらつきを生じるという欠点を改良することを第
１の目的とする。
をマスクとして、それよりも一回り小さくゲート電極を
加工する工程において、RIE等によるサイドエッチング
量を制御して、ゲート長を決定する際の、ゲート長の制
御性・ウエハ面内均一性が悪いことに起因するデバイス
特性のばらつきを生じるという欠点を改良することを第
１の目的とする。
また、従来例２の製法において、ゲート電極とは別
に、新たに非対称用レジストパターンの形成を行う際
に、ゲート電極に対してセルフアライン的ではないこ
と、フォト工程の合わせ精度が大変厳しく、特にサブミ
クロンゲート長においては現実的な製法として成立でき
ない程制御性に乏しいという欠点を改良することを第２
の目的としている。
に、新たに非対称用レジストパターンの形成を行う際
に、ゲート電極に対してセルフアライン的ではないこ
と、フォト工程の合わせ精度が大変厳しく、特にサブミ
クロンゲート長においては現実的な製法として成立でき
ない程制御性に乏しいという欠点を改良することを第２
の目的としている。
［課題を解決するための手段］ 本発明は、上記課題を解決するために、（１）半絶縁
性を有する半導体基板に、半導体能動層を形成し、
（２）上記半導体基板上に、半導体能動層とショットキ
接合する金属層と絶縁膜を順次積層し、フォトレジスト
によるマスクを用いたエッチング処理により絶縁膜ゲー
トパターンを形成し、この絶縁膜ゲートパターンと同じ
大きさで、サイドエッチングを殆ど入れずにゲート電極
を形成し、（３）ゲート電極とドレイン用ｎ＋半導体層
の間隔に適合するように、ゲート用レジストパターンか
らゲート電極までの高さを調整し、絶縁膜ゲートパター
ンおよびゲート電極をマスクとして、上記半導体基板に
対して斜めからイオン注入を行い、セルフアライン的に
ソース用ｎ＋半導体層およびドレイン用ｎ＋半導体層を
非対称に形成し、（４）上記半導体基板を活性化アニー
ルし、（５）上記半導体基板上に、半導体能動層とオー
ミック接合する金属層を積層し、リフトオフ処理等によ
りソース電極およびドレイン電極を形成する工程を採用
する。また、上記（３）の工程の代替として、（３−
１）半絶縁性を有する半導体基板に第２の絶縁膜を積層
し、RIE等によるエッチング処理により、上記絶縁膜ゲ
ートパターンおよびゲート電極にサイドウォールを形成
し、（３−２）ゲート電極とドレイン用ｎ＋半導体層の
間隔にっ適合するように、絶縁体ゲートパターンとゲー
ト電極の高さを調整し、サイドウォールを付けた絶縁膜
ゲートパターンおよびゲート電極をマスクとして、上記
半導体基板に対して斜めからイオン注入を行い、セルフ
アライン的にソース用ｎ＋半導体層およびドレイン用ｎ
＋半導体層を非対称に形成する工程を採用できる。
性を有する半導体基板に、半導体能動層を形成し、
（２）上記半導体基板上に、半導体能動層とショットキ
接合する金属層と絶縁膜を順次積層し、フォトレジスト
によるマスクを用いたエッチング処理により絶縁膜ゲー
トパターンを形成し、この絶縁膜ゲートパターンと同じ
大きさで、サイドエッチングを殆ど入れずにゲート電極
を形成し、（３）ゲート電極とドレイン用ｎ＋半導体層
の間隔に適合するように、ゲート用レジストパターンか
らゲート電極までの高さを調整し、絶縁膜ゲートパター
ンおよびゲート電極をマスクとして、上記半導体基板に
対して斜めからイオン注入を行い、セルフアライン的に
ソース用ｎ＋半導体層およびドレイン用ｎ＋半導体層を
非対称に形成し、（４）上記半導体基板を活性化アニー
ルし、（５）上記半導体基板上に、半導体能動層とオー
ミック接合する金属層を積層し、リフトオフ処理等によ
りソース電極およびドレイン電極を形成する工程を採用
する。また、上記（３）の工程の代替として、（３−
１）半絶縁性を有する半導体基板に第２の絶縁膜を積層
し、RIE等によるエッチング処理により、上記絶縁膜ゲ
ートパターンおよびゲート電極にサイドウォールを形成
し、（３−２）ゲート電極とドレイン用ｎ＋半導体層の
間隔にっ適合するように、絶縁体ゲートパターンとゲー
ト電極の高さを調整し、サイドウォールを付けた絶縁膜
ゲートパターンおよびゲート電極をマスクとして、上記
半導体基板に対して斜めからイオン注入を行い、セルフ
アライン的にソース用ｎ＋半導体層およびドレイン用ｎ
＋半導体層を非対称に形成する工程を採用できる。
［作用］ 本発明は、サイドエッチングを利用しないで、絶縁膜
ゲートパターンと同じ大きさでゲート電極を加工するた
めに、ゲート電極上部に、ゲート電極と同じ大きさの絶
縁膜ゲートパターンを形成し、この絶縁膜ゲートパター
ンの高さを制御することにより、ゲート長の制御性・ウ
エハ面内均一性の良い非対称電界効果トランジスタを容
易に得られる。
ゲートパターンと同じ大きさでゲート電極を加工するた
めに、ゲート電極上部に、ゲート電極と同じ大きさの絶
縁膜ゲートパターンを形成し、この絶縁膜ゲートパター
ンの高さを制御することにより、ゲート長の制御性・ウ
エハ面内均一性の良い非対称電界効果トランジスタを容
易に得られる。
［実施例］ （実施例１） 本実施例における電界効果トランジスタの製作工程は
以下の通りである。
以下の通りである。
（１）第１図（ａ）に示すように、半絶縁性を有するGa
As半導体基板１を用意し、フォトレジストをマスクとし
て、注入エネルギ10keV〜60keVによるSiイオン注入を施
すことにより、ｎ型半導体能動層２を形成する。ここ
で、Siイオン注入のドーズ量は、1012cm-2〜1014cm-2で
ある。
As半導体基板１を用意し、フォトレジストをマスクとし
て、注入エネルギ10keV〜60keVによるSiイオン注入を施
すことにより、ｎ型半導体能動層２を形成する。ここ
で、Siイオン注入のドーズ量は、1012cm-2〜1014cm-2で
ある。
（２）上記半導体基板上にHCl等による公知の表面処理
を行った後、スパッタ法等により、WSiN、WSi、WAl等の
ゲート材料８を0.1〜1.0μｍの膜厚で積層する。続い
て、プラズマCVD法等を用いて、SiO2、SiNSiON等の絶縁
膜９を0.01〜５μｍの膜厚で積層して形成する。（第１
図（ｂ）） （３）フォトレジストをマスクとして、上記の絶縁膜９
にCF4等によるRIE処理を施して、絶縁膜ゲートパターン
10を形成する。絶縁膜ゲートパターン10をマスクにし
て、上記ゲート材料８をSF6、CF4等の弗化物を用いたRI
Eによってエッチング処理し、第１図（ｃ）に示すよう
に、絶縁膜ゲートパターン10とほぼ同じ大きさでゲート
電極３を形成する。
を行った後、スパッタ法等により、WSiN、WSi、WAl等の
ゲート材料８を0.1〜1.0μｍの膜厚で積層する。続い
て、プラズマCVD法等を用いて、SiO2、SiNSiON等の絶縁
膜９を0.01〜５μｍの膜厚で積層して形成する。（第１
図（ｂ）） （３）フォトレジストをマスクとして、上記の絶縁膜９
にCF4等によるRIE処理を施して、絶縁膜ゲートパターン
10を形成する。絶縁膜ゲートパターン10をマスクにし
て、上記ゲート材料８をSF6、CF4等の弗化物を用いたRI
Eによってエッチング処理し、第１図（ｃ）に示すよう
に、絶縁膜ゲートパターン10とほぼ同じ大きさでゲート
電極３を形成する。
（４）上記絶縁膜ゲートパターン10およびゲート電極３
をマスクとして、第１図（ｄ）に示すように基板法線方
向よりもソース電極側へ０〜30度傾いた方向からSiイオ
ン注入を行い、セルフアライン的に、非対称なｎ＋半導
体層６および７を形成する。ここで、注入エネルギは、
ｎ型半導体能動層２の場合よりも高エネルギである30ke
V〜300keVとし、ドーズ量は、1012cm-2〜1015cm-2とす
る。
をマスクとして、第１図（ｄ）に示すように基板法線方
向よりもソース電極側へ０〜30度傾いた方向からSiイオ
ン注入を行い、セルフアライン的に、非対称なｎ＋半導
体層６および７を形成する。ここで、注入エネルギは、
ｎ型半導体能動層２の場合よりも高エネルギである30ke
V〜300keVとし、ドーズ量は、1012cm-2〜1015cm-2とす
る。
ここで、ゲート電極３とドレイン用ｎ＋半導体層７の
間隔は、ゲート電極と絶縁膜ゲートパターンの高さによ
って調整する。たとえば、Siイオン注入を基板法線方向
よりもソース電極側へ７度傾けた方向から行うとき、ゲ
ート電極３とドレイン用ｎ＋半導体層７の間隔を0.2μ
ｍとするには、ゲート電極と絶縁膜ゲートパターンの高
さの合計を1.64μｍとすればよい。
間隔は、ゲート電極と絶縁膜ゲートパターンの高さによ
って調整する。たとえば、Siイオン注入を基板法線方向
よりもソース電極側へ７度傾けた方向から行うとき、ゲ
ート電極３とドレイン用ｎ＋半導体層７の間隔を0.2μ
ｍとするには、ゲート電極と絶縁膜ゲートパターンの高
さの合計を1.64μｍとすればよい。
また、レジストによるゲートパターンは、本工程まで
残しておいても良い。その場合、レジストによるゲート
パターンも加えた高さで、ゲート電極３とドレイン用ｎ
＋半導体層７の間隔を調整する。
残しておいても良い。その場合、レジストによるゲート
パターンも加えた高さで、ゲート電極３とドレイン用ｎ
＋半導体層７の間隔を調整する。
（５）絶縁膜ゲートパターン10を除去した後（フォトレ
ジストが上部にある場合にはフォトレジストも除去す
る）、上記半導体基板上に、プラズマCVD法等により厚
さ0.05〜0.5μｍのアニール保護膜、SiO2、SiN、SiON等
11を積層して形成し、700〜1200℃の活性化アニールを
0.1秒〜60分間行う。（第１図（ｅ）） （６）アニール膜11を除去した後、AuGe/NiまたはAuGe/
Ni/Au等を蒸着およびリフトオフした後、300〜700℃の
シンタリングを行い、ソース電極４およびドレイン電極
５を形成し、目的の電界効果トランジスタを得る。
ジストが上部にある場合にはフォトレジストも除去す
る）、上記半導体基板上に、プラズマCVD法等により厚
さ0.05〜0.5μｍのアニール保護膜、SiO2、SiN、SiON等
11を積層して形成し、700〜1200℃の活性化アニールを
0.1秒〜60分間行う。（第１図（ｅ）） （６）アニール膜11を除去した後、AuGe/NiまたはAuGe/
Ni/Au等を蒸着およびリフトオフした後、300〜700℃の
シンタリングを行い、ソース電極４およびドレイン電極
５を形成し、目的の電界効果トランジスタを得る。
以上の電界効果トランジスタの製法によれば、 （１）ｎ＋半導体層を非対称にすることにより、ソース
抵抗を小さく保ったままでドレインコンダクタンスの抑
制、ドレイン耐圧の向上を図ることができる。
抵抗を小さく保ったままでドレインコンダクタンスの抑
制、ドレイン耐圧の向上を図ることができる。
（２）ゲート電極３のRIE等による加工において、エッ
チングマスクである絶縁膜ゲートパターン10と同じ大き
さでゲート電極３を加工するために、サイドエッチング
加工において生じ易いゲート長のウエハ面内の不均一が
なく、ゲート長の制御性・均一性が良い。
チングマスクである絶縁膜ゲートパターン10と同じ大き
さでゲート電極３を加工するために、サイドエッチング
加工において生じ易いゲート長のウエハ面内の不均一が
なく、ゲート長の制御性・均一性が良い。
（３）絶縁膜ゲートパターン10の高さを変えるだけで、
容易にゲート電極とドレイン用ｎ＋半導体層の間隔を調
整することができる。
容易にゲート電極とドレイン用ｎ＋半導体層の間隔を調
整することができる。
（実施例２） 本実施例は、実施例１における（３）のゲート電極形
成工程（第１図（ｃ））の後に次の工程を加えたもので
ある。
成工程（第１図（ｃ））の後に次の工程を加えたもので
ある。
（３−１）第２図（ａ）に示すように、プラズマCVD法
等を用いて、0.01〜１μｍの膜厚でSiO2、SiN、SiON等
の符号13で示す第２の絶縁膜を積層する。
等を用いて、0.01〜１μｍの膜厚でSiO2、SiN、SiON等
の符号13で示す第２の絶縁膜を積層する。
（３−２）上記第２の絶縁膜をRIE等のエッチング処理
により加工し、第２図（ｂ）に示すように、0.01〜１μ
ｍのサイドウォール14を形成する。
により加工し、第２図（ｂ）に示すように、0.01〜１μ
ｍのサイドウォール14を形成する。
以上の工程を行った後、上記（４）のｎ＋半導体層を
形成することを特徴とする。
形成することを特徴とする。
本実施例２によれば、サイドウォール14を形成したた
めに、ソース用ｎ＋半導体層６がｎ型半導体能動層２へ
入り込むのを防ぐことができ、ゲートリーク電流、短チ
ャネル効果等を抑止することができる。
めに、ソース用ｎ＋半導体層６がｎ型半導体能動層２へ
入り込むのを防ぐことができ、ゲートリーク電流、短チ
ャネル効果等を抑止することができる。
4.発明の効果 上記の説明から明らかなように、本発明の電界効果ト
ランジスタの製法によれば、 （１）ゲート長の決定にサイドエッチングを利用してい
ないため、ゲート長をウエハ面内で均一に且つ制御性良
く形成することができ、ウエハ面内でのデバイス特性の
バラツキを抑えることができる。
ランジスタの製法によれば、 （１）ゲート長の決定にサイドエッチングを利用してい
ないため、ゲート長をウエハ面内で均一に且つ制御性良
く形成することができ、ウエハ面内でのデバイス特性の
バラツキを抑えることができる。
（２）絶縁膜ゲートハーターン10の厚さを変えるだけ
で、容易にゲート電極とドレイン用ｎ＋半導体層の間隔
を調整することができる。
で、容易にゲート電極とドレイン用ｎ＋半導体層の間隔
を調整することができる。
この効果、従来製法よりも高性能な電界効果トランジ
スタをウエハ面内で均一性良く製作することが可能であ
る。
スタをウエハ面内で均一性良く製作することが可能であ
る。
第１図は、本発明の第１実施例の電界効果トランジスタ
の製作工程を説明するための図、 第２図は、本発明の第２実施例の電界効果トランジスタ
の製作工程を説明するための図、 第３図は電界効果トランジスタの具体的な構造例を示す
図、 第４図は、従来例１による電界効果トランジスタの製作
工程を説明するための図、 第５図は、従来例２による電界効果トランジスタの製作
工程を説明するための図、である。 １……半絶縁性半導体基板、 ２……半導体能動層、３……ゲート電極、 ４……ソース電極、５……ドレイン電極、 ６……ソース用ｎ＋半導体層、 ７……ドレイン用ｎ＋半導体層、 ８……ゲート材料、９……絶縁層、 10……絶縁膜ゲートパターン、 11……アニール保護膜、 13……第２の絶縁膜、 14……サイドウォール。
の製作工程を説明するための図、 第２図は、本発明の第２実施例の電界効果トランジスタ
の製作工程を説明するための図、 第３図は電界効果トランジスタの具体的な構造例を示す
図、 第４図は、従来例１による電界効果トランジスタの製作
工程を説明するための図、 第５図は、従来例２による電界効果トランジスタの製作
工程を説明するための図、である。 １……半絶縁性半導体基板、 ２……半導体能動層、３……ゲート電極、 ４……ソース電極、５……ドレイン電極、 ６……ソース用ｎ＋半導体層、 ７……ドレイン用ｎ＋半導体層、 ８……ゲート材料、９……絶縁層、 10……絶縁膜ゲートパターン、 11……アニール保護膜、 13……第２の絶縁膜、 14……サイドウォール。
Claims (2)
- 【請求項１】次の各工程からなる電界効果トランジスタ
の製法。 （１）半絶縁性を有する半導体基板に、半導体能動層を
形成する工程。 （２）上記半導体基板上に、半導体能動層とショットキ
接合する金属層と絶縁膜を順次積層し、フォトレジスト
によるマスクを用いたエッチング処理により絶縁膜ゲー
トパターンを形成し、この絶縁膜ゲートパターンと同じ
大きさで、サイドエッチングを殆ど入れずにゲート電極
を形成する工程。 （３）ゲート電極とドレイン用ｎ＋半導体層の間隔に適
合するように、ゲート用レジストパターンからゲート電
極までの高さを調整し、絶縁膜ゲートパターンおよびゲ
ート電極をマスクとして、上記半導体基板に対して斜め
からイオン注入を行い、セルフアライン的にソース用ｎ
＋半導体層およびドレイン用ｎ＋半導体層を非対称に形
成する工程。 （４）上記半導体基板を活性化アニールする工程。 （５）上記半導体基板上に、半導体能動層とオーミック
接合する金属層を積層し、リフトオフ処理等によりソー
ス電極およびドレイン電極を形成する工程。 - 【請求項２】次の各工程からなる電界効果トランジスタ
の製法。 （１）半絶縁性を有する半導体基板に、半導体能動層を
形成する工程。 （２）上記半導体基板上に、半導体能動層とショットキ
接合する金属層と絶縁膜を順次積層し、フォトレジスト
によるマスクを用いたエッチング処理により絶縁膜ゲー
トパターンを形成し、この絶縁膜ゲートパターンと同じ
大きさでサイドエッチングを殆ど入れずにゲート電極を
形成する工程。 （３）半絶縁性を有する半導体基板に第２の絶縁膜を積
層し、RIE等によるエッチング処理により、上記絶縁膜
ゲートパターンおよびゲート電極にサイドウォールを形
成する工程。 （４）ゲート電極とドレイン用ｎ＋半導体層の間隔に適
合するように、絶縁膜ゲートパターンとゲート電極の高
さを調整し、サイドウォールを付けた絶縁膜ゲートパタ
ーンおよびゲート電極をマスクとして、上記半導体基板
に対して斜めからイオン注入を行い、セルフアライン的
にソース用ｎ＋半導体層およびドレイン用ｎ＋半導体層
を非対称に形成する工程。 （５）上記半導体基板を活性化アニールする工程。 （６）上記半導体基板上に、半導体能動層とオーミック
接合する金属層を積層し、リフトオフ処理時によりソー
ス電極およびドレイン電極を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2962590A JP2726730B2 (ja) | 1990-02-13 | 1990-02-13 | 電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2962590A JP2726730B2 (ja) | 1990-02-13 | 1990-02-13 | 電界効果トランジスタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235337A JPH03235337A (ja) | 1991-10-21 |
| JP2726730B2 true JP2726730B2 (ja) | 1998-03-11 |
Family
ID=12281272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2962590A Expired - Lifetime JP2726730B2 (ja) | 1990-02-13 | 1990-02-13 | 電界効果トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2726730B2 (ja) |
-
1990
- 1990-02-13 JP JP2962590A patent/JP2726730B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03235337A (ja) | 1991-10-21 |
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