JPS6086871A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はショットキーバリアゲート型電界効果トランジ
スタの製造方法に関し、特にゲート部とソースおよびド
レイン部との間隔を短かく自己整合方式で形成する電果
動弁トランジスタの製造方法に関する。

ＧａＡｓ半導体は、Ｓｉに較べて５〜６倍と大きな電子
移動度を有し、この高速性に大きな特長があるために、
近年、超高速集積回路（ＩＣ）に応用する研究開発が活
発に行なわれている。このＧ　ａ　Ａ　ｓＩＣの能動素
子としては、基本的に第１図に示すようにショットキー
バリア型電界効果トランジスタ（ＭＥＳＦＥＴ　）が提
案されている。これはプレーナ構造と呼ばれ、半絶縁性
Ｇａ　Ａ　ｓ基板４上にエピタキシャル成長やイオン注
入により厚さ約０．２μｍのｎ形不純物からなる動作層
５を形成し、ホトレジスト膜を用いたリフトオフ法など
によシゲート電極１を形成し、マスクの位置合せをして
同様なリフトオフ法などによシソースおよびドレインの
オーミック電極２，３を形成した比較的単な構造のもの
である。

しかし、このようなプレーナ構造の製造方法では、オー
ミック電極を形成するために目合せが必要である。目合
せ精度は最良の機器においても±０．５μｍぐらいであ
）、実用機では±１．０μｍぐらいである。このような
目合せ装置を用いて製造するＭＩＳＦＥＴではオーミッ
ク電極とゲート電極との電極間隔を１．０μｍ以下にす
ることは、実際上困難である。一方、ゲート電極間のＧ
ａＡｓ動作層表面では、表面での結晶性の乱れや気体の
吸着などによシ第２図に示すように表面空乏層９が発生
し実効的な動作層が薄くなシ、オーミック電極とゲート
電極との電極間隔が長い場合には、ゲート・ソース間の
動作層抵抗（ソース直列抵抗）が増大して相互コンダク
タンスｇｍが著しく低下し、良好なＦＩＴ％性を得るこ
とが難しい。

そこで、目合せの問題を避けてソース直列抵抗を小さく
するために、種々の方法が提案されている。第３図はリ
セス構造と呼ばれるもので、動作層５を厚く形成し、ホ
トレジストなどをマスクとしてゲート部を堀込み、ゲー
ト電極１をリフトオフ法などによシ自己整合的に形成す
るものである。

この構造はゲート近傍外の動作層を厚くすることによシ
ソース直列抵抗を少なくしている。しかしゲート部を湿
式エツチングによシ堀込むためにＦＥＴのゲート遮断電
圧ｖ−ｒのばらつきが大きくなシ、高集積回路には好ま
しくない。第４図は短電極間・構造と呼ばれるもので、
ホトレジストをマスクにしてＡＩゲート電極１をサイド
エツチングによ多形成し、オーミック電極ＡｕＧｅ　２
，３をリフトオフによシ自己整合的に形成するものであ
る。この構造は電極間隔を０．４μｍまで狭めることは
可能であるが、これ以下は精度的に難かしい欠点がある
。

第５図はオーミック電極２，３下に高濃度にｎ形不純物
をイオン注入したｎ千尋電層６をゲート電極１に近ずけ
るように設けたものである。しかし、ｎ千尋電層６自体
は再度の目合せによ多形成するため、表面空乏層の影響
は第１図と同じであシ、高集積回路には実用的ではない
。第６図は、ｎ形動作層５を形成した後、高耐熱性ゲー
ト電極１をマスクにイオン注入してｎ千尋電層６を自己
整合的に形成し、オーミック電極２，３を設けたもので
ある。この構造ではＧ　ａＡ　ｓＯ高耐熱性ゲート電極
１の微細加工が難かしい。また、ｎ千尋電層６をイオン
注入後、結晶性回復のために約８００’Ｃの熱処理が必
要となるが、ゲート電極金属１が■１形動作層５の中へ
拡散してショットキー特性が悪くなること、ゲート遮断
電圧Ｖ丁が変化しやすいことなどの問題があった。

第７図（、）〜（ｆ）は、高耐熱性ゲート金属を用いず
に第４図の応用としてｎ千尋電層を形成するものである
。

（、）のように半絶縁性Ｇ　ａ　Ａ　ｓ基板４上にｎ形
動作層５を形成し、（ｂ）のように保護膜１２としてプ
ラズマ窒化膜０．１５μｍ１続いて高耐熱レジスト１１
を０．８μｍ１スパツタ蒸着酸化膜１３を０．３μｍに
より全面を覆い、ホトレジストをマスクに平行平板ドラ
イエツチングでＣＦ４＋　Ｈ，ガスによシ高耐熱しジス
）１１−１でエツチングしてオーミック部を形成するた
めの開口を設け、さらに残った酸化膜１３をマスクに円
筒形ドライエツチングで酸素ガスによυ高耐熱レジスト
１１を数千Ｘサイドエツチングした後、残った酸化膜１
３をマスクにプラズマ窒化膜の保護膜を通してイオン注
入をすることに　“よシｎ＋導電層６を形成し、（Ｃ）
のようにスパッタ蒸着酸化膜１４厚さ０．３μｍによシ
全面を覆い、（ｄ）のようにバッファド弗酸液で軽くエ
ツチングすると高耐熱レジスト１１の側壁についたスパ
ッタ蒸着酸化膜１４は弱いために速く溶けてなくなシ、
高耐熱レジストをはくシ液で溶してリフトオフするとゲ
ート部となるゲート開口１５が生じ、プラズマ窒化膜１
２を保護膜として熱処理をすることによシ動作層５およ
びｎ千尋電層６の結晶性を回復し、（ｅ）のように円筒
型ドライエツチングでＧＦ４ガスによシ酸化膜１４をマ
スクにプラズマ窒化膜１５をエツチングして動作層５を
露出させ、（ｆ）のようにゲート開口１５上にオーバー
レイのゲート電極１を、ｎ千尋電層６上に、ソースおよ
びドレインのオーミック電極２，３を形成してＭＥＳＰ
ＨＴを完成するものである。この製造方法はゲート金属
電極をイオン注入層の熱処理後に形成するため、ゲート
金属が動作層に拡散する問題はない。しかし、この製造
方法で問題になることは、高耐熱レジストに付着したス
パッタ蒸着酸化膜の結晶性が弱いことを利用してバック
アト弗酸で溶してリフトオフしゲート開口１５を形成す
るが、ＦＥＴ特性上の要求される形状精度としてこのよ
うな選択性を利用した湿式エツチングでは再現性や加工
精度が悪く、安定な大量生産には適さないことである。

ゲート開口１５の精度として、保護膜イオン注入ではｎ
千尋電層の表面のキャリア浸度が高くなシ、ドレイン耐
電圧やＦＥＴ飽和特性が悪くなることを防ぐために酸化
膜１３をマスクに高耐熱性レジスト１１を数千＾サイド
エツチングしているが、ゲート開口１５の精度はこれ以
下である必要がある。

しかし、このような結晶質の選択性を利用した湿式エツ
チングでは、ゲート開口を正確にしようとしてエツチン
グ時間を短かくするとトフトオフされない部分があシ、
確実にり７トオンしようとしてエツチング時間を長くす
るとゲート開口が広がシ、最終的なゲート長が長くなシ
、ドレイン耐電圧やドレインコンダクタンスが小さくな
るなどの問題が生じる。さらに、スパッタ蒸着酸化膜の
角部における結晶膜質の境界はマイクロクラック方向で
アシ、エツチングされたゲート開口１５の壁面は垂直で
はなく斜めになる。この酸化膜のゲート開口をマスクに
下のプラズマ窒化膜を円筒型ドライエツチングによシ等
方的にエツチングすると、酸化膜自身もエツチングされ
て広がシ、プラズマ窒化膜のゲート開口は広くなる。さ
らにまた、ゲート開口にプラズマ窒化膜が確実に残らな
いようにしようとしてエツチング時間を長くすると、サ
イドエツチングされてまたゲート開口は広くなる。

このように工程を追うごとにゲート開口は広くなると同
時にゲート長のばらつきも大きくなっている。この結果
、最終的なＦＦｆＴ特性としてもげらつきが大きくなシ
、このような製造方法を高集積回路に適用しても素子特
性の整合が悪いために希望する良好な回路特性を得るこ
とができない。

本発明の目的は、表面空乏層の影響がなく、ゲート遮断
電圧が均一である良好なＭＢＳＦＥＴを得るために、ゲ
ート金属が動作層中へ拡散することがなく、ゲート電極
の近傍までソースおよびドレイン部となる高濃度ｎ千尋
電層を高精度に再現性よく自己整合的に形成する電界効
果トランジスタの製造方法を提供することにある。

本発明によれば、半導体基板上に電界効果トランジスタ
部となる不純物層と表面を覆う保護膜を形成する工程と
、該不純物層の保賎膜上にゲート形状を決めるための第
１のパターンおよび該第１のパターンよシ面積が大きい
第２のパターンを該第１のパターン上に積み上けて形成
する工程と、イオン注入によシ前記第２のパターンをマ
スクとして前記不純物層に高濃度不純物層を形成する工
程と、被覆膜で全面を覆い前記第１のパターン上部の該
被覆膜を除去する工程と、前記第１のパターンを除去し
前記被覆膜に開口を設ける工程と、熱処理によシ前記高
濃度不純物層の結晶性を回復する工程と、前記被覆膜の
開口下の前記保護膜を除去して前記不純物層を露出しゲ
ート開口を設ける工程と、該ゲート開口にゲート電極を
形成する工程を有することを特徴とする電界効果トラン
ジスタの製造方法が得られる。

次に本発明を実施例によシ説明する。第８図（、）〜（
ｈ）が本発明の製造工程を説明するだめの図である。

（、）のように高抵抗ＧａＡｓ基板４上に保護膜として
プラズマシリコン窒化膜２３を厚さ０．１μｍ全面に成
長し、ホトレジストパターンをマスクとしてプラズマ窒
化膜２３を通して８ｉ＋イオンを加速電圧１００ＫｅＶ
、　ドーズ量３．２　Ｘ　１０”ｃｍ−１でイオン注入
しｎ形動作層５を形成し、（ｂ）のようにシリコン酸化
膜２１を厚さ０．６μｍスパッタ蒸着し、再びプラズマ
シリコン窒化膜２２を厚さ０．３μｍ成長し、ホトレジ
ストパターンをマスクとしてＣＦ４ガスを用いた平行電
極型ドライエツチングによＪｏｎ形動作層５の上にゲー
ト部となるゲート長１．５μｍのパターン２２およびｎ
形動作層５の周辺部を覆うパターンを形成し、（Ｃ）の
ように弗酸と弗化アンモニウム水（１：１４）からなる
バッファド弗酸液によシプラズマ窒化膜２２下の酸化膜
２１を０．２５μｍサイドエツチングし、ゲート長１．
０μｍの酸化膜のゲートパターン２１を形成し、プラズ
マ窒化膜２２をマスクとしてＳｉ＋イオンを加速電圧１
８０ＫｅＶ。

ドーズ量７　Ｘ　１０　”　ａｍ−２でイオン注入して
高濃度導電層６を形成し、（ｄ）のように被覆膜として
厚さ０．６μｍのプラズマ窒化膜２４で全面を覆い、ホ
トレジスト膜２６を厚さ１．０μｍ塗布し１８００Ｇ　
３０分間乾燥するとホトレジスト膜２６の表面は平滑に
なシ、ゲートパターン２１上のホトレジスト膜２６は薄
くなり、（ｅ）のようにＣＦ４ガスを用いた平行電極型
ドライエツチングにょシ全面をエツチングし、酸化膜の
ゲートパターン２１を露出させ、（ｆ）ノように残った
ホトレジスト膜２６をはくシ液で除去し、バッファド弗
酸液で酸化膜のゲートパターン２１を選択的にエツチン
グ除去するとプラズマ窒化膜２４にゲート開口２５が残
シ、水素中で８００００２０分間の熱処理によシ動作層
５および高濃度導電層６の結晶性を回復し、（ｇ）のよ
うにＣＨＦ　ｓガスによる平行電極型ドライエツチング
にょシプラズマ窒化膜２４をマスクとしてゲート開口２
５の下のプラズマ窒化膜２４を垂直にエツチングしてＧ
ａＡｓ表面を露出させ、Ｈ，中４５０℃３０分間の熱処
理によシトライエツチングのダメージを回復し、（ｈ）
のようにアルミニウムを全面に蒸着しホトレジストパタ
ーンをマスクにエツチングしてアルミニウムのゲート電
極１を形成し、高濃度導電層６上に開口があるホトレジ
ストパターンをマスクにプラズマ窒化膜２３，２４をエ
ツチング除去し、オーミック金属ＡｕＧｅ−Ｐｔを蒸着
し、ホトレジストパターンを溶してリフトオフし、水素
中で４８０℃５分間の熱処理によｐＡｕＧｅを高濃度導
電層６に拡散させることによシソースおよびドレインの
オーミック電極２．３が形成され１．ＧａＡｓ　ＭＢＳ
ＦＥ　Ｔが完成する。

バッファド弗酸液によるプラズマ窒化膜のエツチング速
度は酸化膜のｌ／２０以下でオシ、プラズマ窒化膜の形
状の変化は問題にならない。また、バッファド弗酸液に
よるシリコン酸化膜のサイドエツチングの均一性はよく
、エツチング時間でエツチング量を制御することができ
る。

実施例では、ゲートパターン２１にシリコン酸化膜、保
護膜２３、ｎ＋の注入マスク２２、被覆膜２４にプラズ
マ窒化膜を用いたがこれに限ったことはない。保護膜２
３被覆膜２４としては８００℃の熱処理でＧａＡｓと反
応しないものであればよく、酸化アルミニウム、−酸化
シリコン、二酸化シリコン、酸化チタンなどの酸化物、
窒化アルミニウム、窒化シリコン、窒化ホウ素、窒化ガ
リウムなどの窒化物を用いてもよい。ゲートパターン２
１、ｎ十注入マスク２２はｓｏ。

℃の熱処理前に除去するため、酸化物や窒化物などの絶
縁膜以外に金属や有機樹脂を用いてよい。

また、被覆膜２４の上部を除去してゲートパターン２１
を露出させるためにレジストを塗布してエツチングした
が、研摩によシ露出させてもよい。

また、本発明をショットキーバリアゲート型ＦＩＴの製
造方法として説明してきだが、ゲート開口２５からｎ型
動作層５にＢｅ、　Ｍｇ　、　Ｚｎなどのｐ型不純物を
イオン注入もしくは拡散させてゲート部としたｐｎ接合
による接合ゲート型ＦＢＴとしてよい。

上記のような本発明によれば、始めに形成した壁面が垂
直なゲートパターンを被覆膜にゲート開口として反転し
た形状に変換し、壁面の垂直なゲートを保持したまま結
晶性を回復する熱処理をし、再度このゲート開口をゲー
ト金属で埋めることによシゲートパターンと同一なゲー
ト形状を再現することができる。

始めに形成したゲートパターンによシゲート電極のゲー
ト長が決まるため、ショットキー特性やＦＥＴ特性の良
好なＭＩＳＦＥＴを再現性よく安定に生産することが可
能となる。そして、結晶を回復させる熱処理後にゲート
電極を形成するため、ゲート金属が動作層に拡散し、ゲ
ートショットキー特性が悪くなシゲート遮断電圧Ｖｔが
変動してばらつきが大きくなるなどの問題が生じること
はない。

ゲート金属としても高耐熱性である必要はなく、一般的
なアルミニウム、チタン、クロムなどを利用することが
可能である。

このようにゲート電極に対してソースおよびドレイン部
が自己整合的に形成された実施例のＭＢＳＦＥＴの特性
としては、ゲート−１０μｍ１ゲート長１．０μｍにお
いて、ゲート遮断電圧■７は平均値＋〇、０９４Ｖ、標
準偏差０．０８４Ｖであシ、相互コンダクタンスｇｍが
２．６ｍ８と良好な結果を得た。

従来の第４図のようなゲート幅１０μｍ１ゲート長１．
０μｍの短電極間構゛造ではｇｍは０．８　ｍｓであシ
、第１図のように目合せ形成した電極間隔１．５μｍの
ものではｇｍは０．２ｍ８以下であシ、ドレイン電流が
まったく流れないものもあった。このように従来のＭＢ
ＳＦＥＴの特性との比較からも本発明の効果は明らかで
ある。

【図面の簡単な説明】

第１図は従来の最も基本的なプレーナ構造のショットキ
ーバリアゲート型電界効果トランジスタ（ＭＢＳＦＥＴ
　）の断面図であシ、第２図はこのプレーナ構造ＭＢＳ
ＦＥＴのＧ　ａ　Ａ　ｓ動作層の表面に表面空乏層が発
生している状態を示しである。第３図はゲート部を堀込
んだリセス構造のＭＢＳＦＥＴであシ、第４図はソース
およびドレイン金属電極をゲート電極に接近させた短観
極間構造のＭ、ＥＳＦＥＴであシ、第５図は目合せによ
るｎ千尋電層があるプレーナ構造のＭＢＳＦＥＴであシ
、第６図は高耐熱性ゲート電極をマスクにして自己整合
的にｎ千尋電層を設けたものであシ、第７図（、）〜（
ｆ）は高耐熱性ゲート金属を用いずに第４図を応用して
ｎ千尋電層を設けるＭＢＳＦＥＴの製造方法を説明する
だめの図である。第８図（、）〜（ｈ）は本発明の製造
方法を説明するだめの図である。 図において、１はゲート電極、２はソース電極、３はド
レイン電極、４は高抵抗ＧａＡｓ基板、５はｎ形動作層
、６は高濃度導電層、９は表面空乏層、１１は高耐熱性
レジスト、１２はプラズマ窒化膜、１３．１４はスパッ
タ蒸着酸化膜、１５はゲート開口、２１はゲートパター
ン、２２は高濃度導電層のイオン注入マスク、２３は保
護膜、２４は被覆膜、２５はゲート開口、２６はレジス
トである。 Ａ′１図　７４図 第２図　７１−５図 才　７　図 （。）（ｄ） 第 ３ （ｅ） （ｆ） （９）

Claims (1)

【特許請求の範囲】
1. 半導体基板上に電界効果トランジスタ部となる不純物層
   と表面を覆う保護膜を形成する工程と、該不純物層の保
   腹膜上にゲート形状を決めるだめの第１のパターンおよ
   び該第１のパターンよ多面積が大きい第２のパターンを
   該第１のパターン上に積み上げて形成する工程と、イオ
   ン注入によシ前記第２のパターンをマスクとして前記不
   純物層に高濃度不純物層を形成する工程と、被覆膜で全
   面を覆い前記第１のパターン上部の該被覆膜を除去する
   工程と、前記第１のパターンを除去し前記被覆膜に開口
   を設ける工程と、熱処理によシ前記高濃度不純物層の結
   晶性を回復する工程と、前記被覆膜の開口下の前記保護
   膜を除去して前記不純物層を露出しゲート開口を設ける
   工程と、該ゲート開口にゲート電極を形成する工程を有
   することを特徴とする電界効果トランジスタの製造方法
   。