JPS6037175A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はショットキーバリアゲート型電界効果トランジ
スタの製造方法に関し、特にゲート部とソースおよびド
レイン部との間隔を短かく自己整合方式で形成する電界
効果トランジスタの製造方法に関する。

ＧａＡｓ半導体は、Ｓｌに較べて５〜６倍と大きな電子
移動度を有し、この高速性に大きな特長があるために、
近年、超高速集積回路（ＩＣ）に応用する研究開発が活
発に行なわれている。このＧａＡｓＩＣの能動素子とし
ては、基本的に第１図に示すようにショットキーバリア
型電界効果トランジスタ（ＭＥＳＦＥＴ）が提案されて
いる。これは、プレーナ構造と呼ばれ、半絶縁性ＧａＡ
ｓ基板４上にエピタキシャル成長やイオン注入によシ厚
さ約０２μｍのｎ形不純物からなる動作層５を形成し、
ホトレジスト膜を用いたりフトオ７法などによシゲート
電極１を形成し、マスクの位置合せをして同様なリフト
オフ法などによシソースおよびドレインのオーミック性
電極２．３を形成した比較的簡単な構造のものである。

しかし、このようなプレーナ構造の製造方法では、オー
ミック性電極を形成するために目合せが必要である。目
合せ精度は最良の機器においても±０．５ｐｍぐらいで
あシ、実用機では±１．０ｐｍぐらいである。このよう
な目合せ装置を用いて製造するＭＥＳＦＥＴではオーミ
ック性電極とゲート電極との電極間隔を１．０μｍ以下
にすることは、実際上困難である。一方、ゲート電極間
のＧ　ａＡ　ｔｒ動作層表面では、表面での結晶性の乱
れや気体の吸着などによシ第２図に示すように表面空乏
層９が発生し実効的な動作層が薄くなシ、オーミック性
電極とゲート電極との電極間隔が長い場合には、ゲート
・ソース間の動作層抵抗（ソース直列抵抗）が増大して
相互コンダクタンスｇｍが著しく低下し、良好なＦＥＴ
特性を得る仁とが難しい。

そこで、目合せの問題を避けてソース直列抵抗を小さく
するために、種々の方法が提案されている。第３図はリ
セス構造と呼ばれるもので、動作層５を厚く形成し、ホ
トレジストなどをマスクとしてゲート部を堀込み、ゲー
ト電極１をリフトオフ法などにより自己整合的に形成す
るものである。

この構造はゲート近傍外の動作層を厚くすることによ）
ソース直列抵抗を少なくしている。しかし、ゲート部を
湿式エツチングによシ掘込むためにＦＥＴのゲート遮断
電圧ｖＴのばらつきが犬きくなシ、高集積回路には好ま
しくない。第４図は知覚極間構造と呼ばれるもので、ホ
トレジストをマスクにしてＡＩゲート電極１をサイドエ
ツチングによ多形成し、オーミック性電極ＡｕＧｅ　２
　、３をり７トオフによシ自己整合的に形成するもので
ある。この構造は電極間隔を０．５μｍまで狭めること
は可能であるが、これ以下は精度的に難かしい欠点があ
る。第５図はオーミック性電極２，３下に高濃度にｎ形
不純物をイオン注入したれ十導電層６をゲート電極１に
近ずけるように設けたものである。しかし、ｎ　導電層
６自体は再度の目合せによ多形成するため、表面空乏層
の影響は第１図と同じであシ、高集積回路には実用的で
はない。

第６図は、ｎ形動作層５を形成した後、高耐熱性ゲート
電極１をマスクにイオン注入して？導電層６を自己整合
的に形成し、オーミック性電極２．３を設けたものであ
る。この構造ではＧ　ａＡ　ｓの高耐熱性ゲート電極間
ト電極加工が難がしい、また、ｎ＋導電層６をイオン注
入後、結晶性回復のために約８００Ｃの熱処理が必要と
なるが、ゲート電極金属１がｎ形動作層５の中へ拡散し
てショットキー特性が悪くなること、ゲート遮＠電圧ｖ
Ｔが変化しやすいことなどの問題があった。

第７図ｆａ）〜ｆｆｌは、高耐熱性ゲート金属を用いず
に第４図の応用としてｎ＋導電層を形成するものである
。（ａ）のように半絶縁性ＧａＡｓ基板４上にｎ形動作
層５を形成し、（ｂ）のように保穫膜１２としてプラズ
マ窒化膜０．１５μｍ１絖いて高耐熱レジス）１１を０
，８μｍ、スパッタ蒸着ば化膜１３を０．３μｍによシ
全面を榎い、ホトレジストをマスクに平行平板ドライエ
ツチングでＣＦ４　＋　Ｈｓガスにょシ高耐熱しジス）
１１までエツチングしてオーミック部を形成するだめの
開口を設け、さらに残った酸化膜１３をマスクに円筒形
ドライエツチングで酸素ガスによシ高耐熱レジスト１１
を数千へサイドエツチングした後、残った酸化膜１３を
マスクにプラズマ窒化膜の保＠膜を通してイオン注入を
することにより　ｎ＋４電層６を形成し、（ｃ）のよう
にスパッタ蒸着酸化膜１４厚さ０３μｍにょシ全面を覆
い、（ｄ）のようにバッファド弗酸液で軽くエツチング
すると高耐熱レジス）１１の側壁についたスパッタ蒸着
酸化膜」４は弱いために速く溶けてなくなシ、高耐熱レ
ジストをはぐり液で溶してリフトオンするとゲート部と
なるゲート開口１５が生じ、プラズマ窒化膜１２を保＠
膜として熱処理をすることによシ動作層５およびｎ＋導
’−！／！６の結晶性を回復し、（ｅ）のように円筒型
ドライエツチングでＣＦ４ガスによシ酸化膜１４をマス
クにプラズマ窒化膜１５をエツチングして動作層５を露
出させ、（ｆ）のようにゲート開口１５上にオーバーレ
イのゲート電極１を、計導電ノー６上にソースおよびド
レインのオーミック性電極２．３を形成してＭＥＳＦＥ
Ｔを完成するものである。この製造方法はゲート金属電
極をイオン注入層の熱処理に形成するため、ゲート金属
が動作層に拡散する問題はない。しかし、この製造方法
で問題になることは、高耐熱レジストに付着したスパッ
タ蒸着酸化膜の結晶性が弱いことを利用してバックアト
弗酸で溶してリフトオフしゲート開口１５を形成するが
、ＦＥＴ特性上の要求される形状精度としてこのような
選択性を利用した湿式エツチングでは再現性や加工精度
が悪く、安定な大量生産には適さないことである。ゲー
ト開口１５の精度として、保護膜イオン注入ではｎ＋導
電層の表面のキャリア濃度が高くなシ、ドレイン耐電圧
やＦＥＴ飽和特性が悪くなることを防ぐために酸化膜１
３をマスクに高耐熱性レジスト１１を数千へサイドエツ
チングしているが、ゲート開口１５の精度はこれ以下で
ある必要がある。しかし、このような結晶質の選択性を
利用した湿式エツチングでは、ゲート開口を正確にしよ
うとしてエツチング時間を短かくするとリフトオンされ
ない部分があシ、確実にリフトオフしようとしてエツチ
ング時間を長くするとゲート開口が広がシ、最終的なゲ
ート長が長くなル、ドレイン耐電圧やドレインコンダク
タンスが小さくなるなどの問題が生じる。さらに、スパ
ッタ蒸着酸化膜の角部における結晶膜質の境界はマイク
ロタ２ツク方向であシ、エツチングされたゲート開口１
５の壁面は垂直ではなく斜めになる。

この酸化膜のゲート開口をマスクに下のプラズマ窒化膜
を円筒型ドライエツチングによシ等方的にエツチングす
ると、酸化膜自身もエツチングされて広がシ、プラズマ
窒化膜のゲート開口は広くなる。さらにまた、ゲート開
口にプラズマ窒化膜が確実に残らないようにしようとし
てエツチング時間を長くすると、サイドエツチングされ
てまたゲート開口は広くなる。このように工程を追うご
とにゲート開口は広くなると同時にゲート長のばらつき
も大きくなっていく。この結果、最終的なＦＥＴ特性と
してもばらつきが大きくなシ、このような製造方法を高
集積回路に適用しても素子特性の整合が悪いために希望
する良好な回路特性を得ることができない。

本発明の目的は、表面空乏層の影響がなく、ゲート遮断
電圧が均一である良好なＭＥＳＦＥＴを得るために、ゲ
ート金属が動作層中へ拡散することがなく、ゲート電極
の近傍までソースおよびドレイン部となる高濃度層導電
層を高精度に再現性よく自己整合的に形成する電界効果
トランジスタの製造方法を提供することにある。

本発明によれば半導体基板上に電界効果トランジスタ部
となる不純物層を形成する工程と、該不純物層上にゲー
ト形状を決めるためのゲートパターンを形成する工程と
、該ゲートパターンおよび前記半導体基板表面を被覆膜
で覆う工程と、イオン注入によシ前記ゲートパターンお
よび該被覆膜の側壁をマスクとして被覆膜を通して前記
不純物層に高濃度不純物層を形成する工程と、熱処理に
よシ該高濃度不純物層の結晶性を回復する工程と、前記
ゲートパターン上部の該被覆膜を除去する工程と、前記
ゲートパターンを除去し前記被覆膜にゲート開口を設け
る工程と、該ゲート開口にゲート電極を形成する工程を
有することを特徴とする電界効果トランジスタの製造方
法が得られる。

次に本発明を実施例によシ説明する。第８図ｆａｔ〜（
ｌが本発明の主要製造工程を説明するための図である。

（ａ）のように高抵抗ＧａＡ＠基板４上にホトレジスト
パターンをマスクとしてＳｔ　イオ／を加速電圧５０ｋ
ｅＶ、ドーズ量１．５Ｘ１０１２ｃｍ−２でイオン注入
しｎ形動作層５を形成し、この基板４上にシリコン酸化
膜をｘ、ｏｐｍ気相成長し、ホトレジストパターンをマ
スクとして平行電極型ドライエツチングによシ酸化膜を
エツチングし、ゲート長１．０＋ｐｍのゲートパターン
２１およびＦＥＴ周辺部を覆うマスク２２を形成し、（
ｂ）のように厚さ０．１５／ＪＦ７Ｊのプラズマシリコ
ン窒化膜２３で全面を覆うとゲートパターン′２１の側
面にも同じ膜厚が付着して側壁となシ、（Ｃ）のように
ゲートパターン２１およびプラズマ窒化膜２３の側壁を
マスクとし、プラズマ窒化膜２３を通してＳｉ”イオン
を加速電圧１３０　ｋｅＶドーズ量７ＸＩＱ”ａｍ−２
でイオン注入して高濃度不純物層６を形成し、水素中で
８０１２０分間の熱処理によシ動作層５および高濃度導
電層６の結晶性を回復し、ｔｅｌのように補強のために
再び厚さ０４μｍのプラズマ窒化膜２４で覆い、（ｅ）
のようにホトレジスト膜２６を厚さＬＯｐｍ塗布し１８
０ｔ３３０分間乾燥すると、ホトレジスト膜２６０表面
は平滑になシ、ゲートパターン２１上のホトレジスト膜
２６は薄くなシ、（ｆｌのように平行電極型ドライエツ
チングによｊｌ）　ＣＦ４ガスを用いて全面をエツチン
グしゲートパターン２１を露出させ、（ｇ）のように残
ったホトレジスト膜２６をはくル液で除去し、バッファ
ド弗酸液によシ酸化ＪｊＫのゲートパターン２１を選択
的に除去してゲート開口２５を形成し、（ｈｌのように
アルミニウムを全面に蒸着しホトレジストパターンをマ
スクにエツチングしてアルミニウムのゲート電極ｌを形
成し、高濃度導電層６上に開口があるサートレジストパ
ターンをマスクにプラズマ窒化膜２４をエツチング除去
し、オーミック性金属Ａｕ　Ｇｅ　−Ｐ　ｔを蒸着し、
ホトレジスト膜を溶してリフトオフし、水素中で４８０
℃５分間の熱処理をしてＡ　ｕ　Ｇｅを高襲度導電層６
に拡散させることによりソースおよびドレインのオーミ
ック性電極２．３が形成され、ＧａＡｓＭＥＳＦＥＴが
完成する。

実施例ではゲートパターン２１にシリコン酸化膜、被覆
膜２３．２４にプラズマシリコン窒化膜を用いたが、こ
れに限ったことはなく、酸化アルミニウム、−酸化シリ
コン、二酸化シリコン、酸化モリブデン、酸化チタン、
酸化タングステン、窒化アルミニウム、窒化シリコン、
窒化モリブデン。

窒化チタン、窒化タングステンなどの絶縁膜を組合せる
ことも可能である。また、プラズマ窒化膜だけでアンモ
ニアの組成比を変えるだけでもよく、ゲートパターンに
はアンモニアを多くしてバッファド弗酸液に溶けやすく
し、被覆ｊ良にはアンモニアを少なくしてシリコンを多
くし溶けにくくする。

また、被覆膜２３の上部を除去してゲートパターン２１
を露出させるため、レジストを塗布して全面をエツチン
グしたが、研摩によシ頭出させてもよい。

また、ショットキーバリアゲート型ＦＥＴの製造方法と
して説明してきたが、ｎ形動作層にゲート開口からＢ　
ｅ、　Ｍ　ｇ、　Ｚ　ｎ　などのＰ形不純物をイオン注
入もしくは拡散させてゲート部としたｐｎ接合による接
合ゲート型ＦＥＴとしてもよい。

上記のような本発明によれば、始めに形成した壁面が垂
直なゲートパターンを被覆膜にゲート開口として反転し
た形状に変換し、壁面の垂直なゲートを保持したまま結
晶性を回復する熱処理をし、再度このゲート四日をゲー
ト金属で埋めることによシゲートパターンと同一なゲー
ト形状を再現することができる。始めに形成したゲート
パターンによりゲート電極のゲート長が決まるため、シ
ョットキー特性やＦＥＴ特性の良好なＭＥＳＦＥＴを再
現性よく安定に生産することが可能となる。そして、結
晶を回復させる熱処理後にゲート電極を形成するため、
ゲート金属が動作層に拡散し、ゲートショットキー特性
が悪くなシゲート遮断電圧ｖＴが変動してばらつきが大
きくなるなどの問題が生じることはない。ゲート金属と
しても高耐熱性である必要はなく、一般的なアルミニウ
ム、チタン、クロムなどを利用することが可能である。

このようにゲート電極に対してソースおよびドレイン部
が自己整合的に形成された実施例のＭＥＳＦＥＴｏ特性
としては、ゲート幅１０ｐｍ、ゲート長１．０μｍにお
いて、ゲート遮ｔｔ／ｒ電圧ｖＴは平均値＋０．０９４
Ｖ、標準偏差０．０３４Ｖ−１Ｊ、９、相互コンダクタ
ンスｇｍが２．６ｍＳと良好な結果を得た。

従来の第４図のようなゲート幅１０μｍ１ゲート長１．
０ｐｍの知覚極間構造ではｇｍはｏ、ｓｍｓであシ、第
１図のように目合せ形成した電極間隔１５μｍのもので
はｇＭは０．２ｍＳ以下であシ、ドレイン電流がまった
く流れないものもちり／こ。このように従来のＭＥＳＦ
ＥＴの特性との比較からも本発明の効果は明らかである
。

【図面の簡単な説明】

第１図は従来の最も基本的なプレーナ構造のショットキ
ーバリアゲート型電界効果トランジスタ（ＭＥＳＦＥＴ
）の断面図であシ、第２図はこのプレーナ構造ＭＥＳＦ
’ＥＴのＧａＡｇ動作層の表面に表面空乏層が発生して
いる状態を示しである。第３図はゲート部を堀込んだリ
セス構造のＭＥＳＦＥＴであシ、第４図はソースおよび
ドレイン金属電極をゲート電極に接近させた知覚極間構
造のＭＥＳＦＥＴでちシ、８５図は目合せによるｎ　導
電層があるプレーナ構造のＭＥＳＦＥＴであシ、第６図
は高耐熱性ゲート電極をマスクにして自己整合的に計導
電層を設けたものであシ、第７図（ａ）〜（ｆ）は高耐
熱性ゲート金槁を用いずに第４図を応用して計導電層を
設けるＭＥＳＦＥＴの製造方法を説明するだめの図であ
る。第８図（ａ）〜（ｈｌは本発明の製造方法を説明す
るための図である。 図において１はゲート電極、２はソース電極、３はドレ
イン電極、４は高抵抗ＧａＡｓ基板、５はｎ形動作層、
６は高濃度導電層、９は表面空乏層、１１は高耐熱性レ
ジスト、１２はプラズマ窒化膜、１３．１４はスパッタ
蒸着酸化膜、１５はゲート開口、２１はゲートパターン
、２２はＦＥＴ周辺部マスク、２３．２４は被覆膜、２
５はゲート開口、オ　１　図 第２図 第３図。 第４図 オ　５　図 第６図 （ａ） （Ｃ） ７　図 （ｄ） オ （ａ） ２ス （ｂ） １ （ｄ） （ｅ） （ｆ） （９）

Claims (1)

【特許請求の範囲】
1. 半導体基板上に電界効果ト２ンジスタ部となる不純物層
   を形成する工程と、該不純物層上にゲート形状を決める
   ためのゲートパターンを形成する工程と、該ゲートパタ
   ーンおよび前記半導体基板表面を被覆膜で覆う工程と、
   イオン注入によシ前記ゲートパターンおよび該被覆膜の
   側壁をマスクとして被覆膜を通して前記不純物層に高濃
   度不純物層を形成する工程と、熱処理によシ該高濃度不
   純物層の結晶性を回復する工程と、前記ゲートパターン
   上部の該被覆膜を除去する工程と、前記ゲートパターン
   を除去し前記被覆膜にゲート開口を設ける工程と、該ゲ
   ート開口にゲート電極を形成する工程を有することを特
   徴とする電界効果トランジスタの製造方法。