JPS6037174A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はショットキーバリアゲート型電界効果トランジ
スタの製造方法に関し、特にゲート部とソースおよびド
レイン部との間隔を短かく自己整合方式で形成する電界
効果トランジスタの製造方法に関する。

ＧａＡｓ半導体は、ＳｉＫ較べて５〜６倍と大きな電子
移動度を有し、この高速性に大きな特長があるために、
近年、超高速集積回路（ＩＣ）に応用する研究開発が活
発に行なわれている。このＧａＡｓＩＣの能動素子とし
ては、基本的に第１図に示すようにシ目ットキーバリア
型電界効果トランジスタ（ＭＥＳＦＥＴ）が提案されて
いる。これは、ブレーナ構造と呼ばれ、半絶縁性ＧｉＡ
ａ基板４上にエピタキシャル成長やイオン注入により厚
さ約０．２μｍのｎ形不純物からなる動作層５を形成し
、ホトレジスト膜を用いたリフトオフ法などによりゲー
ト電極１を形成し、マスクの位置合せをして同様なリフ
トオフ法などによりソースおよびドレインの構造のもの
である。

しかし、このようなプレーナ構造の製造方法では、オー
ミック性電極を形成するために目合せが必要である。目
合せ精度は最良の機器においても±０．５μｍぐらいで
あり、実用機では１１．０μｍぐらいである。このよう
な目合せ装置を用いて製造するＭＥＳＦ’ＥＴではオー
ミック性電極とゲート電極との電極間隔￥１ｌ−１，０
μｍ以下にすることは、実際上困難である。一方、ゲー
ト電極間のＧａＡｓ動作層表面では、表面での結晶性の
乱れや気体の吸着などにより第２図に示すように表面空
乏層９が発生し実効的な動作層が薄くなシ、オーミック
性電極とゲート電極との電極間隔が長い場合には、ゲー
ト・ソース間の動作層抵抗（ソース直列抵抗）が増大し
て相互コンダクタンスｇｍが著しく低下し、良好なＦＥ
Ｔ％性を得ることが難しい。

そこで、目合せの問題を避けてソース直列抵抗を小さく
するために、種々の方法が提案されている。第３図はリ
セス構造と呼ばれるもので、動作層５を厚く形成し、ホ
トレジストなどをマスクとしてゲート部を堀込み、ゲー
ト電極１をリフトオフ法などにより自己整合的に形成す
るものである・この構造はゲート近傍外の動作層を厚く
することによりソース直列抵抗を少なくしている。しか
し、ゲート部を温式エツチングによシ掘込むためにＦＥ
Ｔのゲート遮断電圧ｖＴのばらつきが大きくなシ、高集
積回路には好ましくない。第４図は知電極間構造と呼ば
れるもので、ホトレジストをマスクにしてＡ１グーＨａ
極１をサイドエツチングにより形成し、オーミック性電
極ＡｕＧｅ　２．３をリフトオフにより自己整合的に形
成するものである。この構造は電極間隔を０．５μｍま
で狭めることは可能であるが、これ以下はね変向に難か
しい欠点がある。

第５図はオーミック性電極２．３下に高濃度にｎ形不純
物をイオン注入したｎ＋導電層６をゲート電極１に近ず
けるように設けたものである。しかし、ｎ＋導電層６自
体は再度の目合せによシ形成するため、表面空乏層の影
響は第１図と同じであシ、高集積回路には実用的ではな
い。第６図は、ｎ形動作層５を形成した後、高耐熱性ゲ
ート電極１をマスクにイオン注入してｎ＋導電層６を自
己整合的に形成し、オーミック性電極２，３を設けたも
のである。この構造ではＧａＡｓの高耐熱性ゲート電極
１の微細加工が難かしい、また、ｎ＋導電層６をイオン
注入後、結晶性回復のために約ｓｏｏ’ｃＯ熱処理が必
要となるが、ゲート電極金属１がｎ形動作層５の中へ拡
散してショットキー特性が悪くなること、ゲート遮断電
圧ｖＴが変化しゃすいことなどの問題があった。

第７図（、）〜（ｆ）は、高耐熱性ゲート金属を用いず
に第４図の応用としてｎ＋導電層を形成するものである
。（ａ）のように半絶縁性ＧａＡＩＩ基板４上Ｋｎ形動
作層５を形成し、（ｂ）のように保獲膜１２としてプラ
ズマ窒化膜０．１５μｍ、続いて高耐熱レジスト１１を
０．８μｍ、スパッタ蒸着酸化膜１３を（１３μｍＫよ
り全面ヲ覆い、ホトレジストをマスクに平行平板ドライ
エツチングでＣＦ、　十Ｈｚガスにょシ高耐熱レジスト
１１までエツチングしてオーミック部を形成するための
開口を設け、さらに残った酸化膜によシ高耐熱レジスト
１１を数千人サイドエツチングした後、残った酸化膜１
３をマスクにプラズマ窒化膜の保穫膜を通してイオン注
入をすることによシｎ＋導電層６を形成し、（ｃ）のよ
うにスパッタ蒸着酸化膜１４厚さ０．３μｙｎｒｙｃよ
）全面を覆い、（ｄ）のようにバッファド弗酸液でｊ［
エツチングすると高耐熱レジスト１１の側壁についたス
パッタ蒸着酸化膜１４は物いために速く溶叶てなくなり
、高耐熱レジストをはぐり液で溶してリフトオンすると
ゲート部となるゲート開口１５が生じ、プラズマ窒化膜
１２を保睦膜として熱処理をすることにより動作層５お
よびｎ＋導電層６の結晶性を回復し、（、）のように円
筒型ドライエツチングでＣＦ４ガスにょシ酸化膜１４を
マスクにプラズマ９化膜１５をエツチングして動作層５
ｆ、露出させ、（ｆ）のようにゲート開口１５上にオー
バーレイのゲート環４ｆ！　ｌ’ｔ、ｎ＋導電層６上に
ソーネおよびドレインのオーミック性電極２．３を形成
してＭＥ８ＦＥＴを完成するものである。この製造方法
はゲート金属電極をイオン注入ｇ　／ｒＸ４’ｔｈ　１
ｇ＋　υ呵ｆｌ　Ｉｆ　ｆｆｉ　ｒ！　、、Ｊ−ｆ　ｊ
　ｕ−ＪＪ　−１人ＫＪ−ｕ＋（，１，Ｊ＆層に拡散す
る問題はない。しかし、この製造方法で問題になること
は、高耐熱レジストに付着したスパッタ蒸着酸化膜の結
晶性が弱いことを利用してバッファド弗酸で溶してリフ
トオンしゲート開口１５を形成するが、ＦＥＴ特性上の
要求される形状精度としてこのような選択性を利用した
湿式エツチングでは再現性や加工精度が悪く、安定な大
量生産には適さないことである。ゲート開口１５の精度
として、保獲膜イオン注入ではｎ＋導電層の表面のキャ
リア６度が高くなり、ドレイン耐電圧やＦＥＴ飽和特性
が悪くなることを防ぐために酸化膜１３をマスクに高１
ｌＩｌツ熱性レジスト１１を数千久サイドエツチングし
ているが、ゲート開口１５の精度はこれ以下である必要
がある。しかし、とのよ′うな結晶質の選択性を利用し
た湿式１．チングでは、ゲート開口を正確にしようとし
てエツチング時間を短かくするとリフトオンされない部
分があシ、確実にリフトオフしようとしてエツチング時
間を長くするとゲート開口が広がシ、最終的なゲート長
が長くなり、ドレイン耐電圧やドレインコンダクタンス
が小さくなるなどの問題が生じる。

さらに、スパッタ蒸着酸化膜の角部における結晶膜質の
境界はマイクロクラック方向であシ、エツチングされた
ゲート開口１５の壁面は垂直ではなく斜めになる。この
酸化膜のゲート開口をマスクに下のプラズマ窒化膜を円
筒型ドライエツチングによシ等方的にエツチングすると
、酸化膜自身もエツチングされて広が９、プラズマ窒化
膜のゲート開口は広くなる。さらにまた、ゲート開口に
プラズマ窒化膜が確実に残らないようにしようとしてエ
ツチング時間を長くすると、サイドエツチングされてま
たゲート開口は広くなる。このように工程を追うごとに
ゲート開口は広くなると同時にゲート長のばらつきも大
きくなっていく。この結果、最終的なＦＥＴ特性として
もばらつきが大きくなり、このような製造方法を高集積
回路に適用しても素子特性の整合が悪いために希望する
良好な回路特性を得ることができない。

本発明の目的は、表面空乏層の影響がなく、ゲート遮断
電圧が均一である良好なＭＥＳＦｇＴを得るために１ゲ
ート金属が動作層中へ拡散することがなく、ゲート電極
の近傍までソースおよびドレイン部となる高濃度ｎ＋導
電層を高精度に再現性よく自己整合的に形成する電界効
果トランジスタの製造方法を提供することにある。

本発明によれば半導体基板上に電界効果トランジスタ部
となる不純物層を形成する工程と、該不純物層上にゲー
ト形状を決めるための第１のノ（ターンおよび該第１の
パターンよシ面積の大きい第２のパターンを該第１のパ
ターン上に積み上げて形成する工程と、該第２のパター
ンをマスクとしてイオン注入によシ前記不純物層に尚濃
度不純物層を形成する工程と、被覆膜で全面を覆い前記
第１のパターンの上部の被覆膜を除去する工程と、前記
第１のパターンを除去し前記被覆膜にゲート開口を設け
る工程と、熱処理によシ前記高濃度不純物層の結晶性を
回復する工程と、前記ゲート開口にゲート電極を形成す
る工程を有することを特徴とする′１界効果トランジス
タの製造方法が得ら次に本発明を実施例によシ説明する
。第８図（、）〜（ｈ）が本発明の主要製造工程を説明
するための図である。

（、）のように高抵抗ＧａＡｓ＋基板４上にホトレジス
トパターンをマスクとしＳｉ＋イオンを加速電圧５０Ｋ
ｅＶ、ドーズ量１．６５　Ｘ　１０　”　ｃｍ−’でイ
オン注入しｎ形動作１１ｆ５’５−形成し、（ｂ）のよ
うにシリコン酸化膜２１を厚さ０．６μｍ気相成長し、
プラズマシリコン屋化膜２２を厚さ０．３μｍ成長し、
ホトレジストパターンをマスクとしてＣＦ４ガスを用い
た平行電極型ドライエツチングによｐｎ型動作層５の上
にゲート部となるゲート長１．５μｍのパターン２２お
よびｎ形動作層５の周辺部を覆うパターン全形成し、（
Ｃ）のように弗酸と弗化アンモニウム水からなるバ、フ
ァド弗酸液によシプラズマ窒化膜２２下の酸化膜２１ｅ
０．２５μｍサイドエツチングし、ゲート長１．０μｍ
の酸化膜のゲートパターン２１を形成し、プラズマ窒化
膜２２をマスクとしてＳｉ＋イオンを加速電圧１３０Ｋ
ｅＶ、ドーズ量７　Ｘ　１０”ｃｍ−”でイオン覆膜と
して厚さ０．４μｍのプラズマ窒化膜２３で全面を覆い
、ホトレジスト膜２４を厚さ１．０μｍ塗布し１８０℃
３０分で乾燥すると、ホトレジスト膜２４の表面は平滑
になシ、ゲートパターン２１上のホトレジスト膜２４は
薄くなシ、０のようにＣＦ４ガスを用いた平行電極型ド
ライエツチングによシ全面をエツチングし、酸化膜のゲ
ートパターン２１ｆ：露出させ、（ｆ）のように残った
ホトレジスト膜２４をはぐり液で除去し、バッファド弗
酸液で酸化膜のゲートパターン２１を選択的にエツチン
グ除去してプラズマ窒化膜２３にゲート開口２５を設け
、Ｃ）のように全面をアニール保護膜として厚さ０，２
μｍのシリコン酸化膜２６で覆い、水素中で８００℃２
０分間の熱処理によシ動作層５および高濃度導電層６の
結晶性全回後し、（ｆ）のようにバッファド弗酸液でア
ニール保護膜の酸化膜２６を除去し、プラズマ窒化膜２
３のゲート開口２５下のＧａＡｓ動作層５を露出させ、
（ｈ）のようにアルミニウムを全面に蒸着しホトレジス
トパターンをマスクにエツチングしてアルミニウムのゲ
ート電極１を形成し、高濃度導電層６上に開口があるホ
トレジストパターンをマスクにプラズマ窒化膜２３′ｔ
−エツチング除去し、オーミック性金属ＡｕＧｅ−ＰＬ
を蒸着し、ホトレジストパターンｔ−ｉしてリフトオン
し、水素中で４８０℃５分間の熱処理により　ＡｕＧｅ
　ｆ高濃度導電層６に拡散させることによシンースおよ
びドレインのオーミ、り性砥極２，３が形成され、Ｇａ
Ａｓ　ＭＥＳＦＥＴが完成する。

バッファド弗酸液におけるシリコン酸化膜とプラズマシ
リコン窒化膜のエツチング速度の比としての選択比は２
０倍以上あるため、プラズマ窒化膜の形状の変化は問題
にならない。また、バッファド弗酸液によるシリコン酸
化膜のサイドエツチングの均一性はよく、エツチングす
る時間でサイドエツチング量を制御することができる。

実施例では、ゲートパターン２１にシリコン酸化膜、ｎ
＋の注入マスク２２と被覆膜２３にプラズマ窒化膜を用
いたがこれに限ったことはない。ゲートパターン２１、
被覆膜２３としては８００℃の熱処理でＧａＡｓと反応
しない酸化アルミニウム、−酸化シリコン、二酸化シリ
コン、酸化チタンなどの酸化物、窒化アルミニウム、窒
化シリコン、窒化モリブデン、窒化チタン、窒化タング
ステンなどの蟹化物を用いてもよい。ｎ＋注入マスク２
２としては、酸化物や窒化物などの絶縁膜以外に金属や
有機樹脂を用いてもよい。

また、被覆膜２３の上部を除去してゲートパターン２１
を露出させるために、レジストを塗布して全面をエツチ
ングしたが、研摩によシ露出させてもよい。

オだ、本発明をショットキーバリアゲート型ＦＥＴの製
造方法として説明してきたが、ゲート開口からｎ型動作
層ｉＣＢｅ　、　Ｍｇ　、　ＺｎなどのＰ形不純物をイ
オン注入もしくは拡散させてゲート部としたｐｎ接合に
よる接合ゲート型ＦＥＴとしてもよい。

イオン注入後の結晶性を回復する熱処理方法（アニール
方法）として実施例ではキャップアニールと呼ばれる保
験膜で半導体結晶表面を覆って結晶成分の蒸発を防ぐ熱
処理方法を示したが、こキャップレスアニールと呼ばれ
る保護膜を用いない熱処理方法アあってもよい。Ａｓ圧
力を制御するキャップレスアニール方法として、馬ガス
にＡｓＨ３ガスを分圧１１．＋ｍ　ｔ　ｏ　ｒ　ｒ加え
て８５０℃６０分間熱処理する方法、Ａｓｉ含む溶けた
Ｇａ１ＣＧａＡｓ基板表面を接触させて熱処理する方法
などであってもよい。また、短時間に急速加熱して結晶
成分の蒸発や再分布を防ぐ短時間アニールとして、電子
ビームやレーザビームなどｅＧａＡｓ表面に照射する熱
処理方法、ＧａＡｓ表面をＳｉ基板やＧａＡｇ基板で覆
って赤外線ヒータやカーボンヒータなどによシ熱処理す
る方法であってもよい。

上記のような本発明によれば、始めに形成した壁面が垂
直なゲートパターンｆ、被覆膜にゲート開口として反転
した形状に変換し、壁面の垂直なゲートを保持したまま
結晶性を回復する熱処理をし、再度このゲート開口をゲ
ート金属で埋めることによシゲートパターンと同一なゲ
ート形状を再現することができる。始めに形成したゲー
トパターンットキー特性やＦＥＴ％性の良好なＭＥＳＦ
ＥＴを再現性よく安定に生産することが可能となる。そ
して、結晶を回復させる熱処理後にゲート電極を形成す
るため、ゲート金属が動作層に拡散し、ゲートショット
キー特性が悪くな９ゲート遮断電圧ｖＴが変動してばら
つきが大きくなるなどの問題が生じることはない。ゲー
ト金属としても＾耐熱性である必要はなく、一般的なア
ルミニウム、チタン。

クロムなどを利用することが可能である。

このようにゲート電極に対してソースおよびドレイン部
が自己整合的に形成された実施例のＭＥＳＦＥＴの特性
としては、ゲート幅１０μｍ、ゲート長１．０μｍにお
いて、ゲート遮断電圧ＶＴは平均値十〇、０９４Ｖ１ｍ
準偏差０．０３４ｖであり、相互コンダクタンスｇｍが
２．６ｍＳと良好な結果を得た。従来の第４図のような
ゲート幅１０μｍ、ゲート長１．０μｍの知覚極間構造
ではｇｍは０．８ｍＳであシ、第１図のように目合せ形
成した電極間隔１．５μｍのものではｇｍは０．２ｍＳ
以下であり、ドレイン電流がまったく流れないものもあ
った。このよう処従来のＭＥＳＦＥＴの特性との比較か
らも本発明の効果は明らかである。

【図面の簡単な説明】

第１図は従来の最も基本的なプレーナ構造のショットキ
ーバリアゲート型電界効果トランジスタ（ＭＥＳＦＥＴ
）の断面図であり、第２図はこのプレーナ構造ＭＥＳＦ
ＥＴのＧａＡｇ動作層の表面に表面を芝屑が発生してい
る状態を示しである。第３図はゲート部を堀込んだリセ
ス構造のＭＥＳＦＥＴであシ、第４図はソースおよびド
レイン金ＪＥ４電ｑ（ｉｔゲート電極に接近させた知覚
極間構造のＭＥＳＦＥＴであシ、第５図は目合せによる
ｍｌ導ＦｔＪｊ、層があるプレーナ構造のＭＥＳＦＥＴ
であり、第６図は高耐熱性ゲート電極をマスクにして自
己整合的１ｃｎ＋導電層を設けたものであり、第７図（
、）〜（ｆ）は高耐熱性ゲート金属を用いずに第４図を
応用してれ＋導電層を設けるＭＥＳＦＥＴの製造方法を
説明するだめの図である。第８図（、）〜（ｈ）は本発
明の製造方法を説明するための図である。 図において、１はゲート電極、２はソース電極、３はド
レイン成極、４は高抵抗ＧａＡｓ基板、５はｎ形動作層
、６は高濃度導電層、９は表面空乏層、１１は高耐熱性
レジスト、１２はプラズマ窒化膜、１３．１４はスパッ
タ蒸着酸化膜、１５はゲート開口、２１はゲートパター
ン、２２は高濃度導電層のイオン注入マスク、２３は級
覆膜、２４はレジスト、２５はゲート開口、２６はアニ
ール保訛膜である。 オ　１　図 オ　２　図 薯 第３図 オ　４　図 第５図 ■ １６図 （ａ） （Ｃ） 図 （ｄ） オ８ ５ （ａ） ２ （ｂ） ２ （ｄ） （ｅ） （９）

Claims (1)

【特許請求の範囲】
1. 半導体基板上に電界効果トランジスタ部となる不純物層
   を形成する工程と、該不純物層上にゲート形状を決める
   ための第１のパターンおよび該第１のパターンより面積
   の大きい第２のパターンを該第１のパターン上に積み上
   げて形成する工程と、該第２のパターンをマスクとして
   イオン注入により前記不純物層に高濃度不純物層を形成
   する工程と、被覆膜で全面を覆い前記第１のパターンの
   上部の被覆膜を除去する工程と、前記第１のパターンを
   除去し前記被覆膜にゲート開口を設ける工程と、熱処理
   罠より前記高濃度不純物層の結晶性を回復する工程と、
   前記ゲート開口にゲート電極を形成する工程を有するこ
   とを特徴とする電界効果