JPS6142963A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6142963A JPS6142963A JP16444284A JP16444284A JPS6142963A JP S6142963 A JPS6142963 A JP S6142963A JP 16444284 A JP16444284 A JP 16444284A JP 16444284 A JP16444284 A JP 16444284A JP S6142963 A JPS6142963 A JP S6142963A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にショットキ
ー障壁を用いた電界効果トランジスタの製造方法に関す
る。
ー障壁を用いた電界効果トランジスタの製造方法に関す
る。
（従来技術とその問題点）
ショットキー障壁戯電界効果トランジスタ（以下、ＭＥ
ＳＦＥＴという）、とシわけヒ化ガリクム（ＧａＡｓ）
を用いたＧａＡｓ ＭＥ８ＦＥＴは、その高速性にすぐ
れ、超高周波用半導体素子として、近年ますます使用さ
れつつある。
ＳＦＥＴという）、とシわけヒ化ガリクム（ＧａＡｓ）
を用いたＧａＡｓ ＭＥ８ＦＥＴは、その高速性にすぐ
れ、超高周波用半導体素子として、近年ますます使用さ
れつつある。
第２図は従来よシ周知のＧａＡｓ ＭＥＳＦＥＴの一
例を示す素子の模式断面図である０本構造ではＧａＡｓ
ＭＥＳＦＥＴの高性能化のため、例えば１９８１年
発行のアイ・イー・デー−エム−テクニカルダイジェス
ト（Ｉ ＥＤＭ Ｔｅｃｈ 、Ｄｉｇ、 ）の８０頁
に示されているように、ソースおよびドレスン領域がＧ
ａＡｓ動作層４と同じ導電型を有する高濃度不純物領域
５として形成されている０なお、第２図において１はゲ
ート電極、２．３はオーミック電極、６は半絶縁性Ｇ
ａ Ａ ｓ基板である０以上水した第２図の構造を有す
るＭＥＳＦＥＴ においては、ソース及びドレスンの
直列寄生抵抗几ｓ、ＲＯが、この高濃度不純物領域５の
存在によシ著しく低減されるため、高い相互コンダクタ
ンスｇｍまた低いオン抵抗Ｒｏｎが達成され、士’ＥＴ
の高速動作が可能となる。
例を示す素子の模式断面図である０本構造ではＧａＡｓ
ＭＥＳＦＥＴの高性能化のため、例えば１９８１年
発行のアイ・イー・デー−エム−テクニカルダイジェス
ト（Ｉ ＥＤＭ Ｔｅｃｈ 、Ｄｉｇ、 ）の８０頁
に示されているように、ソースおよびドレスン領域がＧ
ａＡｓ動作層４と同じ導電型を有する高濃度不純物領域
５として形成されている０なお、第２図において１はゲ
ート電極、２．３はオーミック電極、６は半絶縁性Ｇ
ａ Ａ ｓ基板である０以上水した第２図の構造を有す
るＭＥＳＦＥＴ においては、ソース及びドレスンの
直列寄生抵抗几ｓ、ＲＯが、この高濃度不純物領域５の
存在によシ著しく低減されるため、高い相互コンダクタ
ンスｇｍまた低いオン抵抗Ｒｏｎが達成され、士’ＥＴ
の高速動作が可能となる。
上記の高濃度不純物領域５は、一般にゲート電極膜をＧ
ａＡｓ基板上全面に形成した後パターニングによシゲー
ト電極１を形成し、このゲート電極１をマスクとして例
えばＳｉイオンを８０ＫｅＶ。
ａＡｓ基板上全面に形成した後パターニングによシゲー
ト電極１を形成し、このゲート電極１をマスクとして例
えばＳｉイオンを８０ＫｅＶ。
２Ｘ１０ ａｎ の条件でイオン注入し、引き続き
、例えば二酸化シリコン（Ｓｉ０２）なる保護膜をゲー
ト電極１及びＧａＡｓ基板上全面に被板した後、８００
℃程度の熱処理（アニール）を行うことによって形成さ
れる。この際、ゲート電極ｌが、ＧａＡｓ基板表面動作
層と接した状態でアニールされることから、安定な特性
を有する素子製造のため罠は、ゲート電極１と表面動作
層との界面特性がアニール後も安定であることが盛会で
ある。このためゲート１極ｌはＧａＡｓと反応しにくい
金属材料として、一般罠高融点金属もしくはそれらの混
合物またはシリサイドのような化合物が選ばれ、その安
定性が調べられている。しかし、現状では多くの材料に
おいてアニール後ゲート逆方向耐圧の劣化が観測されて
おシ、高融点金属系材料をゲート電極として用い九〇ａ
Ａｓ ＭＥＳＦＥＴの実用化を困難にしている。
、例えば二酸化シリコン（Ｓｉ０２）なる保護膜をゲー
ト電極１及びＧａＡｓ基板上全面に被板した後、８００
℃程度の熱処理（アニール）を行うことによって形成さ
れる。この際、ゲート電極ｌが、ＧａＡｓ基板表面動作
層と接した状態でアニールされることから、安定な特性
を有する素子製造のため罠は、ゲート電極１と表面動作
層との界面特性がアニール後も安定であることが盛会で
ある。このためゲート１極ｌはＧａＡｓと反応しにくい
金属材料として、一般罠高融点金属もしくはそれらの混
合物またはシリサイドのような化合物が選ばれ、その安
定性が調べられている。しかし、現状では多くの材料に
おいてアニール後ゲート逆方向耐圧の劣化が観測されて
おシ、高融点金属系材料をゲート電極として用い九〇ａ
Ａｓ ＭＥＳＦＥＴの実用化を困難にしている。
上述した高融点金属系ゲート材料とＧａＡｓ基板とのシ
１．トキー特性がアニールによって劣化する原因に関し
て調べた結果、本発明者等はゲート電極と接するＧａＡ
ｓ表面のうち、特にゲート電極周辺下のＧａＡｓがアニ
ールによって著しく損傷を受けた可能性が強いことを実
験によシ確かめた。
１．トキー特性がアニールによって劣化する原因に関し
て調べた結果、本発明者等はゲート電極と接するＧａＡ
ｓ表面のうち、特にゲート電極周辺下のＧａＡｓがアニ
ールによって著しく損傷を受けた可能性が強いことを実
験によシ確かめた。
（発明の目的）
本発明の目的は上記の問題点に鑑み、アニールによるン
、ットキー特性劣化の回避が可能な半導体装置の製造方
法を提供することにある。
、ットキー特性劣化の回避が可能な半導体装置の製造方
法を提供することにある。
（発明の構成）
本発明の半導体装置の製造方法は、半導体動作層を含む
全表面上に筒融点金属系のゲート１！極膜を形成し、該
ゲート電極膜上のゲート領域にマスク材を形成し、該マ
スク材をイオン注入阻止膜として用い、半導体動作層と
同一導電型を有する不純物を前記ゲート電極膜を通して
イオン注入し、引き続き熱処理を行い注入不純物の電気
的活性化を行い、高専′１ｌｌＩ！度を有するソース及
びドレスン領域を形成し、前記マスク材をエツチング阻
止膜として用いゲート領域以外のゲート％極膜を除去し
、ゲート金属膜を形成することを特徴として構成される
０ （作 用） 本発明は、高融点金属系ゲート金属膜力・二手導体基板
上全面く形成された状態で、高濃度不純物領域形成のた
めの選択イオン注入及びア巴−ルを行った後、前記ゲー
ト金属膜をバターニングしてゲート電極を形成すること
が特徴であシ、本発明の方法により、アニールによるゲ
ート金属の７１ツトキー特性の劣化を抑制することが可
能でおる。
全表面上に筒融点金属系のゲート１！極膜を形成し、該
ゲート電極膜上のゲート領域にマスク材を形成し、該マ
スク材をイオン注入阻止膜として用い、半導体動作層と
同一導電型を有する不純物を前記ゲート電極膜を通して
イオン注入し、引き続き熱処理を行い注入不純物の電気
的活性化を行い、高専′１ｌｌＩ！度を有するソース及
びドレスン領域を形成し、前記マスク材をエツチング阻
止膜として用いゲート領域以外のゲート％極膜を除去し
、ゲート金属膜を形成することを特徴として構成される
０ （作 用） 本発明は、高融点金属系ゲート金属膜力・二手導体基板
上全面く形成された状態で、高濃度不純物領域形成のた
めの選択イオン注入及びア巴−ルを行った後、前記ゲー
ト金属膜をバターニングしてゲート電極を形成すること
が特徴であシ、本発明の方法により、アニールによるゲ
ート金属の７１ツトキー特性の劣化を抑制することが可
能でおる。
従来の参″！造方法ではゲート金属のシ、ットキー特性
の劣化、特にゲート逆方向耐圧の劣化が蜆６（１ｊされ
、特にグー１１極周辺下のＧ ａ Ａ ｓがアニールに
よシ著しく損傷を受けるＴ＝］能性が強いことを実験に
より確めた。この損傷の大きい部分子ｉ Ｇ ａ Ａ
ｓ基板、ゲート金Ｆ４膜及び保護膜の接点部であシ機械
的ヌトレスを初めとする歪が多い部分であることが大き
な特性劣化の原因と考えられるが、本発明では上記した
ようにアニール時はＧ ａ Ａ ｓ基板上はゲート金属
膜が一様に被覆している状態であるので従来の製造方法
のような問題は発生することがなく、特性の改善された
ＭＥＳＦＥＴが得られたものと考えられる。
の劣化、特にゲート逆方向耐圧の劣化が蜆６（１ｊされ
、特にグー１１極周辺下のＧ ａ Ａ ｓがアニールに
よシ著しく損傷を受けるＴ＝］能性が強いことを実験に
より確めた。この損傷の大きい部分子ｉ Ｇ ａ Ａ
ｓ基板、ゲート金Ｆ４膜及び保護膜の接点部であシ機械
的ヌトレスを初めとする歪が多い部分であることが大き
な特性劣化の原因と考えられるが、本発明では上記した
ようにアニール時はＧ ａ Ａ ｓ基板上はゲート金属
膜が一様に被覆している状態であるので従来の製造方法
のような問題は発生することがなく、特性の改善された
ＭＥＳＦＥＴが得られたものと考えられる。
（実施例）
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第１図＋８）？（ｅ）は本発明の一実施例を説明するた
めに工程順に示した模式断面図である。
めに工程順に示した模式断面図である。
先ず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板６を用意し、レジスト膜（図示せず）をマスクとして
Ｓｉイオンを５０ Ｋｅｙ、 １．２ Ｘ １０ ”ｃ
ａｎ ２の条件で選択的にイオン注入した後、レジスト
膜を除去し、次いでＣＶＤ装置を用いてＳ ｉ０２膜（
図示せず）をＧ ａ Ａ ｓ基版６上全面に０．２μｍ
の膜厚で形成し、水素雰囲気中で８００’０．２０分間
の７ニールを行い動作層４を形成した。
板６を用意し、レジスト膜（図示せず）をマスクとして
Ｓｉイオンを５０ Ｋｅｙ、 １．２ Ｘ １０ ”ｃ
ａｎ ２の条件で選択的にイオン注入した後、レジスト
膜を除去し、次いでＣＶＤ装置を用いてＳ ｉ０２膜（
図示せず）をＧ ａ Ａ ｓ基版６上全面に０．２μｍ
の膜厚で形成し、水素雰囲気中で８００’０．２０分間
の７ニールを行い動作層４を形成した。
次に、前記５ｉ０２膜を希フ、酸（ＨＦ）で工。
テング除去した後、スパッタ装置を用いてゲート電極金
属のタングステン（５）を前記Ｇ ａ Ａ ｓ基板６上
全面ＫＯ，１μｍ堆積し、次にｃＶＤｓｉ０２膜７をＷ
膜１上全面に０．５μｍの厚さで形成する。
属のタングステン（５）を前記Ｇ ａ Ａ ｓ基板６上
全面ＫＯ，１μｍ堆積し、次にｃＶＤｓｉ０２膜７をＷ
膜１上全面に０．５μｍの厚さで形成する。
次に第１図（ｂ）に示すように、ゲート電極膜が必要と
される領域以外の領域のＳｉｇｈ膜７を四ツ。
される領域以外の領域のＳｉｇｈ膜７を四ツ。
化炭素（ＣＦ４）を用いたドライエツチング法によシ除
去する。
去する。
次に、第１図（Ｃ）に示すように、ゲート領域、ソース
領域、ドレスン領域以外の領域をレジスト膜８で覆い、
このレジスト膜８及びＳ１０．膜７をマスクとして、Ｓ
ｉイオンを２Ｑ Ｑ ＫｅＶ、 ６Ｘ １０１３ｃＩＩ
Ｌ−２の条件でＷ膜１を通して注入し、ソースおよびド
レスン領域に高濃度不純物領域５を形成する。
領域、ドレスン領域以外の領域をレジスト膜８で覆い、
このレジスト膜８及びＳ１０．膜７をマスクとして、Ｓ
ｉイオンを２Ｑ Ｑ ＫｅＶ、 ６Ｘ １０１３ｃＩＩ
Ｌ−２の条件でＷ膜１を通して注入し、ソースおよびド
レスン領域に高濃度不純物領域５を形成する。
次に、第１図（ｄ）に示すよう罠、レジスト膜８を除去
した後、水素雰囲気中で８００℃、２０分間のアニール
を行った後、５ｉ０２膜７をマスクとしてＣＦ４に酸素
（０りを導入したドライエ、テング法でＷ膜１を除去し
、ゲー）ＩＥ極を形成する０次に、第１図（ｅ）に示す
ように１ソース、ドレスン電極が必要とされる領域以外
の領域をレジスト膜（図示せず）で覆い、ＡｕＧｅ／Ｎ
１ｔ−真空蒸着した後、このレジスト膜を除去し、４０
０”Ｏのアロイを行うととくよシンース、ドレスン電極
２゜３を形成し、ＧａＡｓＭＥＳＦＥＴの製造を完了す
る０以上の製造方法によって、得られたＧａＡｓＭＥ８
ＦＥＴと従来の製造方法によるＧａＡｓ ＭＥＳＦＥＴ
の２植類をそれぞれ３０個づつ選びゲート逆方向耐圧を
測定した結果、従来の製造方法によるＧａＡｓ’ＭＥＳ
ＦＥＴでは２．８±１．２ｖの耐圧に対し、本発明の製
造方法によるＧａＡｓ ＭＥＳＦＥＴでは７．６±０．
４ｖとバラツキが少なく高い耐圧が得られた。
した後、水素雰囲気中で８００℃、２０分間のアニール
を行った後、５ｉ０２膜７をマスクとしてＣＦ４に酸素
（０りを導入したドライエ、テング法でＷ膜１を除去し
、ゲー）ＩＥ極を形成する０次に、第１図（ｅ）に示す
ように１ソース、ドレスン電極が必要とされる領域以外
の領域をレジスト膜（図示せず）で覆い、ＡｕＧｅ／Ｎ
１ｔ−真空蒸着した後、このレジスト膜を除去し、４０
０”Ｏのアロイを行うととくよシンース、ドレスン電極
２゜３を形成し、ＧａＡｓＭＥＳＦＥＴの製造を完了す
る０以上の製造方法によって、得られたＧａＡｓＭＥ８
ＦＥＴと従来の製造方法によるＧａＡｓ ＭＥＳＦＥＴ
の２植類をそれぞれ３０個づつ選びゲート逆方向耐圧を
測定した結果、従来の製造方法によるＧａＡｓ’ＭＥＳ
ＦＥＴでは２．８±１．２ｖの耐圧に対し、本発明の製
造方法によるＧａＡｓ ＭＥＳＦＥＴでは７．６±０．
４ｖとバラツキが少なく高い耐圧が得られた。
以上の実施例においては、高融点系金属材料としてＷを
用いた場合について示したが、他の高融点金属及び混合
物もしくはそれらの化合物に対しても本発明は適用でき
る。
用いた場合について示したが、他の高融点金属及び混合
物もしくはそれらの化合物に対しても本発明は適用でき
る。
また、高濃度不純物領域５を形成するだめのイオン注入
において、ゲート領域のマスクトシて５ｉ０２膜７ｔ−
用いたが、他の絶縁膜もしくは金践膜を適用することが
できる０特に戴属膜を適用した場合、ゲート電極の低抵
抗化が因れ、よシ高速動作が可能となる。
において、ゲート領域のマスクトシて５ｉ０２膜７ｔ−
用いたが、他の絶縁膜もしくは金践膜を適用することが
できる０特に戴属膜を適用した場合、ゲート電極の低抵
抗化が因れ、よシ高速動作が可能となる。
また、＾濃度不純物領域５の形成において、不純物濃度
のピークが結晶表面で得られるようイオン注入すること
により、ソース及びドレスン電極のオーミック接触抵抗
をよシ低減することがｏｌ能となる。
のピークが結晶表面で得られるようイオン注入すること
により、ソース及びドレスン電極のオーミック接触抵抗
をよシ低減することがｏｌ能となる。
（発明の効果）
以上ｔ＋細にａ明したとおり、本発明によれはイオン注
入後のアニールによる７、２トキーゲート電極の特性劣
化を抑制することがでさる牛擲体装置の製造方法が得ら
れる０
入後のアニールによる７、２トキーゲート電極の特性劣
化を抑制することがでさる牛擲体装置の製造方法が得ら
れる０
第１図（ａ）〜（ｅ）ｒｌ：本発明の一実施例を説明す
るために工程順に示し７ヒ模式断面図、第２図は従来の
Ｇ ａＡ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの模式断面図で
ある０１・・・・・・ゲート電極、２・・・・・・ソー
ス電極、３・・・・・・ドレスン電極！極、４・・・・
・・ＧａＡｓ動作層、５・・・・・高濃度不純物領域、
６・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、７・・・・
・・８ｉ０２膜、８・・・・・・ホトレジスト。 茶 １ 回 草 １ 図 第 ２ 囚
るために工程順に示し７ヒ模式断面図、第２図は従来の
Ｇ ａＡ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの模式断面図で
ある０１・・・・・・ゲート電極、２・・・・・・ソー
ス電極、３・・・・・・ドレスン電極！極、４・・・・
・・ＧａＡｓ動作層、５・・・・・高濃度不純物領域、
６・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、７・・・・
・・８ｉ０２膜、８・・・・・・ホトレジスト。 茶 １ 回 草 １ 図 第 ２ 囚
Claims (1)
- 半導体動作層を含む全表面上に高融点金属系のゲート電
極膜を形成し、該ゲート電極膜上のゲート領域にマスク
材を形成し、該マスク材をイオン注入阻止膜として用い
、半導体動作層と同一導電型を有する不純物を前記ゲー
ト電極膜を通してイオン注入し、引き続き熱処理を行い
注入不純物の電気的活性化を行い高導電度を有するソー
ス及びドレスン領域を形成し、前記マスク材をエツチン
グ阻止膜として用いゲート領域以外のゲート電極膜を除
去しゲート電極を形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16444284A JPS6142963A (ja) | 1984-08-06 | 1984-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16444284A JPS6142963A (ja) | 1984-08-06 | 1984-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142963A true JPS6142963A (ja) | 1986-03-01 |
Family
ID=15793242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16444284A Pending JPS6142963A (ja) | 1984-08-06 | 1984-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213204A (ja) * | 1989-02-13 | 1990-08-24 | Mitsubishi Electric Corp | コルゲートホーンの製造法 |
| US5204278A (en) * | 1989-08-11 | 1993-04-20 | Kabushiki Kaisha Toshiba | Method of making MES field effect transistor using III-V compound semiconductor |
| US5219777A (en) * | 1991-06-14 | 1993-06-15 | Gold Star Electron Co., Ltd. | Metal oxide semiconductor field effect transistor and method of making the same |
-
1984
- 1984-08-06 JP JP16444284A patent/JPS6142963A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02213204A (ja) * | 1989-02-13 | 1990-08-24 | Mitsubishi Electric Corp | コルゲートホーンの製造法 |
| US5204278A (en) * | 1989-08-11 | 1993-04-20 | Kabushiki Kaisha Toshiba | Method of making MES field effect transistor using III-V compound semiconductor |
| US5219777A (en) * | 1991-06-14 | 1993-06-15 | Gold Star Electron Co., Ltd. | Metal oxide semiconductor field effect transistor and method of making the same |
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