JPS60225478A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPS60225478A JPS60225478A JP8136084A JP8136084A JPS60225478A JP S60225478 A JPS60225478 A JP S60225478A JP 8136084 A JP8136084 A JP 8136084A JP 8136084 A JP8136084 A JP 8136084A JP S60225478 A JPS60225478 A JP S60225478A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、化合物半導体基板にショットキ接合を形成す
ることを含む化合物半導体装置の製造方法に関する。
ることを含む化合物半導体装置の製造方法に関する。
口、従来技術
従来の化合物半導体の能動素子は、金属と半導体の７ヨ
ツトキ接合を用いた電界効果トランジスタ（以後ＦＥＴ
と略す」構造が一般的である。この素子の高速性を高め
る方法として１．ゲート長を短くすること、ソースとゲ
ート間の椿゛生直列抵抗を小さくすること、及び、ゲー
トとソース間の寄生容量を小さくすること等が考えられ
る。ゲート長を短くするための手段は、微細寸法に適し
たリングラフィ、例えばＥ−Ｂ直描、ディープＵＶ露光
、縮少ステッパ等の適用を考えればよいが、重ね合せの
精度はある程度以上は期待できない。この点、セルフア
ライメント方式の構造が微少）（ターンを形成する上で
有効である。
ツトキ接合を用いた電界効果トランジスタ（以後ＦＥＴ
と略す」構造が一般的である。この素子の高速性を高め
る方法として１．ゲート長を短くすること、ソースとゲ
ート間の椿゛生直列抵抗を小さくすること、及び、ゲー
トとソース間の寄生容量を小さくすること等が考えられ
る。ゲート長を短くするための手段は、微細寸法に適し
たリングラフィ、例えばＥ−Ｂ直描、ディープＵＶ露光
、縮少ステッパ等の適用を考えればよいが、重ね合せの
精度はある程度以上は期待できない。この点、セルフア
ライメント方式の構造が微少）（ターンを形成する上で
有効である。
寄生直列抵抗を小さくするためには、ソース・ドレイン
間隔を小さくする必要がある。前に述べたように、露光
技術を用いたりソグラフイでは限界があ夛、寄生直列抵
抗を十分に低減するために必要な０．２〜０．３μｍの
距離を得るのは難しい。寄生容量を減らすＫは、ゲート
下部の半導体のキャリア濃度を減らす必要があるが、ト
ランジスタ全体の特性を左右するため必要以上に下げる
ことはできない。
間隔を小さくする必要がある。前に述べたように、露光
技術を用いたりソグラフイでは限界があ夛、寄生直列抵
抗を十分に低減するために必要な０．２〜０．３μｍの
距離を得るのは難しい。寄生容量を減らすＫは、ゲート
下部の半導体のキャリア濃度を減らす必要があるが、ト
ランジスタ全体の特性を左右するため必要以上に下げる
ことはできない。
ハ０発明の目的
本発明の目的は、ソース・ゲート間の寄生直列抵抗の小
さい化合物半導体装置を、容易に製造することのできる
製造方法を提供するにある。
さい化合物半導体装置を、容易に製造することのできる
製造方法を提供するにある。
二０発明の構成
本発明によれば、化合物半導体基板の一面にショットキ
接合を形成するための高融点金属の第一層を形成し、こ
の第一層金属の上にウェットエツチングの可能な第二層
金属を形成し、ホトレジストによる前記第二層金属のバ
ターニングをオーバーエッチによシ前記ホトレジストの
寸法より小さく形成し、つぎに異方性のドライエツチン
グによｐ前記第一層の金属を前記ホトレジストパターン
と同程の寸法に形成したのち、イオン注入とそれに続く
高温処理によってドレインとソースの低抵抗領域をセル
ファラインぞ形成することとを含む化合物半導体装置の
製造方法が得られる。
接合を形成するための高融点金属の第一層を形成し、こ
の第一層金属の上にウェットエツチングの可能な第二層
金属を形成し、ホトレジストによる前記第二層金属のバ
ターニングをオーバーエッチによシ前記ホトレジストの
寸法より小さく形成し、つぎに異方性のドライエツチン
グによｐ前記第一層の金属を前記ホトレジストパターン
と同程の寸法に形成したのち、イオン注入とそれに続く
高温処理によってドレインとソースの低抵抗領域をセル
ファラインぞ形成することとを含む化合物半導体装置の
製造方法が得られる。
ホ、実施例
つぎに本発明を実施例によシ説明する。
第１図（ａ）〜（２）は本発明の一実施例の工程順の仕
掛品基板の断面図である。まず、第１図（ａｌに示すよ
うに、ＧａＡｓ基板１に、ｎ型導伝性−の不純物ドーパ
ントである８ｉをイオン注入する°１注入された不純物
層２は後工程で電気的に活性化されたｎ型導伝層とな、
９、ＦＥＴのチャンネル層になる。
掛品基板の断面図である。まず、第１図（ａｌに示すよ
うに、ＧａＡｓ基板１に、ｎ型導伝性−の不純物ドーパ
ントである８ｉをイオン注入する°１注入された不純物
層２は後工程で電気的に活性化されたｎ型導伝層とな、
９、ＦＥＴのチャンネル層になる。
りｆｆＫ、ＲＦスパッタによシ、図（ｂ）のように、第
一層目の高融点金属である’ｒｉｗａを４００ＯＡ成長
゛させた後、第二層目の金属、ＡＡ！４ を抵抗加熱
蒸着で３００ＯＡ成長させる。つぎに、第１図（Ｃ）の
ように、ホトレジスト５を塗布し、ゲート長１μｍのレ
ジストのパターニングを行ない、リン酸によるウェット
エツチングによシ第二層金属のＡ／４をエツチングして
レジストパターン５よりＡＪ４のパターンを細く形成す
る。このときのＡ１４０寸法がゲート長になるため、オ
ーバーエッチ量はステップエツチングの技術で行ない、
顕微鏡下でチェックして、０．６μｍの寸法を実現する
。次に、ＳＦ、ガスを用いたりアクティブイオンエツチ
ングによって、図（ｄ）のように、’ｒｉｗａをドライ
エツチングする。ドライエツチング時にＡＪ４ 及び口
型ＧａＡｓ層２はほとんどエツチングされない。この工
程の後直ちにＳｉ＋イオン注入をＥ＝１００ｋｅｖ。
一層目の高融点金属である’ｒｉｗａを４００ＯＡ成長
゛させた後、第二層目の金属、ＡＡ！４ を抵抗加熱
蒸着で３００ＯＡ成長させる。つぎに、第１図（Ｃ）の
ように、ホトレジスト５を塗布し、ゲート長１μｍのレ
ジストのパターニングを行ない、リン酸によるウェット
エツチングによシ第二層金属のＡ／４をエツチングして
レジストパターン５よりＡＪ４のパターンを細く形成す
る。このときのＡ１４０寸法がゲート長になるため、オ
ーバーエッチ量はステップエツチングの技術で行ない、
顕微鏡下でチェックして、０．６μｍの寸法を実現する
。次に、ＳＦ、ガスを用いたりアクティブイオンエツチ
ングによって、図（ｄ）のように、’ｒｉｗａをドライ
エツチングする。ドライエツチング時にＡＪ４ 及び口
型ＧａＡｓ層２はほとんどエツチングされない。この工
程の後直ちにＳｉ＋イオン注入をＥ＝１００ｋｅｖ。
Φ＝５×１σ’ｍ の条件で行ない、ｎ 型導伝層６を
形成する。つぎに、同図（ｅ）のように、ホトレジスト
を除去し、Ａ１４を８Ｆ、ガスを用いたりアクティブイ
オンエツチングのマスクとしてＴｉＷ３の異方性エツチ
ングをし、八！４の寸法をＴｉＷ３へ転写することでゲ
ート長が保存されることになり、ｎ＋型導伝層６とゲー
トの距離はセル７アライメントされる。つぎに、同図げ
ｉのように、ＡＡ！４を除去したのち、ＣＶＤ法による
Ｓｉｎ、膜７を２００ＯＡ成長させ、８００℃でＨ２雰
囲気中で２０分のアニーリングを行い、ｎ型イオン注入
層２とｎ＋型イオン注入層６を電気的に活性化させる。
形成する。つぎに、同図（ｅ）のように、ホトレジスト
を除去し、Ａ１４を８Ｆ、ガスを用いたりアクティブイ
オンエツチングのマスクとしてＴｉＷ３の異方性エツチ
ングをし、八！４の寸法をＴｉＷ３へ転写することでゲ
ート長が保存されることになり、ｎ＋型導伝層６とゲー
トの距離はセル７アライメントされる。つぎに、同図げ
ｉのように、ＡＡ！４を除去したのち、ＣＶＤ法による
Ｓｉｎ、膜７を２００ＯＡ成長させ、８００℃でＨ２雰
囲気中で２０分のアニーリングを行い、ｎ型イオン注入
層２とｎ＋型イオン注入層６を電気的に活性化させる。
最後に同図（？ｌのように、ＡｕＧｅ／Ｎｉオーミック
電極金属層８形成する。
電極金属層８形成する。
へ１発明の効果
このようにして形成されたＦＥＴのソース・ゲート間の
寄生直列抵抗は、通常の値よ５５０％以上の改善がなさ
れた、さらにドレインコンダクタンスは通常の２倍も有
り高速性が確認された。また、プロセス上の再現性は通
常のりソグラフイに比して十分な安定度があることが確
認モきた。よって、本発明の製造方法によシ高融点のゲ
ートメタル用いることで、高信頼度のＰＥＴを実現でき
ること、高度のリングラフィを用いないで性能向上が計
れるという格別の効果が得られる。
寄生直列抵抗は、通常の値よ５５０％以上の改善がなさ
れた、さらにドレインコンダクタンスは通常の２倍も有
り高速性が確認された。また、プロセス上の再現性は通
常のりソグラフイに比して十分な安定度があることが確
認モきた。よって、本発明の製造方法によシ高融点のゲ
ートメタル用いることで、高信頼度のＰＥＴを実現でき
ること、高度のリングラフィを用いないで性能向上が計
れるという格別の効果が得られる。
第１図（ａ）〜（２）は本発明の一実施例を説明するた
めの工程順の断面図である。 １・・・・・・半絶縁性Ｇ ａＡ ｓ基板、２・・・・
・・８ｆイオン注入層、３・・・・・・ＴｉＷスパッタ
成長膜、４・・・・・・ＡＩ蒸着膜、５・・・・・・ホ
トレジスト膜、６・・・・・・高濃度８ｉイオン注入層
、７・・・・・・ＣＶＤ Ｓｉｎ、膜、８・・・・・・
オーミック電極。 （ｂ） （ｆ） （Ｃ） （１） （ｄ） 第 ／ 回
めの工程順の断面図である。 １・・・・・・半絶縁性Ｇ ａＡ ｓ基板、２・・・・
・・８ｆイオン注入層、３・・・・・・ＴｉＷスパッタ
成長膜、４・・・・・・ＡＩ蒸着膜、５・・・・・・ホ
トレジスト膜、６・・・・・・高濃度８ｉイオン注入層
、７・・・・・・ＣＶＤ Ｓｉｎ、膜、８・・・・・・
オーミック電極。 （ｂ） （ｆ） （Ｃ） （１） （ｄ） 第 ／ 回
Claims (1)
- 化合物半導体基板に高融点金属を用いてショットキ接合
を形成することを含む化合物半導体装置の製造方法にお
いて、前記基板上の高融点金属を第一層とし、この第一
層の上にウェットエツチングの可能な金属の第二層を積
層し、ホトレジストによる前記第二層の金属のパターニ
ングをオーバーエッチによシ前記ホトレジストの寸法よ
シ小さく形成し、異方性のドライエツチングにより前記
第一層の金属を前記ホトレジストパターンと同程度の寸
法に形成したのち、イオン注入とそれに続く高温処理に
よってドレインとソースの低抵抗領域をセルファライン
で形成することを特徴とする化合物半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136084A JPS60225478A (ja) | 1984-04-23 | 1984-04-23 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136084A JPS60225478A (ja) | 1984-04-23 | 1984-04-23 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60225478A true JPS60225478A (ja) | 1985-11-09 |
Family
ID=13744172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8136084A Pending JPS60225478A (ja) | 1984-04-23 | 1984-04-23 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225478A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470762A (en) * | 1991-11-29 | 1995-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US6255679B1 (en) | 1998-06-29 | 2001-07-03 | Nec Corporation | Field effect transistor which can operate stably in millimeter wave band |
| JP2008177425A (ja) * | 2007-01-19 | 2008-07-31 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7692223B2 (en) | 2006-04-28 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method for manufacturing the same |
-
1984
- 1984-04-23 JP JP8136084A patent/JPS60225478A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470762A (en) * | 1991-11-29 | 1995-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US6255679B1 (en) | 1998-06-29 | 2001-07-03 | Nec Corporation | Field effect transistor which can operate stably in millimeter wave band |
| US7692223B2 (en) | 2006-04-28 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method for manufacturing the same |
| US8896049B2 (en) | 2006-04-28 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2008177425A (ja) * | 2007-01-19 | 2008-07-31 | Renesas Technology Corp | 半導体装置の製造方法 |
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