JPS59161876A - 化合物半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は化合物半導体電界効果トランジスタを含む化合
物半導体装置の製造方法に関するものである。

化合物半導体、例えば砒化ガリウムはシリコンに比べ、
５〜６倍の電子移動度を有する事から、シリコンを用い
る場合に比べ、より馬連動作が可能なトランジスタ及び
集積回路の製造が可能である。砒化ガリウムを用いた場
合、同結晶上に安定な絶縁膜の形成が困難である事から
、もっばらシ目ットキー接合を利用した、シ璽ットキー
ゲート電界効果トランジスタ（以下ＭＩＦＥＴ　と称す
る）が試作慌討されている。

第１図は、ＭＪＳ１３Ｔの模式断面図でるり、ｌは半杷
鍬性基板、２は動作層、３はショットキーゲート１を惚
、４はソースもしくはドレイン！憾であり、周知の様に
ドレイン、ソース間に流れる！ｆｉが、ゲート電極に印
加される電圧により変調される。現央のトランジスタに
おいては、５に示す様な表面空乏層が存在する結果、ソ
ース・ゲート間及びゲート・ドレイン間の畜生シリーズ
抵抗が増大しトランジスタの電気的特性の劣化、例えば
相互コンダクタンスの低下等が生ずる。従って、現状で
は、このシリーズ抵抗（以下Ｒｓと称する）の低減化が
可能なトランジスタの構造、もしくは製造方法が検討さ
れている。第２図は、ゲート電極に対し、ソース・ドレ
イン電極を近接して形成する事により、ＢＳの低減化を
ねらったＦＥＴの模式断面図である。１〜４は第１図と
同様の部位である。通常短電極間構造と呼ばれておシ、
ゲート電極材料をレジストヲマスクにしてエツチング整
形した後、さらに微少なオーバエツチングｔｍこし、そ
のままソースリドレイン電極金属材料を蒸層しリフトオ
フする事により咳レジスト端でソース・ドレイン′屯憔
端が決まる事を利用して、ゲート電極とソースゆドレイ
ン電極との間隔を現かくした事を特徴としている。この
雑域極間構造を用いる事により、几Ｓの低減化が可能と
なり、Ｆ’ｊＢＴの特性向上が達成され得る。しかしな
がら、ゲート電極オーバエッチ量の制御が離かしい事、
オーバエッチ量に限度があシ現状では、ゲート１１Ｌ他
とソース・ドレイン電極との間隔が０．４ミクロン程度
となり、第１図の従来例に比べＢＳの低減化はあるもの
の、今後素子の微細化を考えた場合満足のゆく几Ｓの低
減化が得られない事１等からこの雑域極間構造は決して
満足すべきＦｎＴ構遺ではない。

几Ｓの低減化のためＫは、ソース、ドレイ／領域となる
領域にのみ選択的に動作ノーと同一の導電型を示す不純
＠を高濃度に注入し、該領域のシート抵抗値を低減する
事が効果的である。このソース、ドレイン鎖酸に尚ｄｉ
イオン注入を実施して製造されたＰＥＴｙｃ曲しては、
従来より２株類が知られている。第３図は耐熱性を有す
るゲート材料を用い、ゲー）’ｉｌＬ惚整形後該ゲート
電憾をマスクに一一度に不純物を注入し、装造されたＦ
ｎＴの模式断面図を示したものでるる。１〜４は第１図
におけるものと同様の部位でるる。６は尚績度に不純物
が注入された領域である。耐熱性ゲート材料としては、
高濃度に注入された不純物の電気的活性化のための高温
アニールに耐え、かつアニール後も安定なショットキー
接合特性を示す事が要求される。また、この耐熱性ゲー
ト材料が集積回路における内部配線として用いられる事
から耐熱性ゲート材料の抵抗値に関しては尚温アニール
後も小さい事、高濃度不純物注入に対するゲート電極材
のマスク効果が充分である事が要求される。

以上のうち、ゲート電極材料の抵抗値とマスク性に関し
ては、ゲート材料の膜厚を厚くする程抵抗値は減少しマ
スク性も同上するが、厚くする事によりゲート菟億配置
一段彦が増大し、上ｊ−配−形成時に段され寺の問題が
生ずる。以上からゲート電憾材料としては、シミブトキ
ー機会の安定性が不でめる挙が菫ましい。現状では耐熱
性ゲート材料としてはタングステン（（へ）、チタンタ
ングステン（’Ｉ’　ｉ　Ｗ　）、タングステン７リサ
イドが試みられている。このうちＷに関しては、央除に
形成される換゛が柱状粘晶構菫ヲ肩している事から、ア
モルファス傅造の場合注入イオンの阻止が完全と考えら
れる膜厚及び注入条件を用いた場合でも、注入イオンの
阻止が不完全である事が確かめられておシ、芙用的には
膜厚乞厚くする必要があるが、この場合前述した段差の
問題が生ずる。一方Ｔ　ｉ　Ｗ、タングステンシリサイ
ドの場合、高一度注入不純物の電気的活性化のため通常
実施される８５００Ｇのアニールにおいては、抵抗値の
低減化は不充分であシ、比抵抗値１５０〜３００μΩ一
程度を示す。この１直は通常ＧａＡｓ　Ｍ＆８ＦｈＴに
用いられる配線材料、例えばＡｌ、Ａｕ等に比べると２
桁程度大であり、尚連動作を要求されるＧ　ａ　Ａ　ｓ
来積回路を実現する上で大きな問題点である。

第３図の例ではソース・トンイン層に尚皺匿不純′ＪＩ
ＩＪ層を形成するため、ゲート材料が萬温アニールに耐
え得る材料である事が要求されるが、第４図はゲート材
料として耐熱性材料を用いる必要がなく、かつソース・
ドレインノーに高一度不純物層（ａ）は高濃度不純物が
注入された直後のＦＥＴｆｉ造途中の造成中な素子断面
図である。１１は半絶縁性基板、１２は動作層、１３は
絶縁膜、１４はレジスト、１５は絶縁膜であり、１４の
レジストは、１５の絶縁膜に対し若干オーバエッチング
が施こされている。１６は１５の絶Ｍ換をマスクに高濃
度に不純物注入された領域である。第４１ｆｌ（ｂ）は
第４図（ａ）の後、ゲート電極が形成された直後の模式
的な素子断面図であり、以下の工程を経て達せられる。

第４図（ａ）の構造が得られた後、１４のレジストで覆
われない領域に１３の絶縁膜と異なる絶縁膜１７を形成
し、１４のレジス）、１５の絶縁膜を猷去し、尚温アニ
ールによシ１６の注入不純１膚の電気的活性化ｔｌ″有
なわしめ、１７の絶縁膜をマスクに、１３の絶縁膜をエ
ツチングしＧａＡｓ表面を露出せしめ、ゲート材料の被
着及び整形によりゲート電極１８を形成する（第４図（
ｂ））。以下ソース・ドレイン領域上の所定の個所の絶
Ｉｉ＆膜１３．１７を除去し、該個所にオーミ、り電極
１９を形成する事によりＦＥＴ０ａ造が完了する（第４
図（Ｃ））。ここに述べたＦｊ（Ｔにおいては、ゲート
電極形成前に、ソース・ドレイン高濃度不純物層が形成
されている事から、ゲート材として耐熱性材料を用いる
必要はないという利点を有する。しかしながら第３図に
示したＦＥＴの製造と比較して製造工程が複雑であると
同時に工程数が長いという欠点を有している。さらにゲ
ート材料被着削の絶縁膜１３の工、ツチング工程におい
て、絶１ｊｊｋ膜１３のサイドエツチングを迎えるため
ドライエツチングを行なう必要があるが、ドライエツチ
ングに起因して導入されるＧａＡｓ表面の損傷に関する
問題が内在する可能性がめる。

高性能ＧａＡｓＦｊ（Ｔの製造ｆｔ考えた場合、几Ｓの
低減化、シ目ットキ接合を性の安定化が心安とされ、さ
らにゲート材料の抵抗（ルｇ）の低減化及び製造工程の
単純化、短編化による製造プロセスの信頼度向上が心安
とされる。しかしながら現状ではこれ等すべてを満足す
る裏道方法は見出だされてはいない。

本発明の目的は前に従来の欠点を解決せしめた化合物半
導体装置の製造方法を提供することにある。

本発明によれば化合物半導体基板表面に形成された動作
層に接してシリコン膜を形成し、該シリコン膜上に高融
点金属膜を形成した後、これ等シリコン及び高融点金属
膜よシなる２ノー構造をパターン化しゲートを極配線と
なす工程と、アニールによりシリコン膜を尚融点金属シ
リサイド膜に変換する工程を含む事と特徴とした、化合
物半導体基板表面トランジスタ及びそれを含む半導体装
置の裏道方法が得られる。

不発明の主旨は、シリコンと尚融点省属との２ノ曽構遺
を形成し、これ寺２ノ曽儒這をパターニングした後果抛
されるアニールによる該シリコン膜のｆ４融点金属シリ
サイド族への変換、もしくは、２膚構遺形成後アニール
を実施し、シリコンを一融点金属シリサイド編に夏戻後
、バターニングｆる拳であり、動作層表面と接して高融
点金属シリサイド膜が存在する結果シ目ットキー接合特
性はアニール後も安定である。またゲート電極が高融点
金属シリサイド膜と篩融点金属との２）＃１で形成され
ており、高融点金属膜が低抵抗値を有する事から、ゲー
ト電極配線の低抵抗化が達成出来る。またシリサイド膜
が緻密である事、シリサイドと高融点金属との界面が存
在する事から、不発明の構造を用いた場合、注入イオン
の阻止が不完全となシ始めるゲートｆｌＬ他金属膜厚の
下限値が、扁融点戴属膜単層の場合に比べ減少し、実用
的にはうすいゲート電極膜厚を使用した場合においても
注入イオンの阻止が見金となる利点を有している。そし
て＃作層と同一導電型を有する不純物の高−酸注入及び
電気的活性化を行なわしめる事にょ９．Ｒｓの低減化が
達成され得ると同時に、ｉ”　ｎ　’ｉ’の製造工程の
半軸化、短編化が可１Ｅとな９襄遺プロセスとしたトラ
ンジスタ製造の一実施例を第５図を用いて説明する。Ｃ
ｒドープ半杷縁性Ｇ　ａ　Ａ　ｓ基板５■を用意し、レ
ジストをマスクとしてＳｌイオンを７ｏｋｅＶ、２Ｘ１
０１２鋤−２Ｏ＋ｆＦ’ｔ’注入４．、後ニ動作層とな
る領域５２を形成する。レジスト除去後、電子ビーム蒸
着法によりシリコン膜を２００Ａ被着し、さらにＭｏ膜
を４ｏｏｏ；Ｌ　形成し、さらにゲート電極となるべき
部分にレジストパターンを形成した後練レジストパター
ンをマスクに、該レジストに覆われない領域のＭＯ及び
シリコン膜を、８Ｆ６ガスを用いたドライエツチング沃
に２０分のアニールを実施しシリコン膜５３を７リサイ
ド層５５に変換し、引き続きレジストを全面に塗布し、
彼の工程で実施する動作ノーと同一導電型を示す不純ｇ
ａ注入領域以外の基板面上にのみレジスト５６が残置す
る嫌パターン化し、このレジストパターン及びゲート１
１Ｌ憾４１”マスクにｄ＝イオンｔ−１８０ｋｅＶ、３
ＸｌＯ（８ｋ　　の条件で注入し高一度注入狽域５７を
形成した（第５図（ｂ））。レジスト除去後全面にシリ
コン酸化ｇ５８をＣｖＬ）法により堆積し、窒素ガス中
８５０℃のアニールにより、注入不純物の電気的活性化
を行なわしめた。引き続きソース、ドレイン領域上にコ
ンタクト孔を開孔し該ソースドレイン領域上にＡｕ−Ｇ
ｅ及びＮｉ膜を蒸着し、オーミック電極５９とし水素カ
ス中４５０＠ＣＩ分の熱処理を実施する事によりＦＢＴ
の製造が完了した（ｉ＠５図（Ｃ））。ゲート長、ゲー
ト暢がそれぞれ１，５．１０μｍを有するトランジスタ
の相互コンダクタンスは、平均的に１７０ｍ５／ｕの高
い値を示した。以上の試料に加え、シリコン膜２００＾
の上にＭｏ膜を１０００．２０００．６０００λの膜厚
で形成しゲート電極としたＦＢＴと、シリコン膜の形成
を省きＬＶｏ換を１０００．２０００．４０００．６０
００Ａ　　の膜厚で形成したＭＯ膜単層をゲート電極と
したＦＥＴを装遺し、七ｎぞルの試料に対しゲート氏２
０μｔｎ、ゲート鴨２００μｍの　トランジスタ３０個
のしきい蝋祇圧の平均値及びはうつき（悼準偏屋で示す
）を測定した。ｆ表がその精米であるが、ＭＯ展単ノー
の場合、膜厚の減少に伴ないＶＴの絶対１１１が者るし
く増大し、かつＶ、のばらつきも増大するが、シリコン
Ｂ！Ａ２００への上にＮａｇを形成し＾温アニールによ
りシリコン膜を、７リサイド膜に変換したトランジスタ
においては、上）−Ｍｏ膜厚が２００ＯＡとうすくなっ
た場合においても、ＶＴの絶対値及びそれのばらつきは
増大しない。これは高礎［Ｓｉ注入における注入イオン
の阻止が、ＭＯ膜単膚の場合、４０００Ａの膜厚におい
ても不完全となるが、シリサイド膜と１ｖｌｏ膜の２ｊ
−構造の場合、Ｌｌｉｌ。

膜厚２００〇への場合においても注入イオンの阻止が完
全でるるφに起因すると考えられる。

以上の拠施例においては、４ｍ点金属としてＭ。

膜を用いた場合において述べたが、Ｗ、Ｔｉ、’“ｌ”
ａ等の藁融点金属を用いた場合においても、全く同様な
効果が得られる。

また、以上の夾施例においては、もっばらＧａＡｓの場
合について示したが、半絶縁性ＩｎＰ上に成長したｌＸ
ｌ０　　ｍ　　の電子濃度を有するｆｎＰ　　エピタキ
シャルノー及び半絶縁性ＩｎＰ上に成長した１ｘｌｏ１
７−−”の電子濃度を有するＩｎＯ，５３ＧａＯ，４７
ＡＳＪ＊ｔｌ−用意し、本発明の方法を用いたところ、
８５０℃、２０分の尚温アニールにおいても安定なショ
ットキー脊柱をＭする事が確認された。

【図面の簡単な説明】

第１図、第２図、５ｇ３図は従来より周知のＧａＡｓＦ
ＥＴ模式ｗＴ面図を示したものでめり、ｌは半絶縁性基
板、２は動作層、３はゲート電極、４はソース・ドレイ
ン成極、５は弐面窒乏ノーでめる。 第４図（ａ）、ｔｂ）、（ｃ）は従来の方法によるＦル
゛Ｌ’　ａｍ方法ｔ−説明するための図で王喪工４を通
ってノ畝に示したｆ’　Ｅ　’ｉ’萌面図でるる。図に
２いてｌｉは半肥城注基板、１２は動作ノー、１３は絶
縁膜、１４はレジスト、１５は絶縁膜、１６は尚一度不
純物イオン注入憤城、１７は絶縁膜、１８はゲート電極
、１９はソース・ドレイン′亀憶である。ｆ１１５図（
ａ）、（ｂ）、（Ｃ）は、本発明の方法を用いてトラン
ジスタを製造した場合を説明するための図で、トランジ
スタの換弐断面図を製造主要工程の順を追って示したも
のである。５１は半絶縁・ル基板、５２は動作ノー、５
・３はシリコン膜、５４は高融点金属膜、５５は扁融点
金属シリサイド展、５６はレジスト、５７は晶鐘度不純
物注入領域、５８は絶縁膜、５９はソースもしくはドレ
イン電極である。 １を埋入弁理士　内旅　　晋 第１図 第２図 第３図 第　４　図 第　５　因

Claims (1)

【特許請求の範囲】
1. 化脅物手４俸基板辰囲に形成された動作層に域してシリ
   コン膜を形成し、咳シリコン膜上に高融点釡属腺を形成
   した後、これ等シリコン及び高融点金属膜よりなる２層
   構造パターン化しゲート電極配線となす工程とアニール
   によりシリコン膜を尚融点金属シリサイド族に変換する
   工程を含む拳をｔ＃徴とした化合物半導体装置の製造方
   法。