JP2555871B2

JP2555871B2 - 砒化ガリウム半導体装置

Info

Publication number: JP2555871B2
Application number: JP7186832A
Authority: JP
Inventors: 修一清水; 和夫神林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-24
Filing date: 1995-07-24
Publication date: 1996-11-20
Anticipated expiration: 2011-11-20
Also published as: JPH0845966A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は砒化ガリウム半導体装置
に関する。

【０００２】

【従来の技術】低雑音・高い遮断周波数・高出力等の特
徴を有するマイクロ波トランジスタとして、ＧａＡｓ
（砒化ガリウム）シヨツトキ障壁ゲート電界効果トラン
ジスタ（ＧａＡｓ−ＳＢＧＦＥＴ）が一般に知られてい
る。

【０００３】ＧａＡｓ−ＳＢＧＦＥＴにはｎ導電形の能
動領域表面にソース、ドレインとなるオーミック接触電
極を設けるとともに、その中間にゲートとなるシヨツト
キ接合電極を１つあるいは２つ設けて、それぞれシング
ルゲート構造あるいはデュアルゲート構造を構成した構
造となっている。後者のデュアルゲート構造は第２ゲー
トバイアスによる利得制御が可能となる特長が新たに付
加される。

【０００４】図１は従来のシングルゲート構造のＳＢＧ
ＦＥＴ素子の要部を示す断面図である。すなわち、Ｃｒ
を拡散させて絶縁体となったＧａＡｓ基板１の主面には
ＧａＡｓ層からなるバッフア層２が形成され、かつこの
バッフア層２上にはｎ形エピタキシャル層３が形成され
ている。このｎ形エピタキシャル層３は周辺をエッチン
グして除去され、メサ構造となっている。前記ｎ形エピ
タキシャル層３上には幅広のソース電極４およびドレイ
ン電極５が平行に形成されるとともに、両電極間には１
本のゲート電極６が配設されている。ゲート電極６はＴ
ｉ，Ｗ，Ｐｔ，Ａｌ等からなりシヨツトキ障壁接合とな
るとともに、長さ（ｌ）は１ｕｍ（ミクロン）程度とな
っている。また、ソース電極４およびドレイン電極５は
最下層にＡｕＧｅ、中間層（バリア層）にＮｉ、Ｍｏ、
Ｐｔ等、最上層にＡｕ層を順次蒸着し、積層形成後３５
０℃〜４００℃でアロイ処理（合金化熱処理）を行ない
オーミック性接触を得ることにより形成される。しか
し、このアロイ処理時には、電極の積層方向に沿ってＧ
ａ、Ａｓ、Ｇｅ、Ａｕ等が相互拡散しやすく、電極と基
板間の合金化反応は不均一になりやすいという欠点があ
ることはよく知られている。

【０００５】

【発明が解決しようとする課題】これらの欠点に対する
改善策としては、前記ソースおよびドレイン電極の中間
層（バリア層）の電極材料を工夫したり電極積層構造を
変えることが考えられる。一方、最近、ＳＢＧＦＥＴ
の量産化に向けて、アロイ処理後に素子の所望表面部分
をパッシペーション膜で被い、素子特性の安定化、素子
寿命の長期化を図ることが試みられている。

【０００６】しかし、本願発明者等の研究によれば、こ
のようなパッシベーションを行なうと、ＦＥＴの耐圧劣
化が生じ易くなることが判明した。この点について、検
討した結果、パッシベーション時の熱処理によりオーミ
ック接触電極とＧａＡｓ基板間の合金反応がさらに促進
され電極成分の一部が基板中へアロイ（合金）進行し、
アロイ進行成分で動作時に電界集中を起こし、耐圧劣化
することがわかった。

【０００７】オーミック電極形成のためのアロイ処理時
に電極の積層方向（縦方向）に沿ってＡｕ，Ｇｅ，Ｇ
ａ，等が相互拡散して不均一反応しやすいことは前述し
たが、電極形成後に、パッシベーションに伴い高温熱処
理が行なわれるとこのアロイ化は再び促進され基板に沿
って横方向にも進行するものと考えられる。この横方向
アロイ化は、実験の結果、４４０℃前後になると顕微鏡
でもアロイピットとして目視可能となることがわかっ
た。なお、この横方向アロイ進行成分は、主としてオー
ミック電極中のＡｕであると推定される。すなわち、熱
処理によりＡｕとＧｅが反応するとき、ＧａＡｓ基板中
にもＧｅが反応するとき、ＧａＡｓ基板中にもＧｅがド
ナーとして拡散されるが、このとき、Ａｕ原子の一部も
基板中に拡散し、アロイ進行するものと思われる。さら
に、この横方向アロイ化は結晶方向によってその成長速
さが異なることも発見した。図３は、横方向アロイ化の
様子が結晶方向によって異なることを説明するための模
式図である。各電極を形成する能動層（ｎ形エピタキシ
ャル層３）の表面が（１００）である場合、図３中、オ
ーミック電極７の周縁にはハッチングを施して示される
アロイ成長部８が部分的に形成される。このアロイ成長
部８が部分的に形成される。このアロイ成長は〔０１
０〕，〔０１-０〕の方向、〔００１〕，〔００１-〕の
方向に成長しやすく（成長部、）また、一点鎖線で
示す〔０１１-〕，〔０１-１〕ではわずかに成長がみら
れる（成長部）。また、２点鎖線で示す〔０１１〕，
〔０１-１-〕方向には、ほとんどアロイ成長は見られな
い。なお、ここで、結晶方位「１-」は「１」の反対方
向を示す。

【０００８】このように基板の結晶方向によってアロイ
進行の様子に差がみられる理由は、明らかでないが、基
板の結晶構造に起因する異方性が関係しているものと思
われる。例えばある特定の結晶において、エッチング異
方性が存在し、エッチピット（ウエットエッチングした
とき結晶面に形成される特定形状の凹）が形成されるこ
とは知られているが、アロイ進行の場合もこの場合と同
じような異方性によりアロイピットが存在し、アロイ成
長部、が特に大きく成長するものと考えられる。な
お、アロイ成長部との形状に差がみられるが（成長
部は先端部が半円形状を有し、成長部は小さな成長
層がいくつか集まつた形状となっている）、成長部が
みられる電極の辺の長さは成長部のみられる電極の辺
の長さよりも長くなつており、このような場合は、成長
部にみられる小さな成長層がくつついて、成長部の
ように一つの半円形状の成長形状になるものと考えられ
る。

【０００９】また、〔０１１〕および〔０１-１-〕に直
交する電極辺に沿う結晶面はエッチングすると庇状のい
わゆる逆メサ形状となる面であり、〔０１-１〕および
〔０１１-〕に直交する電極辺に沿う結晶面は、エッチ
ングによつて緩やかな傾斜面を形作るいわゆる順メサ形
状となる面であり、このような特異なエッチングの異方
性と同様にアロイ進行異方性が存在して〔０１-１〕方
向にはアロイ成長部が生じるが〔０１１〕，〔０１-１
-〕方向にはアロイ成長が生じないものと推定される。
ところで、ＧａＡｓ電界効果トランジスタでは、高周波
特性向上のために各電極間の距離は、狭くなつている。

【００１０】例えば、図１においてゲート電極６とソー
ス電極４，あるいはドレイン電極５間は、１．５〜２ｕ
ｍ程度である。このように近接配置された電極間の一部
に前述した如き、アロイ進行部が生ずると、その部分で
ショート不良，耐圧不良をひきおこすととなる。

【００１１】そこで、本発明者は電流の流れる方向、す
なわちチャネル方向（電極の隣接する方向）を横方向ア
ロイの成長が遅い方向と一致させることによって、隣接
する電極間のショート不良を防止し、耐圧劣化も最小限
に抑えることができることに気がつき、本発明を成し
た。

【００１２】したがって、本発明の目的は、電極間のシ
ョートが発生しないような電極配置パターンを有するＧ
ａＡｓ半導体装置を提供することにある。

【００１３】

【課題を解決するための手段】このような目的を達成す
るために本発明は、ＧａＡｓ基板の一主面能動層上に相
互に近接する電極を有する半導体装置において、前記両
電極の近接方向は電極と前記能動層とのアロイ成長が遅
い結晶方向あるいはアロイ成長が遅い結晶方向に近似し
た方向となっているものであつて、具体的には、ＧａＡ
ｓ−ＳＢＧＦＥＴにおいては、前記能動層の主面は（１
００）となり、ソース電極、ゲート電極、ドレイン電極
の隣接方向は〔０１１〕，〔０１１-〕，〔０１-１
-〕，〔０１-１〕のうちのいずれかあるいはいずれかに
近似した結晶方向となっているもので

【００１４】ある。

【作用】隣接する電極方向は、アロイ成長がわずかしか
生じない結晶方向、あるいは第８図（ｂ）で示すよう
に、アロイ成長がほとんど生じない結晶方向とすること
によって、電極形成後にＡｕとＧｅの共晶温度３５６℃
よりも高い温度でパッシベーションを行なつても隣接す
る電極のショートあるいは耐圧劣化が生じない。

【００１５】

【実施例】以下、実施例により本発明を説明する。

【００１６】第４図は本発明の一実施例によるＧａＡｓ
−ＳＢＧＦＥＴ素子の要部を示す平面図、第５図は第４
図のＶ−Ｖ線に沿う断面図、第６図は第４図のＶＩ−Ｖ
Ｉ線に沿う断面図である。第７図（ａ），（ｂ）は本発
明には適用しない好ましくない電極パターンを示す説明
図、第８図（ａ），（ｂ）は本発明に適用する好ましい
電極パターンを示す説明図である。また、第９図（ａ）
〜（ｃ）は、素子の製造方法を示す各工程での断面図で
ある。

【００１７】この実施例のＧａＡｓ−ＳＢＧＦＥＴ素子
は、第４図および第５図で示すように、ソース電極
（Ｓ）４とドレイン電極（Ｄ）５との間に、第１ゲート
電極９および第２ゲート電極１０からなる２本のゲート
電極（Ｇ）を設けた、いわゆるデュアルゲート構造とな
っている。なお、第４図ではパッシベーション膜は省略
してある。したがって、各電極のボンデイングパッド領
域１１は二点鎖線で示してある。

【００１８】素子１２は第５図で示すように、Ｃｒをド
ープして半絶縁体となった厚さ３５０〜４００ｕｍのバ
ッファ層２を介して形成したｎ形エピタキシャル層３は
能動層となるとともに、アイソレーションのために周囲
は必要なパターンにエッチング除去されてメサ構造とな
っている。また、このｎ形エピタキシャル層３の主面、
すなわちＧａＡｓ基板１の主面はあらかじめ（１００）
なる結晶面となるようにしておく。

【００１９】一方、ｎ形エピタキシャル層３の主面中央
には１ｕｍ〜１．５ｕｍの長さの２本のゲート電極が平
行（間隔１ｕｍ）に配設されている。２本のゲート電極
はそれぞれ第１ゲート電極９および第２ゲート電極１０
を形作つている。また、２本のゲート電極を挾んで別々
にソース電極４およびドレイン電極５が配設されてい
る。ソース電極４と第１ゲート電極９との間隔は１．５
ｕｍ、第２ゲート電極１０とドレイン電極５との間隔は
２ｕｍとなっている。

【００２０】ゲート電極は厚さ６０００オングストロー
ム程度のアルミニウムによつて形成され、シヨツトキ障
壁接合となつている。また、ソース・ドレイン電極４，
５は最下層の１３００オングストロームの厚さのＡｕＧ
ｅ層、中層の厚さ３００オングストロームのＮｉ層、上
層の厚さ４５００オングストロームのＡｕ層からなる三
層構造となるとともに、電極形成後の４００℃前後、５
分のアロイ処理によつてオーミック接合化が図られてい
る。

【００２１】一方、第１ゲート電極９および第２ゲート
電極１０の一端はｎ形エピタキシャル層３から外れて、
バッフア層２上に延在している。この際、メサ部の段差
部分上を延在するため、アルミニウムの配線層の幅は徐
々に広くなつてゲート長さよりも広い幅となつた状態で
交差し、かつ第６図で示すように、徐々に低くなる順メ
サ部分を通るようになっている。なお、各電極を設けた
ｎ形エピタキシヤル層３以外の表面およびバッフア層２
上には絶縁膜１３が設けられるとともに、各電極のボン
デイングパッド領域以外の素子表面はパッシベーション
膜１４で被われている。

【００２２】ここで、各電極の隣接方向、すなわちチャ
ネル方向でありかつ各手電極の近接方向である方向は、
第８図（ｂ）で示すように、〔０１１〕方向となってい
る。したがって、第１ゲート電極９および第２ゲート電
極１０の延在する方向は、前記パッシベーシヨン膜１４
（４１０℃，４０分処理によるＣＶＤ−ＰＳＧ膜）の形
成の際、電極成分の横方向のアロイの進行がほとんどな
い〔０１１〕，〔０１-１-〕方向となっている。すなわ
ち、本発明者の発見によって、第３図に示すように、
（１００）における電極材料とＧａＡｓ母材間のアロイ
成長は〔０１０〕およびこれに等価な〔０１-０〕方
向、ならびに〔００１〕およびこれに等価な〔００１
-〕で大きく、〔０１１〕およびこれに等価な〔０１-１
-〕方向では成長はほとんど起こらず成長はほとんど起
こらず〔０１-１〕およびこれに等価な〔０１１-〕方向
ではわずかにアロイ進行部が現われることが確認されて
いる。そこで、この実施例では、第８図（ａ）で示すよ
うに、隣接する電極方向はアロイ成長がわずかしか生じ
ない結晶方向、あるいは第８図（ｂ）で示すように、ア
ロイ成長がほとんど生じない結晶方向とすることによっ
て、電極形成後にＡｕとＧｅの共晶温度３５６℃よりも
高い温度でパッシベーションを行なつても隣接する電極
のショートあるいは耐圧劣化が生じないようにしてい
る。なお、第７図（ａ）、（ｂ）および第８図（ａ）、
（ｂ）はシングルゲート構造を例にして説明している
が、ゲート電極が２本となるデュアルゲート構造でも同
様である。

【００２３】また、ここで第９図（ａ）〜（ｃ）を参照
しながら前記素子１２の製造方法について簡単に説明す
る。まず、ＧａＡｓ基板１を用意して順次ＧａＡｓから
なるバッフア層およびｎ形エピタキシャル層３を形成す
る。ＧａＡｓ基板１はＣｒがドープされて絶縁体となつ
ていて、たとえば３５０〜４００ｕｍの厚さとなつてい
る。バッフア層２は２．３ｕｍとなり、Ｃｒのｎ形エピ
タキシヤル層３への侵入を防止する役割を果たす。ｎ形
エピタキシヤル層３はイオウ（Ｓ）あるいはセレン（Ｓ
ｅ）を約１０¹⁷ｃｍ²の濃度にドープしてｎ形のＧａＡ
ｓ層とし、厚さは０．３ｕｍと極めて薄い。

【００２４】つぎに、同図（ｂ）に示すように、能動層
となるｎ形エピタキシヤル層３のアイソレーションのた
めに、ｎ形エピタキシヤル層３の周囲を所望のパターン
にエッチング除去してメサ構造とする。その後、常用の
蒸着技術によってＡｕＧｅ／Ｎｉ／Ａｕからなるソース
電極４およびドレイン電極５を前述のパターンとうりに
形成し、オーミックを得るためにアロイ処理（４００
℃，５分処理）を行なう。つぎに、常用の部分蒸着技
術によつて前述のパターンとおりにアルミニウムを取り
付けてショツトキ障壁接合のゲート電極６を形成する。
さらに、素子の表面をＣＶＤ−ＰＳＧ膜（気相化学成長
によるリンシリケートガラス膜）を所望厚さに形成す
る。この際、所望部分はＣＶＣＤ−ＰＳＧ膜（パッシベ
ーション膜）で被われないことによつてワイヤ接続用の
ボンデイングパッド領域１１を形成して、素子１２を得
る。

【００２５】このような実施例によれば、ＧａＡｓ−Ｓ
ＢＧＦＥＴのパッシベーション時の熱による特性劣化は
大幅に緩和することができる。また、量産化に伴いペレ
ット付け、モールド、その他の工程に伴う熱処理温度お
よび回数が増加するが、これらの熱による特性劣化も同
様に緩和することができる。したがって、信頼性の向上
および歩留の向上を図ることができることから量産化も
可能となる。

【００２６】なお、本発明は前記実施例に限定されな
い。すなわち、電極を形成する結晶面は実施例では（１
００）について説明したが、（０１０），（００１）な
る結晶面も等価であることから同様に本発明は適用する
ことができる。但し、（０１０），（００１）の場合に
おけるアロイ成長の大小の方向性は前記実施例とは異な
るので、適当な電極パターンを選択する必要がある。

【００２７】また、パッシベーション膜はＣＶＤ−ＰＳ
Ｇ膜以外の膜、たとえばＡｌ₂Ｏ₃膜（処理温度６００
℃）ポリイミド樹脂膜（キュア温度３５０℃前後）等で
も、処理温度がＡｕＧｅの共晶温度付近あるいはそれ以
上となることからアロイ化による特性劣化のために本発
明を適用することが望ましい。

【００２８】また、本発明は第１０図に示すように、ア
イソプレーナ構造のＩＣにも適用できる。すなわち、ｎ
形エピタキシャル層３を絶縁膜１５で区割して独立した
能動領域１６を形成し、それぞれの能動領域１６に所望
の素子を形成し、かつ平坦な上面上を利用して各素子を
配線層１７で結線して所望のＩＣを形成する。この実施
例ではＧａＡｓ−ＳＢＧＦＥＴ１８とショツトキ障壁ダ
イオード１９を結線した例を示す。

【００２９】このような実施例では、ゲートの引出部分
をメサ構造のように段差による断線を防止する目的で太
くする必要もなく、ゲート電極と同一の長さで引き出す
ことができるため、寄生容量の軽減化が図れる利点があ
る。

【００３０】前記絶縁膜１５はＡｌ₂Ｏ₃，ＳｉＯ₂，Ｓ
ｉ₃Ｎ₄等の選択酸化による方法で形成してもよい。

【００３１】また、第１１図に示すように、Ｈ＋，Ｎａ
等をイオンインプランテーション法で打ち込んで高抵抗
層、絶縁物層等のアイソレーション領域２０を形成して
もよい。また、このアイソレーション領域２０は、１０
⁷Ωｃｍと高抵抗のＧａＡｓ部分的に成長（たとえば部
分エピタキシャル法）させるようにして形成してもよ
い。

【００３２】また、第１２図で示すように、Ｃｒをドー
プした半絶縁性ＧａＡｓ基板１に部分的に不純物をドー
ブして独立した能動領域２１を形成してもよい。この場
合、イオウ（Ｓ）、セレン（Ｓｅ）をドープすればｎ形
となり、亜鉛（Ｚｕ）をドープすればｐ形となる。上述
した如きメサエッチングによるアイソレーションを用い
ない、アイソプレーナー構造ＧａＡｓＩＣにおいては、
エッチ段差部における電極の段切れ等の心配がなくな
り、電極レイアウトはまつたく自由に行なうことががで
きるが、これらに本発明を適用することにより耐圧不良
等を防止しえるレイアウトパターンを有したすぐれたＩ
Ｃを提供することが可能となる。

【００３３】さらに、本発明はＦＥＴの電極構造に限定
されない。すなわち、微細配線をオーミック電極の近傍
に設けるような場合にも適用できる。

【００３４】

【発明の効果】以上のように、本発明によれば、熱処理
によるアロイ進行に起因する特性劣化を防止することが
できるので、高信頼度、高歩留のＧａＡｓ半導体装置を
製造することができるため、コストの低減が図れ、量産
化が可能となる。

【図面の簡単な説明】

【図１】従来のＧａＡｓ−ＳＢＧＦＥＴ素子を示す断面
図。

【図２】従来のＧａＡｓ−ＳＢＧＦＥＴ素子の表面の結
晶方向を示す説明図。

【図３】従来のＧａＡｓ−ＳＢＧＦＥＴ素子の表面のア
ロイ成長状態を示す説明図。

【図４】本発明の一実施例によるＧａＡｓ−ＳＢＧＦＥ
Ｔ素子を示す平面図。

【図５】図４のＶ−Ｖ線に沿う一部の拡大断面図。

【図６】図４のＶＩ−ＶＩ線に沿う一部の拡大断面図。

【図７】（ａ）（ｂ）それぞれ好ましくない電極パター
ンを示す説明図。

【図８】（ａ）（ｂ）それぞれ好ましい電極パターンを
示す説明図。

【図９】（ａ）〜（ｃ）は本発明によるＧａＡｓ−ＳＢ
ＧＦＥＴ素子の製造方法を示す各工程における断面図。

【図１０】他の実施例によるＧａＡｓ−ＳＢＧＦＥＴを
組み込んだ素子の断面図。

【図１１】本発明の実施例に適用されるアイソレーショ
ン方法を示す断面図。

【図１２】本発明の実施例に適用される他のアイソレー
ション方法を示す断面図。

【符号の説明】

１…ＧａＡｓ基板、２…バッフア層、３…ｎ形エピタキ
シャル層、４…ソース領域、５…ドレイン領域、６…ゲ
ート電極、７…電極、８…アロイ成長部、９…第１ゲー
ト電極、１０…第２ゲート電極、１２…素子、１４…パ
ッシベーション膜、１５…絶縁膜、１６，２１…能動領
域、１７…配線層、１８…ＧａＡｓ−ＳＢＧＦＥＴ、１
９…ダイオード、２０…アイソレーション領域、、
、…アロイ成長部。

Claims

(57)【特許請求の範囲】

【請求項１】１．（１００）結晶面またはそれに等価な
結晶面をもつＧａＡｓ半導体基体のその主面に、所定の
長さ方向に沿って設けられたゲート電極、そのゲート電
極を挾むように近接して設けられたソース電極およびド
レイン電極を有し、前記ゲート電極は前記主面に対して
ショットき障壁接合を成し、そのゲート電極下に位置す
る半導体基体主面におけるチャネル方向を横方向アロイ
の成長が遅い方向と一致させたことを特徴とする砒化ガ
リウム半導体装置。