JP7478604B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特にＩＧＢＴに関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）を形成する際には、半導体基板とコレクタ電極との接続抵抗を低減するため、半導体基板の裏面にシリサイド層を形成してから、シリサイド層の下に金属から成るコレクタ電極を形成する場合がある。
特許文献１（特開２０１８－５６５８４号公報）には、ＩＧＢＴを備えた半導体基板の裏面のｐ型コレクタ領域とコレクタ電極との間にシリサイド層を形成することが記載されている。特許文献１では、当該シリサイド層の材料にＮｉ、ＣｏまたはＴｉを用い、コレクタ電極の材料にＡｌ（アルミニウム）を用いることが記載されている。
また、特許文献１には、ｐ型コレクタ領域およびｎ型バッファ領域に欠陥が導入されること起因してキャリアライフタイムが劣化することを防ぐため、ｐ型コレクタ領域が形成された基板の裏面に対しレーザアニールを行うことが記載されている。
特開２０１８－５６５８４号公報
ｎ型のＳｉＣ基板上にＩＧＢＴを形成する場合、ＳｉＣ基板上にコレクタ領域であるｐ型層と、ドリフト領域であるｎ型層とを順にエピタキシャル成長法により形成し、その後ＳｉＣ基板を研削により除去し、ｐ型層の底面にシリサイド層を介してコレクタ電極を接続することが考えられる。しかし、このシリサイド層の形成の際には、ｐ型層の底面に欠陥が形成される可能性がある。このような欠陥は、半導体素子の通電劣化の原因となり得る。
本発明の目的は、半導体装置の信頼性を向上させることにある。特に、コンタクト領域とシリサイド層との界面に欠陥が生じることを防ぎ、これにより、通電劣化を抑えることが可能な信頼性の高いＩＧＢＴを実現する。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板と、前記半導体基板の下面に形成された、第１導電型のコレクタ領域と、前記半導体基板中において、前記コレクタ領域上に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、前記半導体基板の上面から、前記第１半導体領域の途中深さに亘って形成された、前記第１導電型の第２半導体領域と、前記第２半導体領域の上面から、前記第２半導体領域の途中深さに亘って形成され、前記第１半導体領域と離間する、前記第２導電型のエミッタ領域と、前記エミッタ領域と前記第１半導体領域との間の前記第２半導体領域を覆うように、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記コレクタ領域の下面に接して形成されたシリサイド層と、前記シリサイド層の下面に接して形成されたコレクタ電極と、を有し、前記コレクタ領域、前記エミッタ領域および前記ゲート電極は、絶縁ゲートバイポーラトランジスタを構成し、前記シリサイド層は、アルミニウムと、アルミニウムよりもシリコンと結合し易い第１金属と、アルミニウムよりも炭素と結合し易い第２金属とを含んでいるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、半導体装置の信頼性を向上できる。特に、コンタクト領域とシリサイド層との界面に欠陥が生じることを防ぎ、通電劣化を抑えることが可能な信頼性の高いＩＧＢＴを実現できる。
実施の形態である半導体装置を示す断面図である。 実施の形態である半導体装置の製造工程中の断面図である。 図２に続く半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 実施の形態である半導体装置におけるシリサイド層内のＳｉ含有量を示すグラフである。 実施の形態である半導体装置における、通電による電流－電圧特性を示すグラフである。 実施の形態の変形例である半導体装置を示す断面図である。 比較例である半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 比較例である半導体装置における、通電による電流－電圧特性を示すグラフである。 比較例である半導体装置におけるシリサイド層内のＳｉ含有量を示すグラフである。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図などであってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。
また、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなる。
＜改善の余地の詳細＞
以下に、図１１～図１４を用いて、改善の余地の詳細について説明する。図１１～図１３は、比較例である半導体装置の製造工程中の断面図である。図１４は、比較例である半導体装置における、通電による電流－電圧特性を示すグラフである。
ここでは、半導体基板にＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）を形成する際、半導体基板の下面のコレクタ領域と、コレクタ電極との間にシリサイド層を形成することで欠陥が生じ、通電劣化が起きることについて説明する。本願でいう半導体基板とは、バルク基板のみならず、バルク基板およびバルク基板上に形成されたエピタキシャル層を含む積層基板、および、当該積層基板の下部のバルク基板を除去し、エピタキシャル層のみで構成されるエピタキシャル基板も含む。
まず、図１１に示すように、比較例では、ＳｉＣ（炭化ケイ素）から成るｎ＋型のＳｉＣ（炭化ケイ素）基板１３を用意する。続いて、ＳｉＣ基板１３の上面上に、エピタキシャル成長法により、ｐ＋型のコレクタ領域３、ｎ型のバッファ層４およびｎ－型のドリフト層５を順に形成する。コレクタ領域３は、ドーパントとして例えばＡｌ（アルミニウム）を含んでいる。
次に、図１２に示すように、ドリフト層５の上面にｐ型のボディ層６、ｎ＋型のエミッタ領域７およびｐ＋型のボディ層コンタクト領域８を形成する。続いて、ドリフト層５上に、ゲート絶縁膜９を介してゲート電極１０を形成した後、ゲート電極１０を覆う層間絶縁膜１１を形成する。続いて、層間絶縁膜１１を貫通する貫通孔を形成した後、層間絶縁膜１１上にエミッタ電極１２を形成する。エミッタ電極１２の一部は、当該貫通孔内に埋め込まれており、エミッタ領域７およびボディ層コンタクト領域８に電気的に接続されている。これにより、ゲート電極１０、エミッタ領域７およびコレクタ領域３を備えたＩＧＢＴを形成する。
続いて、研削工程により、ＳｉＣ基板１３を除去し、これによりコレクタ領域３を露出させる。ＳｉＣを含む半導体基板にｎチャネルＩＧＢＴを形成する場合、半導体基板の裏面側はコレクタ領域３であるｐ型層となる。ここで、高品質なＳｉＣ基板はｎ型しか存在しない。このため、作製プロセスでは、上記のようにコレクタ領域３、バッファ層４およびドリフト層５から成る積層構造をすべてエピタキシャル成長法により形成し、バルク基板であるＳｉＣ基板１３を研削により除去する。
次に、図１３に示すように、コレクタ領域３の下面にシリサイド層２０を形成した後、シリサイド層２０の下面に接するコレクタ電極１を形成する。コレクタ電極１は、シリサイド層２０を介してコレクタ領域３にオーミックに接続される。以上により、比較例のＩＧＢＴが完成する。
上記シリサイド層２０を形成する際には、コレクタ領域３の下面に例えばＴｉ（チタン）およびＡｌ（アルミニウム）を含む金属層を堆積させた後、当該下面に対しレーザアニールを行うことで金属層と半導体基板とを反応させ、これによりシリサイド層２０を形成する。しかし、この工程では、半導体基板の裏面とシリサイド層２０との界面に欠陥が形成される可能性がある。
ＩＧＢＴはバイポーラデバイスであり、キャリア再結合により図１４に示すような通電劣化が課題となる。図１４は、横軸をコレクタ電圧とし、縦軸をコレクタ電流としたグラフである。図１４では、ＩＧＢＴを備えた比較例の半導体装置にストレス電流を流し続けることで、時間の経過により電流－電圧特性が劣化する様子を示している。図１４では、電流を流し始めた際のグラフを実線で示し、電流を流し始めてから５０時間が経過したグラフを破線で示し、電流を流し始めてから１００時間が経過したグラフを一点鎖線で示している。
図１４に示すように、比較例のＩＧＢＴでは、電流を流す時間の経過により電流－電圧特性が顕著に劣化している。これは、上述した半導体基板の裏面とシリサイド層との界面に形成された欠陥に起因すると考えられる。ＳｉＣを含むｐ型の半導体基板に接して形成するシリサイド層の形成に用いる金属層（シリサイドメタル）としては、Ｔｉ／Ａｌを用いることが考えられる。しかし、ＴｉまたはＡｌとＳｉ（シリコン）との化合物は生成されにくく、Ｓｉが固溶して、Ｓｉの含有率が高いＳｉリッチのシリサイド領域が形成される。その影響により、半導体基板とシリサイド層との界面近傍のＳｉＣの格子間間隔が歪み、上記欠陥が生じるものと考えらえる。
これに対し、欠陥の形成を防ぐために、半導体基板の裏面にシリサイド層を形成しない場合、コレクタ領域とコレクタ電極との接続抵抗が増大し、半導体装置の性能が低下する。よって、シリサイド化工程における欠陥形成を抑制する必要がある。
このように、半導体基板の裏面にシリサイド層を形成するＩＧＢＴでは、通電劣化を防ぐことが、改善の余地として存在する。
そこで、本願の実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。
（実施の形態）
以下、ＳｉＣを含むＩＧＢＴを例とし、半導体装置について図面を用いて説明する。
＜半導体装置の構造＞
本実施の形態による半導体装置であるＩＧＢＴの構造について、図１を用いて説明する。図１は、本実施の形態の半導体装置を示す断面図である。
図１に示すように、本実施の形態の半導体装置は、炭化ケイ素（ＳｉＣ）を含む半導体基板（エピタキシャル基板）を有している。半導体基板は、下から順にｐ＋型のコレクタ領域３、ｎ型のバッファ層４およびｎ－型のドリフト層５を積層した構造を有している。コレクタ領域３は、ドーパントとして例えばＡｌ（アルミニウム）を含むｐ型半導体領域であり、半導体基板の下面に形成されている。バッファ層４およびドリフト層５は、ドーパントとして例えばＮ（窒素）またはＰ（リン）を含むｎ型半導体領域である。バッファ層４およびドリフト層５は、半導体基板中においてコレクタ領域３上に形成されている。半導体基板は主にＳｉＣから成る。コレクタ領域３、バッファ層４およびドリフト層５から成る半導体基板は、ドリフト層５の上面である主面（第１主面）と、当該主面の反対側に位置し、コレクタ領域３の下面である裏面（第２主面）とを有している。
ドリフト層５の上面（半導体基板の上面）からドリフト層５の途中深さに亘って、複数のｐ型のボディ層６が互いに離間して形成されている。また、ボディ層６の上面からボディ層６の途中深さに亘って、ｎ＋型のエミッタ領域（第１エミッタ領域）７およびｐ＋型のボディ層コンタクト領域（第２エミッタ領域）８が形成されている。エミッタ領域７およびボディ層コンタクト領域８は、半導体基板の上面に沿う方向において、互いに接している。エミッタ領域７およびボディ層コンタクト領域８のそれぞれの深さは、ほぼ同等である。半導体基板の上面に沿う方向において、エミッタ領域７とドリフト層５との間にはボディ層６が介在しており、エミッタ領域７とドリフト層５とは互いに離間している。ボディ層６およびボディ層コンタクト領域８は、ドーパントとして例えばＡｌ（アルミニウム）を含むｐ型半導体領域であり、エミッタ領域７は、ドーパントとして例えばＮ（窒素）またはＰ（リン）を含むｎ型半導体領域である。
エミッタ領域７とドリフト層５との間のボディ層６の上面を覆うように、半導体基板上には、ゲート絶縁膜９を介してゲート電極１０が形成されている。ゲート電極１０は、少なくとも、半導体基板の上面において並ぶドリフト層５、ボディ層６およびエミッタ領域７のそれぞれの直上に跨って形成されている。言い換えれば、ゲート電極１０は、エミッタ領域７とドリフト層５との間のボディ層６を覆うように、半導体基板上にゲート絶縁膜９を介して形成されている。
ゲート絶縁膜９は例えば酸化シリコンから成り、ゲート電極１０は例えばポリシリコンから成る。ゲート絶縁膜９およびゲート電極１０から成る積層膜は、ゲート電極１０上に形成された層間絶縁膜１１により覆われている。すなわち、ゲート電極１０の側面および上面は、層間絶縁膜１１により覆われている。ゲート絶縁膜９は、ゲート電極１０より広い幅を有していてもよい。
層間絶縁膜１１には、ゲート電極１０と離間した位置において、層間絶縁膜１１の上面から下面に貫通する貫通孔（接続孔）が形成されている。当該貫通孔の底部には、エミッタ領域７およびボディ層コンタクト領域８が層間絶縁膜１１から露出している。当該貫通孔内を含む半導体基板上には、層間絶縁膜１１を覆うエミッタ電極１２が形成されている。つまり、エミッタ電極１２は当該貫通孔内に埋め込まれており、エミッタ領域７およびボディ層コンタクト領域８に電気的に接続されている。ここでは図示していないが、当該貫通孔の底部において、エミッタ電極１２とエミッタ領域７およびボディ層コンタクト領域８との間にはシリサイド層が介在していてもよい。
コレクタ領域３の下面は、シリサイド層２に覆われており、シリサイド層２の下面は、コレクタ電極１により覆われている。コレクタ領域３の下面はシリサイド層２に接し、シリサイド層２の下面はコレクタ電極１に接している。コレクタ電極１は、シリサイド層２を介してコレクタ領域３に電気的に接続されている。
シリサイド層２は、Ａｌ（アルミニウム）、Ｔｉ（チタン）およびＮｉ（ニッケル）を含んでいる。シリサイド層２が、Ａｌを含んでいることにより、Ａｌをドーパントとして有するコレクタ領域３とシリサイド層２とはオーミックに接続される。また、シリサイド層２は、Ａｌに比べて、よりＣ（炭素）と結合し易い金属であるＴｉを含んでいる。すなわち、ＣとＴｉとは、ＣとＡｌとが結合する場合よりも結合し易い。これにより、シリサイド層２とコレクタ領域３との間では、ＴｉとＣとが結びついてＴｉＣ（炭化チタン）が形成されている。ＴｉＣは、シリサイド層２中に含まれている。
また、本実施の形態の主な特徴の１つとして、シリサイド層２は、Ａｌに比べて、よりＳｉに結合し易い金属であるＮｉを含んでいる。すなわち、ＳｉとＮｉとは、ＳｉとＡｌとが結合する場合よりも結合し易い。シリサイド層２は、ＡｌよりもＳｉに結合し易い金属として、Ｎｉの代わりにＭｏ（モリブデン）またはＣｏ（コバルト）を含んでいてもよい。シリサイド層２とコレクタ領域３との間では、ＮｉとＳｉとが結びついてＮｉ２Ｓｉが形成されている。Ｎｉ２Ｓｉは、シリサイド層２中に含まれている。シリサイド層２中のＮｉの含有量は１０ａｔ．％以上、３３ａｔ．％未満である。また、シリサイド層２中のＮｉとＴｉとの合計含有量は５０ａｔ．％未満であり、シリサイド層２中のＡｌの含有量は５０ａｔ．％より大きい。このように、シリサイド層２中のＮｉの含有量を３３ａｔ．％未満とすることで、シリサイド層２中のＡｌの含有量をより多くすることができる。これにより、Ａｌを多く含んだシリサイド層２と、Ａｌをドーパントとするコレクタ領域３との低抵抗オーミック接続が可能となる。
＜半導体装置の製造方法＞
以下に、図２～図７を用いて、本実施の形態の半導体装置の製造方法について説明する。図２～図７は、本実施の形態である半導体装置の製造工程中の断面図である。
まず、図２に示すように、ＳｉＣ（炭化ケイ素）から成るｎ＋型のＳｉＣ（炭化ケイ素）基板１３を用意する。ＳｉＣ基板１３は、主面と、主面の反対側の裏面とを有している。続いて、ＳｉＣ基板１３の上面上に、エピタキシャル成長法により、ｐ＋型のコレクタ領域３、ｎ型のバッファ層４およびｎ－型のドリフト層５を順に形成する。コレクタ領域３は、ドーパントとして例えばＡｌを含んでいる。バッファ層４およびドリフト層５は、ドーパントとして例えばＮまたはＰを含んでいる。
次に、図３に示すように、ドリフト層５の上面にｐ型のボディ層６、ｎ＋型のエミッタ領域７およびｐ＋型のボディ層コンタクト領域８を、例えばイオン注入法により形成する。ボディ層６、エミッタ領域７およびボディ層コンタクト領域８の形成箇所は、図１を用いて説明した通りである。
続いて、ドリフト層５上に、ゲート絶縁膜９を介してゲート電極１０を形成する。ゲート絶縁膜９は、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法などにより形成する。ゲート絶縁膜９上にＣＶＤ法などによりポリシリコン膜を堆積（形成）し、当該ポリシリコン膜をフォトリソグラフィ技術およびエッチング法を用いてパターニングすることで、当該ポリシリコン膜から成るゲート電極１０を形成できる。
続いて、例えばＣＶＤ法により、ドリフト層５上およびゲート電極１０上に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば酸化シリコンから成る。続いて、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜１１を貫通する貫通孔を形成する。これにより、当該貫通孔の底部には、エミッタ領域７およびボディ層コンタクト領域８が層間絶縁膜１１から露出する。続いて、スパッタリング法などにより、当該貫通孔内を含むドリフト層５上、および、層間絶縁膜１１上にエミッタ電極１２を形成する。エミッタ電極１２の一部は、当該貫通孔内に埋め込まれており、エミッタ電極１２はエミッタ領域７およびボディ層コンタクト領域８に電気的に接続されている。エミッタ電極１２は、例えばＡｌを含む。エミッタ電極１２を形成する前に、貫通孔の底部で露出するエミッタ領域７およびボディ層コンタクト領域８の上面を覆うシリサイド層を形成してもよい。シリサイド層は、周知のサリサイド技術により形成することができる。
これにより、ゲート電極１０、エミッタ領域７およびコレクタ領域３を備えたＩＧＢＴを形成する。
次に、図４に示すように、研削工程によりＳｉＣ基板１３を除去することで、コレクタ領域３の下面を露出させる。これにより形成された、コレクタ領域３、バッファ層４およびドリフト層５から成る半導体基板（エピタキシャル基板）は、ドリフト層５の上面である主面（第１主面）と、当該主面の反対側に位置し、コレクタ領域３の下面である裏面（第２主面）とを有している。これにより、コレクタ領域３、バッファ層４およびドリフト層５から成る半導体基板を用意する。
なお、ここでは、半導体基板上のゲート電極などのデバイス構造を形成してからＳｉＣ基板１３を除去することについて説明したが、ＳｉＣ基板１３上のエピタキシャル基板が十分な強度を有する場合は、図２に示すようにエピタキシャル層を形成した後にＳｉＣ基板１３を除去し、その後、エミッタ領域７およびゲート電極１０などを形成してもよい。
続いて、半導体基板の上下を反転させ、コレクタ領域３が形成された半導体基板の裏面を上方に向ける。
次に、図５に示すように、半導体基板の裏面（コレクタ領域３の上面）上に、Ｎｉから成る金属層２ａと、ＴｉおよびＡｌを含む金属層２ｂとを順に形成する。金属層２ａ、２ｂは、例えばスパッタリング法により形成できる。ここで、コレクタ領域３は金属層２ａに接しており、コレクタ領域３と金属層２ｂとは、金属層２ａを介して離間している。金属層２ｂは、半導体基板の裏面とコレクタ領域３の上面（図４に示すように、半導体基板を反転させていない場合における、コレクタ領域３の下面）を覆っている。金属層２ａの厚さは、金属層２ｂの厚さよりも小さい。ここでは、金属層２ａの厚さは、例えば１０ｎｍであり、金属層２ｂの厚さは、例えば２５０ｎｍである。金属層２ａの材料には、ＣｏまたはＭｏを用いてもよい。つまり、金属層２ａの材料は、Ａｌに比べて、よりＳｉに結合し易い金属であればよい。
金属層２ｂは、ＴｉおよびＡｌが混在する層であってもよく、Ｔｉ膜とＡｌ膜との積層膜であってもよい、ここでは、例えば、Ｎｉから成る金属層２ａ上に、Ａｌ膜とＴｉ膜とを順に積層することで、当該Ａｌ膜および当該Ｔｉ膜から成る金属層２ｂを形成している。
続いて、金属層２ｂ側から、金属層２ａ、２ｂが積層された半導体基板の裏面に向かって、レーザ照射を行い、これによりレーザアニールを行う。ここではレーザ照射による熱処理を行うことで、半導体基板の裏面近傍のみを局所的に加熱することができる。このため、主面側のデバイス構造（例えばゲート絶縁膜９およびエミッタ領域７など）へのダメージを抑制できる。
図６に示すように、上記レーザアニールにより、金属層２ａ、２ｂと半導体基板を構成するＳｉＣとを反応させて、シリサイド層２を形成する。つまり、シリサイド層２は、コレクタ領域３の上面と接している。シリサイド層２は、Ｓｉ、Ｎｉ、ＴｉおよびＡｌを含んでいる。レーザアニールでは加熱時間が短時間であるため、コレクタ領域３と接している金属層２ａの膜厚を３０ｎｍ未満とすることで、コレクタ領域３と接していない金属層２ｂとコレクタ領域３とを確実に反応させることができる。ただし、金属層２ａの膜厚が１０ｎｍ未満だと、Ｎｉの量が少ないため、後述する本実施の形態の効果が小さい。そのため、金属層２ａの厚さの望ましい範囲は、１０ｎｍ以上３０ｎｍ未満である。また、金属層２ｂの厚さは、例えば２００～３００ｎｍである。
金属層２ｂがＡｌを含んでいることにより、Ａｌをドーパントとして有するコレクタ領域３とシリサイド層２とはオーミックに接続される。また、シリサイド層２は、Ａｌに比べて、よりＣ（炭素）と結合し易い金属であるＴｉを含んでいる。これにより、シリサイド層２とコレクタ領域３との間では、ＴｉとＣとが結びついてＴｉＣ（炭化チタン）が形成されている。ＴｉＣは、シリサイド層２中に含まれている。
シリサイド層２とコレクタ領域３との間では、ＮｉとＳｉとが結びついてＮｉ２Ｓｉが形成されている。Ｎｉ２Ｓｉは、シリサイド層２中に含まれている。シリサイド層２中のＮｉの含有量は１０ａｔ．％以上、３３ａｔ．％未満である。また、シリサイド層２中のＮｉとＴｉとの合計含有量は５０ａｔ．％未満であり、シリサイド層２中のＡｌの含有量は５０ａｔ．％より大きい。このように、シリサイド層２中のＮｉの含有量を３３ａｔ．％未満とすることで、シリサイド層２中のＡｌの含有量をより多くすることができる。これにより、Ａｌを多く含んだシリサイド層２と、Ａｌをドーパントとするコレクタ領域３との低抵抗オーミック接続が可能となる。
次に、図７に示すように、シリサイド層２の下面に接するコレクタ電極１を形成する。コレクタ電極１は、例えばスパッタリング法により形成できる。コレクタ電極は、例えばＡｌまたはＡｕ（金）などにより構成されている。コレクタ電極１は、シリサイド層２を介してコレクタ領域３にオーミックに接続される。その後、半導体基板の上下を反転させることで、図７に示す構造を得る。以上により、本実施の形態のＩＧＢＴが完成する。
＜本実施の形態の効果＞
次に、本実施の形態の効果を説明する。
図１１～図１４に示す比較例を用いて説明したように、ＩＧＢＴにおいては、半導体基板の裏面とシリサイド層との界面に生じる欠陥に起因する通電劣化を防ぐことが、改善の余地として存在する。
ここで、図１５に、比較例のＩＧＢＴにおけるＳｉの深さ方向の分布をグラフで示す。図１５は、比較例において、横軸に示す深さ（距離）と、縦軸に示すＳｉ含有量との関係を示すグラフである。図１５では、コレクタ領域に相当する領域１Ａと、コレクタ領域の下のシリサイド層に相当する領域１Ｂとを示している。
図１５に示すように、比較例のＩＧＢＴにおけるＳｉの量は、コレクタ層より深いシリサイド層内で一度低くなるが、シリサイド層内のさらに深い領域で再び多くなっている。つまり、シリサイド層の内部でＳｉが偏在している。このようなＳｉの偏在は、コレクタ領域の下面でＳｉＣの格子間間隔の歪み（欠陥）を発生させる。
そこで、本実施の形態では比較例とは異なり、コレクタ電極の下面に接するシリサイド層２を構成する材料として、ＡｌよりもＳｉと結合し易い金属（例えばＮｉ）を添加している。すなわち、Ｓｉと化合し易い金属をシリサイド層形成用のシリサイドメタルとして用いる。また、ここでは、Ｓｉと化合物を作るＮｉをＳｉＣから成る半導体基板とシリサイド層との界面に加え、その上でレーザアニールを行っている。
これにより、図８に示すような、Ｓｉが深さ方向においてシリサイド層内で単調に減少する分布を実現している。図８は、本実施の形態において、横軸に示す深さ（距離）と、縦軸に示すＳｉ含有量との関係を示すグラフである。図８では、図１５と同様に、コレクタ領域に相当する領域１Ａと、コレクタ領域の下のシリサイド層に相当する領域１Ｂとを示している。
すなわち、図８に示すように、Ｓｉの量が深さ方向においてシリサイド層内において徐々に減少するような分布を実現してＳｉの偏在を抑制している。言い換えれば、シリサイド層中におけるＳｉの含有量は、シリサイド層とコレクタ領域との界面から、シリサイド層の下面に向かって徐々に減少している。よって、半導体基板とシリサイド層との界面での格子間間隔の歪みの発生を抑制することができる。その結果、当該界面での欠陥形成を抑制できる。
図９のグラフに、本実施の形態のＩＧＢＴにおける、通電による電流－電圧特性の変化を示す。図９の横軸はコレクタ電圧であり、縦軸はコレクタ電流である。図９では、電流を流し始めた際のグラフを実線で示し、電流を流し始めてから７６０時間が経過したグラフを破線で示し、電流を流し始めてから１０００間が経過したグラフを一点鎖線で示している。ただし、図９内のそれらの３つのグラフにおいて、電流－電圧特性の差は殆どない。このことから、図１４を用いて説明した比較例に比べ、本実施の形態のＩＧＢＴは、通電劣化を抑えることが可能であることが分かる。すなわち、本実施の形態では、結晶欠陥の発生を抑制することで、通電劣化を抑えた信頼性の高いＩＧＢＴを実現できる。
また、Ａｌがドーパントとなるｐ型のＳｉＣ半導体基板とオーミック接続をとるためには、Ａｌを多量に含んだシリサイド層が必要となる。ただし、Ａｌは密度が小さいため、図５に示す金属層２ｂは膜厚が大きくなる。また、レーザアニールはデバイス構造への影響を抑えるため、加熱時間が短時間である。このため、金属層２ａと半導体基板とを極力反応し易くすることが重要となる。
そこで、本実施の形態の半導体装置の製造工程では、金属層２ａを半導体基板に接するように形成し、加熱時間が短時間であるレーザアニールを行うことで、金属層２ａを構成する金属とＳｉＣを構成するＳｉとの確実な反応を実現している。
＜変形例＞
本実施の形態は、半導体基板の裏面側の構造に係るものであるため、半導体基板の主面側の構造は種々変更可能である。すなわち、本実施の形態のシリサイド層は、半導体基板の平坦な上面上にゲート電極を形成したプレーナ型のＩＧＢＴのみならず、例えば、半導体基板の上面にトレンチゲート電極を設けたトレンチ型のＩＧＢＴにも適用可能である。
図１０に、本変形例のトレンチ型のＩＧＢＴの断面図を示す。図１０に示すＩＧＢＴは、半導体基板（エピタキシャル基板）の上面から、ドリフト層５の途中深さに亘ってトレンチ１４が形成され、半導体基板の主面上のみならずトレンチ１４内にも、ゲート絶縁膜９を介してゲート電極１０が形成されている点で、図１に示す構造とは異なる。すなわち、ゲート電極１０は、トレンチ１４内に埋め込まれたトレンチゲート電極である。また、ここでは、ボディ層６と、その上のエミッタ領域７とは、トレンチ１４に接している。他の構成は、図１に示すＩＧＢＴと同様である。
半導体装置の製造工程では、図２を用いて説明した工程を行った後、例えばボディ層６、エミッタ領域７およびボディ層コンタクト領域８を形成した後であって、ゲート絶縁膜９を形成する前にトレンチ１４を形成する。その後、図３～図６を用いて説明したように、ゲート絶縁膜９、ゲート電極１０、シリサイド層２およびコレクタ電極１などを形成することで、図１０に示す本変形例のＩＧＢＴを形成することができる。トレンチ１４は、例えば、半導体基板上にフォトリソグラフィ技術を用いてレジストパターンを形成し、当該レジストパターンをエッチング阻止マスクとして用いてドライエッチングを行うことで、形成することができる。
このように、トレンチ型のＩＧＢＴにおいても、本実施の形態のシリサイド層２を形成することで、上記と同様の効果を得ることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、各部の材質、導電型、および製造条件などは前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることはいうまでもない。ここでは、説明の都合上、半導体基板および半導体領域の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
１ コレクタ電極
２ シリサイド層
２ａ、２ｂ 金属層
３ コレクタ領域
４ バッファ層
５ ドリフト層
６ ボディ層
７ エミッタ領域
８ ボディ層コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極

Claims (12)

  1. 半導体基板と、
    前記半導体基板の下面に形成された、第１導電型のコレクタ領域と、
    前記半導体基板中において、前記コレクタ領域上に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、
    前記半導体基板の上面から、前記第１半導体領域の途中深さに亘って形成された、前記第１導電型の第２半導体領域と、
    前記第２半導体領域の上面から、前記第２半導体領域の途中深さに亘って形成され、前記第１半導体領域と離間する、前記第２導電型のエミッタ領域と、
    前記エミッタ領域と前記第１半導体領域との間の前記第２半導体領域を覆うように、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、
    前記コレクタ領域の下面に接して形成されたシリサイド層と、
    前記シリサイド層の下面に接して形成されたコレクタ電極と、
    を有し、
    前記コレクタ領域、前記エミッタ領域および前記ゲート電極は、絶縁ゲートバイポーラトランジスタを構成し、
    前記シリサイド層は、アルミニウムと、アルミニウムよりもシリコンと結合し易い第１金属と、アルミニウムよりも炭素と結合し易い第２金属とを含んでいる、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記シリサイド層中において、前記第１金属の含有量は、３３ａｔ．％未満である、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記シリサイド層中において、前記第１金属の含有量は、１０ａｔ．％以上である、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１金属は、ニッケル、コバルトまたはモリブデンである、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記シリサイド層中におけるシリコンの含有量は、前記シリサイド層と前記コレクタ領域との界面から、前記シリサイド層の下面に向かって徐々に減少している、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記半導体基板は、炭化ケイ素を含む、半導体装置。
  7. （ａ）主面と、前記主面の反対側の裏面とを備え、前記裏面に形成された第１導電型のコレクタ領域と、前記コレクタ領域上に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域とを有する半導体基板を用意する工程、
    （ｂ）前記半導体基板の上面から、前記第１半導体領域の途中深さに亘って、前記第１導電型の第２半導体領域を形成する工程、
    （ｃ）前記第２半導体領域の上面から、前記第２半導体領域の途中深さに亘って、前記第２導電型のエミッタ領域を、前記第１半導体領域と離間させて形成する工程、
    （ｄ）前記エミッタ領域と前記第１半導体領域との間の前記第２半導体領域を覆うように、前記半導体基板上に絶縁膜を介してゲート電極を形成する工程、
    （ｅ）前記（ａ）工程の後、前記コレクタ領域の下面に接するシリサイド層を形成する工程、
    （ｆ）前記（ｅ）工程の後、前記シリサイド層の下面に接するコレクタ電極を形成する工程、
    を有し、
    前記コレクタ領域、前記エミッタ領域および前記ゲート電極は、絶縁ゲートバイポーラトランジスタを構成し、
    前記シリサイド層は、アルミニウムと、アルミニウムよりもシリコンと結合し易い第１金属と、アルミニウムよりも炭素と結合し易い第２金属とを含んでいる、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記（ｅ）工程は、
    （ｅ１）前記コレクタ領域の下面に接し、前記第１金属を含む第１金属層を形成する工程、
    （ｅ２）前記第１金属層の下面を覆い、アルミニウムおよび前記第２金属を含む第２金属層を形成する工程、
    （ｅ３）熱処理を行うことで、前記半導体基板、前記第１金属層および前記第２金属層を反応させ、前記シリサイド層を形成する工程、
    を含む、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記（ｅ３）工程では、前記第２金属層側から前記半導体基板の前記下面に向かってレーザを照射することで前記熱処理を行う、半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    前記第１金属層の膜厚は、３０ｎｍ未満である、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記第１金属層の膜厚は、１０ｎｍ以上である、半導体装置の製造方法。
  12. 請求項７に記載の半導体装置の製造方法において、
    前記第１金属は、ニッケル、コバルトまたはモリブデンである、半導体装置の製造方法。
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