WO2021261203A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2021261203A1
WO2021261203A1 PCT/JP2021/021235 JP2021021235W WO2021261203A1 WO 2021261203 A1 WO2021261203 A1 WO 2021261203A1 JP 2021021235 W JP2021021235 W JP 2021021235W WO 2021261203 A1 WO2021261203 A1 WO 2021261203A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor
semiconductor device
silicide layer
metal
Prior art date
Application number
PCT/JP2021/021235
Other languages
English (en)
French (fr)
Inventor
直樹 渡辺
渊 卜
Original Assignee
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Priority to CN202180032221.5A priority Critical patent/CN115552634A/zh
Priority to US17/922,428 priority patent/US20230197782A1/en
Publication of WO2021261203A1 publication Critical patent/WO2021261203A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and particularly to an IGBT.
  • a silicide layer is formed on the back surface of the semiconductor substrate, and then under the silicide layer. May form a collector electrode made of metal.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2018-55684 describes that a silicide layer is formed between a p-type collector region on the back surface of a semiconductor substrate provided with an IGBT and a collector electrode. Patent Document 1 describes that Ni, Co or Ti is used as the material of the silicide layer, and Al (aluminum) is used as the material of the collector electrode.
  • Patent Document 1 in order to prevent the carrier lifetime from deteriorating due to the introduction of defects in the p-type collector region and the n-type buffer region, the p-type collector region is formed on the back surface of the substrate. On the other hand, it is described that laser annealing is performed.
  • a p-type layer as a collector region and an n-type layer as a drift region are sequentially formed on the SiC substrate by an epitaxial growth method, and then the SiC substrate is removed by grinding. It is conceivable to connect the collector electrode to the bottom surface of the p-type layer via the silicide layer. However, when the silicide layer is formed, defects may be formed on the bottom surface of the p-type layer. Such defects can cause electrical deterioration of the semiconductor element.
  • An object of the present invention is to improve the reliability of a semiconductor device. In particular, it is possible to prevent defects from occurring at the interface between the contact region and the silicide layer, thereby realizing a highly reliable IGBT capable of suppressing conduction deterioration.
  • the semiconductor device includes a semiconductor substrate, a first conductive type collector region formed on the lower surface of the semiconductor substrate, and the first conductive type collector region formed on the collector region in the semiconductor substrate.
  • the first semiconductor region of the second conductive type different from the first conductive type, and the second semiconductor region of the first conductive type formed from the upper surface of the semiconductor substrate to the intermediate depth of the first semiconductor region.
  • the second conductive type emitter region, the emitter region, and the emitter region formed from the upper surface of the second semiconductor region over an intermediate depth of the second semiconductor region and separated from the first semiconductor region.
  • a gate electrode formed on the semiconductor substrate via an insulating film so as to cover the second semiconductor region between the first semiconductor region, and a silicide layer formed in contact with the lower surface of the collector region.
  • the collector electrode formed in contact with the lower surface of the silicide layer, the collector region, the emitter region and the gate electrode constitute an insulated gate bipolar transistor, and the silicide layer is made of aluminum and aluminum. Also contains a first metal that is more easily bonded to silicon and a second metal that is more easily bonded to carbon than aluminum.
  • the reliability of the semiconductor device can be improved.
  • FIGS. 11 to 14 are cross-sectional views during a manufacturing process of a semiconductor device as a comparative example.
  • FIG. 14 is a graph showing current-voltage characteristics due to energization in a semiconductor device as a comparative example.
  • the semiconductor substrate referred to in the present application is composed of not only a bulk substrate but also a bulk substrate, a laminated substrate including an epitaxial layer formed on the bulk substrate, and a bulk substrate below the laminated substrate, and is composed of only an epitaxial layer. Also includes epitaxial substrates that are made.
  • an n + type SiC (silicon carbide) substrate 13 made of SiC (silicon carbide) is prepared.
  • a p + type collector region 3 an n-type buffer layer 4 and an n - type drift layer 5 are sequentially formed on the upper surface of the SiC substrate 13 by an epitaxial growth method.
  • the collector region 3 contains, for example, Al (aluminum) as a dopant.
  • a p-type body layer 6, an n + -type emitter region 7 and a p + -type body layer contact region 8 are formed on the upper surface of the drift layer 5.
  • the gate electrode 10 is formed on the drift layer 5 via the gate insulating film 9, and then the interlayer insulating film 11 covering the gate electrode 10 is formed.
  • the emitter electrode 12 is formed on the interlayer insulating film 11. A part of the emitter electrode 12 is embedded in the through hole and is electrically connected to the emitter region 7 and the body layer contact region 8. As a result, an IGBT having a gate electrode 10, an emitter region 7 and a collector region 3 is formed.
  • the SiC substrate 13 is removed by the grinding process, thereby exposing the collector region 3.
  • the back surface side of the semiconductor substrate is a p-type layer which is a collector region 3.
  • the laminated structure including the collector region 3, the buffer layer 4, and the drift layer 5 is all formed by the epitaxial growth method as described above, and the SiC substrate 13 which is a bulk substrate is removed by grinding.
  • the collector electrode 1 in contact with the lower surface of the silicide layer 20 is formed.
  • the collector electrode 1 is ohmically connected to the collector region 3 via the silicide layer 20. From the above, the IGBT of the comparative example is completed.
  • the silicide layer 20 When forming the silicide layer 20, a metal layer containing, for example, Ti (titanium) and Al (aluminum) is deposited on the lower surface of the collector region 3, and then laser annealing is performed on the lower surface to form the metal layer. It reacts with a semiconductor substrate to form a silicide layer 20. However, in this step, a defect may be formed at the interface between the back surface of the semiconductor substrate and the silicide layer 20.
  • Ti titanium
  • Al aluminum
  • FIG. 14 is a graph in which the horizontal axis is the collector voltage and the vertical axis is the collector current.
  • FIG. 14 shows how the current-voltage characteristic deteriorates with the passage of time by continuously flowing a stress current through a semiconductor device of a comparative example provided with an IGBT.
  • the graph when the current starts to flow is shown by a solid line
  • the graph where 50 hours have passed since the current started to flow is shown by a broken line
  • the graph when 100 hours have passed since the current started to flow is shown by a dotted chain line. There is.
  • the current-voltage characteristic is remarkably deteriorated with the passage of time for passing the current. It is considered that this is due to the defect formed at the interface between the back surface of the semiconductor substrate and the silicide layer described above.
  • Ti / Al the metal layer (silicide metal) used to form the silicide layer formed in contact with the p-type semiconductor substrate containing SiC.
  • Si silicon-rich silicide region having a high Si content.
  • the silicide layer is not formed on the back surface of the semiconductor substrate in order to prevent the formation of defects, the connection resistance between the collector region and the collector electrode increases, and the performance of the semiconductor device deteriorates. Therefore, it is necessary to suppress defect formation in the silicidizing step.
  • FIG. 1 is a cross-sectional view showing the semiconductor device of the present embodiment.
  • the semiconductor device of this embodiment has a semiconductor substrate (epitaxial substrate) containing silicon carbide (SiC).
  • the semiconductor substrate has a structure in which a p + type collector region 3, an n-type buffer layer 4, and an n - type drift layer 5 are laminated in this order from the bottom.
  • the collector region 3 is a p-type semiconductor region containing, for example, Al (aluminum) as a dopant, and is formed on the lower surface of the semiconductor substrate.
  • the buffer layer 4 and the drift layer 5 are n-type semiconductor regions containing, for example, N (nitrogen) or P (phosphorus) as dopants.
  • the buffer layer 4 and the drift layer 5 are formed on the collector region 3 in the semiconductor substrate.
  • the semiconductor substrate is mainly composed of SiC.
  • the semiconductor substrate composed of the collector region 3, the buffer layer 4, and the drift layer 5 is located on the opposite side of the main surface (first main surface) which is the upper surface of the drift layer 5 and the lower surface of the collector region 3. It has a certain back surface (second main surface).
  • a plurality of p-shaped body layers 6 are formed so as to be separated from each other from the upper surface of the drift layer 5 (upper surface of the semiconductor substrate) to the intermediate depth of the drift layer 5. Further, an n + type emitter region (first emitter region) 7 and a p + type body layer contact region (second emitter region) 8 are formed from the upper surface of the body layer 6 to the intermediate depth of the body layer 6. Has been done. The emitter region 7 and the body layer contact region 8 are in contact with each other in the direction along the upper surface of the semiconductor substrate. The depths of the emitter region 7 and the body layer contact region 8 are almost the same.
  • a body layer 6 is interposed between the emitter region 7 and the drift layer 5 in the direction along the upper surface of the semiconductor substrate, and the emitter region 7 and the drift layer 5 are separated from each other.
  • the body layer 6 and the body layer contact region 8 are p-type semiconductor regions containing, for example, Al (aluminum) as a dopant, and the emitter region 7 is an n-type semiconductor region containing, for example, N (nitrogen) or P (phosphorus) as a dopant. Is.
  • a gate electrode 10 is formed on the semiconductor substrate via a gate insulating film 9 so as to cover the upper surface of the body layer 6 between the emitter region 7 and the drift layer 5.
  • the gate electrode 10 is formed so as to straddle at least directly above each of the drift layer 5, the body layer 6, and the emitter region 7 arranged on the upper surface of the semiconductor substrate.
  • the gate electrode 10 is formed on the semiconductor substrate via the gate insulating film 9 so as to cover the body layer 6 between the emitter region 7 and the drift layer 5.
  • the gate insulating film 9 is made of, for example, silicon oxide, and the gate electrode 10 is made of, for example, polysilicon.
  • the laminated film composed of the gate insulating film 9 and the gate electrode 10 is covered with the interlayer insulating film 11 formed on the gate electrode 10. That is, the side surface and the upper surface of the gate electrode 10 are covered with the interlayer insulating film 11.
  • the gate insulating film 9 may have a wider width than the gate electrode 10.
  • the interlayer insulating film 11 is formed with a through hole (connection hole) penetrating from the upper surface to the lower surface of the interlayer insulating film 11 at a position separated from the gate electrode 10. At the bottom of the through hole, the emitter region 7 and the body layer contact region 8 are exposed from the interlayer insulating film 11.
  • An emitter electrode 12 that covers the interlayer insulating film 11 is formed on the semiconductor substrate including the inside of the through hole. That is, the emitter electrode 12 is embedded in the through hole and is electrically connected to the emitter region 7 and the body layer contact region 8.
  • a silicide layer may be interposed between the emitter electrode 12, the emitter region 7 and the body layer contact region 8 at the bottom of the through hole.
  • the lower surface of the collector region 3 is covered with the silicide layer 2, and the lower surface of the silicide layer 2 is covered with the collector electrode 1.
  • the lower surface of the collector region 3 is in contact with the silicide layer 2, and the lower surface of the silicide layer 2 is in contact with the collector electrode 1.
  • the collector electrode 1 is electrically connected to the collector region 3 via the silicide layer 2.
  • the silicide layer 2 contains Al (aluminum), Ti (titanium) and Ni (nickel). Since the silicide layer 2 contains Al, the collector region 3 having Al as a dopant and the silicide layer 2 are ohmically connected. Further, the silicide layer 2 contains Ti, which is a metal that is more easily bonded to C (carbon) than Al. That is, C and Ti are easier to bond than when C and Al are bonded. As a result, Ti and C are combined to form TiC (titanium carbide) between the silicide layer 2 and the collector region 3. TiC is contained in the silicide layer 2.
  • the silicide layer 2 contains Ni, which is a metal that is more easily bonded to Si than Al. That is, Si and Ni are easier to bond than when Si and Al are bonded.
  • the silicide layer 2 may contain Mo (molybdenum) or Co (cobalt) instead of Ni as a metal that is more easily bonded to Si than Al.
  • Mo mobdenum
  • Co cobalt
  • Ni 2 Si is contained in the silicide layer 2.
  • the content of Ni in the silicide layer 2 is 10 at. % Or more, 33 at. Less than%.
  • the total content of Ni and Ti in the silicide layer 2 is 50 at.
  • the Al content in the silicide layer 2 is 50 at. Greater than%.
  • the content of Ni in the silicide layer 2 was set to 33 at.
  • the content of Al in the silicide layer 2 can be further increased. This enables low resistance ohmic connection between the silicide layer 2 containing a large amount of Al and the collector region 3 using Al as a dopant.
  • FIGS. 2 to 7 are cross-sectional views during the manufacturing process of the semiconductor device according to the present embodiment.
  • an n + type SiC (silicon carbide) substrate 13 made of SiC (silicon carbide) is prepared.
  • the SiC substrate 13 has a main surface and a back surface on the opposite side of the main surface.
  • a p + type collector region 3 an n-type buffer layer 4 and an n - type drift layer 5 are sequentially formed on the upper surface of the SiC substrate 13 by an epitaxial growth method.
  • the collector region 3 contains, for example, Al as a dopant.
  • the buffer layer 4 and the drift layer 5 contain, for example, N or P as a dopant.
  • a p-type body layer 6, an n + -type emitter region 7 and a p + -type body layer contact region 8 are formed on the upper surface of the drift layer 5 by, for example, an ion implantation method.
  • the formed portions of the body layer 6, the emitter region 7 and the body layer contact region 8 are as described with reference to FIG.
  • the gate insulating film 9 is formed by, for example, a thermal oxidation method or a CVD (Chemical Vapor Deposition) method.
  • a polysilicon film is deposited (formed) on the gate insulating film 9 by a CVD method or the like, and the polysilicon film is patterned using a photolithography technique and an etching method to form a gate electrode 10 made of the polysilicon film. can.
  • the interlayer insulating film 11 is formed on the drift layer 5 and the gate electrode 10 by the CVD method.
  • the interlayer insulating film 11 is made of, for example, silicon oxide.
  • a through hole penetrating the interlayer insulating film 11 is formed by using a photolithography technique and an etching method. As a result, the emitter region 7 and the body layer contact region 8 are exposed from the interlayer insulating film 11 at the bottom of the through hole.
  • the emitter electrode 12 is formed on the drift layer 5 including the inside of the through hole and on the interlayer insulating film 11 by a sputtering method or the like.
  • a part of the emitter electrode 12 is embedded in the through hole, and the emitter electrode 12 is electrically connected to the emitter region 7 and the body layer contact region 8.
  • the emitter electrode 12 contains, for example, Al.
  • a silicide layer may be formed to cover the upper surfaces of the emitter region 7 and the body layer contact region 8 exposed at the bottom of the through hole.
  • the silicide layer can be formed by a well-known salicide technique.
  • the lower surface of the collector region 3 is exposed by removing the SiC substrate 13 by the grinding process.
  • the semiconductor substrate (epitaxial substrate) formed by this which is composed of the collector region 3, the buffer layer 4, and the drift layer 5, has a main surface (first main surface) which is the upper surface of the drift layer 5 and a side opposite to the main surface. It is located in and has a back surface (second main surface) which is the lower surface of the collector region 3.
  • a semiconductor substrate including the collector region 3, the buffer layer 4, and the drift layer 5 is prepared.
  • the SiC substrate 13 is removed after forming a device structure such as a gate electrode on the semiconductor substrate, if the epitaxial substrate on the SiC substrate 13 has sufficient strength, FIG. As shown in the above, the SiC substrate 13 may be removed after the epitaxial layer is formed, and then the emitter region 7, the gate electrode 10, and the like may be formed.
  • the semiconductor substrate is turned upside down so that the back surface of the semiconductor substrate on which the collector region 3 is formed faces upward.
  • a metal layer 2a made of Ni and a metal layer 2b containing Ti and Al are sequentially formed on the back surface (upper surface of the collector region 3) of the semiconductor substrate.
  • the metal layers 2a and 2b can be formed by, for example, a sputtering method.
  • the collector region 3 is in contact with the metal layer 2a, and the collector region 3 and the metal layer 2b are separated from each other via the metal layer 2a.
  • the metal layer 2b covers the back surface of the semiconductor substrate and the upper surface of the collector region 3 (as shown in FIG. 4, the lower surface of the collector region 3 when the semiconductor substrate is not inverted).
  • the thickness of the metal layer 2a is smaller than the thickness of the metal layer 2b.
  • the thickness of the metal layer 2a is, for example, 10 nm, and the thickness of the metal layer 2b is, for example, 250 nm.
  • Co or Mo may be used as the material of the metal layer 2a. That is, the material of the metal layer 2a may be any metal that is more easily bonded to Si than Al.
  • the metal layer 2b may be a layer in which Ti and Al are mixed, or may be a laminated film of a Ti film and an Al film.
  • a metal layer 2a made of Ni an Al film and an Al film are used.
  • the metal layer 2b composed of the Al film and the Ti film is formed.
  • laser irradiation is performed from the metal layer 2b side toward the back surface of the semiconductor substrate on which the metal layers 2a and 2b are laminated, thereby performing laser annealing.
  • laser irradiation by performing the heat treatment by laser irradiation, only the vicinity of the back surface of the semiconductor substrate can be locally heated. Therefore, damage to the device structure on the main surface side (for example, the gate insulating film 9 and the emitter region 7) can be suppressed.
  • the metal layers 2a and 2b are reacted with the SiC constituting the semiconductor substrate to form the silicide layer 2. That is, the silicide layer 2 is in contact with the upper surface of the collector region 3.
  • the silicide layer 2 contains Si, Ni, Ti and Al. Since the heating time is short in laser annealing, the film thickness of the metal layer 2a in contact with the collector region 3 is set to less than 30 nm to ensure that the metal layer 2b and the collector region 3 not in contact with the collector region 3 are secured. Can be reacted with. However, if the film thickness of the metal layer 2a is less than 10 nm, the amount of Ni is small, so that the effect of the present embodiment described later is small. Therefore, the desirable range of the thickness of the metal layer 2a is 10 nm or more and less than 30 nm.
  • the thickness of the metal layer 2b is, for example, 200 to 300 nm.
  • the metal layer 2b contains Al
  • the collector region 3 having Al as a dopant and the silicide layer 2 are ohmically connected.
  • the silicide layer 2 contains Ti, which is a metal that is more easily bonded to C (carbon) than Al.
  • Ti and C are combined to form TiC (titanium carbide) between the silicide layer 2 and the collector region 3.
  • TiC titanium carbide
  • Ni and Si are combined to form Ni 2 Si.
  • Ni 2 Si is contained in the silicide layer 2.
  • the content of Ni in the silicide layer 2 is 10 at. % Or more, 33 at. Less than%.
  • the total content of Ni and Ti in the silicide layer 2 is 50 at. %,
  • the Al content in the silicide layer 2 is 50 at. Greater than%.
  • the content of Ni in the silicide layer 2 was set to 33 at. When it is less than%, the content of Al in the silicide layer 2 can be further increased. This enables low resistance ohmic connection between the silicide layer 2 containing a large amount of Al and the collector region 3 using Al as a dopant.
  • the collector electrode 1 in contact with the lower surface of the silicide layer 2 is formed.
  • the collector electrode 1 can be formed by, for example, a sputtering method.
  • the collector electrode is made of, for example, Al or Au (gold).
  • the collector electrode 1 is ohmically connected to the collector region 3 via the silicide layer 2.
  • the structure shown in FIG. 7 is obtained.
  • the IGBT of the present embodiment is completed.
  • ⁇ Effect of this embodiment> Next, the effect of this embodiment will be described.
  • FIG. 15 is a graph showing the distribution of Si in the depth direction in the IGBT of the comparative example.
  • FIG. 15 is a graph showing the relationship between the depth (distance) shown on the horizontal axis and the Si content shown on the vertical axis in the comparative example.
  • FIG. 15 shows a region 1A corresponding to the collector region and a region 1B corresponding to the silicide layer below the collector region.
  • the amount of Si in the IGBT of the comparative example is once lower in the silicide layer deeper than the collector layer, but is increased again in the deeper region in the silicide layer. That is, Si is unevenly distributed inside the silicide layer. Such uneven distribution of Si causes distortion (defects) in the interstitial spacing of SiC on the lower surface of the collector region.
  • a metal for example, Ni
  • a metal that is easier to bond with Si than Al is added as a material constituting the silicide layer 2 in contact with the lower surface of the collector electrode. That is, a metal that easily combines with Si is used as the silicide metal for forming the silicide layer.
  • Si and Ni for forming a compound are added to the interface between the semiconductor substrate made of SiC and the silicide layer, and laser annealing is performed on the interface.
  • FIG. 8 is a graph showing the relationship between the depth (distance) shown on the horizontal axis and the Si content shown on the vertical axis in the present embodiment.
  • FIG. 8 shows a region 1A corresponding to the collector region and a region 1B corresponding to the silicide layer below the collector region, as in FIG.
  • the uneven distribution of Si is suppressed by realizing a distribution in which the amount of Si gradually decreases in the silicide layer in the depth direction.
  • the Si content in the silicide layer gradually decreases from the interface between the silicide layer and the collector region toward the lower surface of the silicide layer. Therefore, it is possible to suppress the occurrence of distortion of the interstitial spacing at the interface between the semiconductor substrate and the silicide layer. As a result, defect formation at the interface can be suppressed.
  • the graph of FIG. 9 shows the change in the current-voltage characteristic due to energization in the IGBT of the present embodiment.
  • the horizontal axis of FIG. 9 is the collector voltage, and the vertical axis is the collector current.
  • the graph when the current starts to flow is shown by a solid line
  • the graph when 760 hours have passed since the current started to flow is shown by a broken line
  • the graph when 1000 hours have passed since the current started to flow is shown by a dotted chain line.
  • the IGBT of the present embodiment can suppress the deterioration of energization as compared with the comparative example described with reference to FIG. That is, in the present embodiment, by suppressing the occurrence of crystal defects, it is possible to realize a highly reliable IGBT in which conduction deterioration is suppressed.
  • a silicide layer containing a large amount of Al is required.
  • Al has a low density
  • the metal layer 2b shown in FIG. 5 has a large film thickness.
  • laser annealing has a short heating time because it suppresses the influence on the device structure. Therefore, it is important to make the reaction between the metal layer 2a and the semiconductor substrate as easy as possible.
  • the metal layer 2a is formed so as to be in contact with the semiconductor substrate, and laser annealing is performed in which the heating time is short, whereby the metal constituting the metal layer 2a and SiC are performed. A reliable reaction with the Si constituting the above is realized.
  • the silicide layer of the present embodiment is not only a planar type IGBT in which a gate electrode is formed on a flat upper surface of a semiconductor substrate, but also, for example, a trench type IGBT in which a trench gate electrode is provided on an upper surface of a semiconductor substrate. Is also applicable.
  • FIG. 10 shows a cross-sectional view of the trench type IGBT of this modified example.
  • a trench 14 is formed from the upper surface of the semiconductor substrate (epitaxial substrate) over the intermediate depth of the drift layer 5, and gate insulation is formed not only on the main surface of the semiconductor substrate but also in the trench 14. It differs from the structure shown in FIG. 1 in that the gate electrode 10 is formed via the film 9. That is, the gate electrode 10 is a trench gate electrode embedded in the trench 14. Further, here, the body layer 6 and the emitter region 7 above the body layer 6 are in contact with the trench 14. Other configurations are the same as those of the IGBT shown in FIG.
  • a trench 14 is formed in the trench 14.
  • the gate insulating film 9, the gate electrode 10, the silicide layer 2, the collector electrode 1, and the like are formed to form the IGBT of the present modification shown in FIG. be able to.
  • the trench 14 can be formed, for example, by forming a resist pattern on a semiconductor substrate using photolithography technology and performing dry etching using the resist pattern as an etching blocking mask.
  • the same effect as described above can be obtained by forming the silicide layer 2 of the present embodiment.
  • the material, conductive type, manufacturing conditions, etc. of each part are not limited to the description of the above-described embodiment, and it goes without saying that many modifications are possible for each.
  • the conductive type of the semiconductor substrate and the semiconductor region has been fixed and described, but the present invention is not limited to the conductive type described in the above-described embodiment.
  • the present invention can be widely used in a semiconductor device including an IGBT having a silicide layer and a method for manufacturing the same.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

コンタクト領域とシリサイド層との界面に欠陥が生じることを防ぎ、これにより、通電劣化を抑えることが可能な信頼性の高いＩＧＢＴを実現する。その手段として、半導体基板の下面に形成され、ＩＧＢＴを構成するコレクタ領域と、コレクタ領域の下面にシリサイド層を介して形成されたコレクタ電極とを有し、シリサイド層は、アルミニウムと、アルミニウムよりもシリコンと結合し易い第１金属と、アルミニウムよりも炭素と結合し易い第２金属とを含んでいる、半導体装置を提供する。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、特にＩＧＢＴに関する。
　ＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）を形成する際には、半導体基板とコレクタ電極との接続抵抗を低減するため、半導体基板の裏面にシリサイド層を形成してから、シリサイド層の下に金属から成るコレクタ電極を形成する場合がある。
　特許文献１（特開２０１８－５６５８４号公報）には、ＩＧＢＴを備えた半導体基板の裏面のｐ型コレクタ領域とコレクタ電極との間にシリサイド層を形成することが記載されている。特許文献１では、当該シリサイド層の材料にＮｉ、ＣｏまたはＴｉを用い、コレクタ電極の材料にＡｌ（アルミニウム）を用いることが記載されている。
　また、特許文献１には、ｐ型コレクタ領域およびｎ型バッファ領域に欠陥が導入されること起因してキャリアライフタイムが劣化することを防ぐため、ｐ型コレクタ領域が形成された基板の裏面に対しレーザアニールを行うことが記載されている。
特開２０１８－５６５８４号公報
　ｎ型のＳｉＣ基板上にＩＧＢＴを形成する場合、ＳｉＣ基板上にコレクタ領域であるｐ型層と、ドリフト領域であるｎ型層とを順にエピタキシャル成長法により形成し、その後ＳｉＣ基板を研削により除去し、ｐ型層の底面にシリサイド層を介してコレクタ電極を接続することが考えられる。しかし、このシリサイド層の形成の際には、ｐ型層の底面に欠陥が形成される可能性がある。このような欠陥は、半導体素子の通電劣化の原因となり得る。
　本発明の目的は、半導体装置の信頼性を向上させることにある。特に、コンタクト領域とシリサイド層との界面に欠陥が生じることを防ぎ、これにより、通電劣化を抑えることが可能な信頼性の高いＩＧＢＴを実現する。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　一実施の形態である半導体装置は、半導体基板と、前記半導体基板の下面に形成された、第１導電型のコレクタ領域と、前記半導体基板中において、前記コレクタ領域上に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、前記半導体基板の上面から、前記第１半導体領域の途中深さに亘って形成された、前記第１導電型の第２半導体領域と、前記第２半導体領域の上面から、前記第２半導体領域の途中深さに亘って形成され、前記第１半導体領域と離間する、前記第２導電型のエミッタ領域と、前記エミッタ領域と前記第１半導体領域との間の前記第２半導体領域を覆うように、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記コレクタ領域の下面に接して形成されたシリサイド層と、前記シリサイド層の下面に接して形成されたコレクタ電極と、を有し、前記コレクタ領域、前記エミッタ領域および前記ゲート電極は、絶縁ゲートバイポーラトランジスタを構成し、前記シリサイド層は、アルミニウムと、アルミニウムよりもシリコンと結合し易い第１金属と、アルミニウムよりも炭素と結合し易い第２金属とを含んでいるものである。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
　本発明によれば、半導体装置の信頼性を向上できる。特に、コンタクト領域とシリサイド層との界面に欠陥が生じることを防ぎ、通電劣化を抑えることが可能な信頼性の高いＩＧＢＴを実現できる。
実施の形態である半導体装置を示す断面図である。 実施の形態である半導体装置の製造工程中の断面図である。 図２に続く半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 実施の形態である半導体装置におけるシリサイド層内のＳｉ含有量を示すグラフである。 実施の形態である半導体装置における、通電による電流－電圧特性を示すグラフである。 実施の形態の変形例である半導体装置を示す断面図である。 比較例である半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 比較例である半導体装置における、通電による電流－電圧特性を示すグラフである。 比較例である半導体装置におけるシリサイド層内のＳｉ含有量を示すグラフである。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図などであってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。
　また、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなる。
　＜改善の余地の詳細＞
　以下に、図１１～図１４を用いて、改善の余地の詳細について説明する。図１１～図１３は、比較例である半導体装置の製造工程中の断面図である。図１４は、比較例である半導体装置における、通電による電流－電圧特性を示すグラフである。
　ここでは、半導体基板にＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）を形成する際、半導体基板の下面のコレクタ領域と、コレクタ電極との間にシリサイド層を形成することで欠陥が生じ、通電劣化が起きることについて説明する。本願でいう半導体基板とは、バルク基板のみならず、バルク基板およびバルク基板上に形成されたエピタキシャル層を含む積層基板、および、当該積層基板の下部のバルク基板を除去し、エピタキシャル層のみで構成されるエピタキシャル基板も含む。
　まず、図１１に示すように、比較例では、ＳｉＣ（炭化ケイ素）から成るｎ＋型のＳｉＣ（炭化ケイ素）基板１３を用意する。続いて、ＳｉＣ基板１３の上面上に、エピタキシャル成長法により、ｐ＋型のコレクタ領域３、ｎ型のバッファ層４およびｎ－型のドリフト層５を順に形成する。コレクタ領域３は、ドーパントとして例えばＡｌ（アルミニウム）を含んでいる。
　次に、図１２に示すように、ドリフト層５の上面にｐ型のボディ層６、ｎ＋型のエミッタ領域７およびｐ＋型のボディ層コンタクト領域８を形成する。続いて、ドリフト層５上に、ゲート絶縁膜９を介してゲート電極１０を形成した後、ゲート電極１０を覆う層間絶縁膜１１を形成する。続いて、層間絶縁膜１１を貫通する貫通孔を形成した後、層間絶縁膜１１上にエミッタ電極１２を形成する。エミッタ電極１２の一部は、当該貫通孔内に埋め込まれており、エミッタ領域７およびボディ層コンタクト領域８に電気的に接続されている。これにより、ゲート電極１０、エミッタ領域７およびコレクタ領域３を備えたＩＧＢＴを形成する。
　続いて、研削工程により、ＳｉＣ基板１３を除去し、これによりコレクタ領域３を露出させる。ＳｉＣを含む半導体基板にｎチャネルＩＧＢＴを形成する場合、半導体基板の裏面側はコレクタ領域３であるｐ型層となる。ここで、高品質なＳｉＣ基板はｎ型しか存在しない。このため、作製プロセスでは、上記のようにコレクタ領域３、バッファ層４およびドリフト層５から成る積層構造をすべてエピタキシャル成長法により形成し、バルク基板であるＳｉＣ基板１３を研削により除去する。
　次に、図１３に示すように、コレクタ領域３の下面にシリサイド層２０を形成した後、シリサイド層２０の下面に接するコレクタ電極１を形成する。コレクタ電極１は、シリサイド層２０を介してコレクタ領域３にオーミックに接続される。以上により、比較例のＩＧＢＴが完成する。
　上記シリサイド層２０を形成する際には、コレクタ領域３の下面に例えばＴｉ（チタン）およびＡｌ（アルミニウム）を含む金属層を堆積させた後、当該下面に対しレーザアニールを行うことで金属層と半導体基板とを反応させ、これによりシリサイド層２０を形成する。しかし、この工程では、半導体基板の裏面とシリサイド層２０との界面に欠陥が形成される可能性がある。
　ＩＧＢＴはバイポーラデバイスであり、キャリア再結合により図１４に示すような通電劣化が課題となる。図１４は、横軸をコレクタ電圧とし、縦軸をコレクタ電流としたグラフである。図１４では、ＩＧＢＴを備えた比較例の半導体装置にストレス電流を流し続けることで、時間の経過により電流－電圧特性が劣化する様子を示している。図１４では、電流を流し始めた際のグラフを実線で示し、電流を流し始めてから５０時間が経過したグラフを破線で示し、電流を流し始めてから１００時間が経過したグラフを一点鎖線で示している。
　図１４に示すように、比較例のＩＧＢＴでは、電流を流す時間の経過により電流－電圧特性が顕著に劣化している。これは、上述した半導体基板の裏面とシリサイド層との界面に形成された欠陥に起因すると考えられる。ＳｉＣを含むｐ型の半導体基板に接して形成するシリサイド層の形成に用いる金属層（シリサイドメタル）としては、Ｔｉ／Ａｌを用いることが考えられる。しかし、ＴｉまたはＡｌとＳｉ（シリコン）との化合物は生成されにくく、Ｓｉが固溶して、Ｓｉの含有率が高いＳｉリッチのシリサイド領域が形成される。その影響により、半導体基板とシリサイド層との界面近傍のＳｉＣの格子間間隔が歪み、上記欠陥が生じるものと考えらえる。
　これに対し、欠陥の形成を防ぐために、半導体基板の裏面にシリサイド層を形成しない場合、コレクタ領域とコレクタ電極との接続抵抗が増大し、半導体装置の性能が低下する。よって、シリサイド化工程における欠陥形成を抑制する必要がある。
　このように、半導体基板の裏面にシリサイド層を形成するＩＧＢＴでは、通電劣化を防ぐことが、改善の余地として存在する。
　そこで、本願の実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。
　（実施の形態）
　以下、ＳｉＣを含むＩＧＢＴを例とし、半導体装置について図面を用いて説明する。
　＜半導体装置の構造＞
　本実施の形態による半導体装置であるＩＧＢＴの構造について、図１を用いて説明する。図１は、本実施の形態の半導体装置を示す断面図である。
　図１に示すように、本実施の形態の半導体装置は、炭化ケイ素（ＳｉＣ）を含む半導体基板（エピタキシャル基板）を有している。半導体基板は、下から順にｐ＋型のコレクタ領域３、ｎ型のバッファ層４およびｎ－型のドリフト層５を積層した構造を有している。コレクタ領域３は、ドーパントとして例えばＡｌ（アルミニウム）を含むｐ型半導体領域であり、半導体基板の下面に形成されている。バッファ層４およびドリフト層５は、ドーパントとして例えばＮ（窒素）またはＰ（リン）を含むｎ型半導体領域である。バッファ層４およびドリフト層５は、半導体基板中においてコレクタ領域３上に形成されている。半導体基板は主にＳｉＣから成る。コレクタ領域３、バッファ層４およびドリフト層５から成る半導体基板は、ドリフト層５の上面である主面（第１主面）と、当該主面の反対側に位置し、コレクタ領域３の下面である裏面（第２主面）とを有している。
　ドリフト層５の上面（半導体基板の上面）からドリフト層５の途中深さに亘って、複数のｐ型のボディ層６が互いに離間して形成されている。また、ボディ層６の上面からボディ層６の途中深さに亘って、ｎ＋型のエミッタ領域（第１エミッタ領域）７およびｐ＋型のボディ層コンタクト領域（第２エミッタ領域）８が形成されている。エミッタ領域７およびボディ層コンタクト領域８は、半導体基板の上面に沿う方向において、互いに接している。エミッタ領域７およびボディ層コンタクト領域８のそれぞれの深さは、ほぼ同等である。半導体基板の上面に沿う方向において、エミッタ領域７とドリフト層５との間にはボディ層６が介在しており、エミッタ領域７とドリフト層５とは互いに離間している。ボディ層６およびボディ層コンタクト領域８は、ドーパントとして例えばＡｌ（アルミニウム）を含むｐ型半導体領域であり、エミッタ領域７は、ドーパントとして例えばＮ（窒素）またはＰ（リン）を含むｎ型半導体領域である。
　エミッタ領域７とドリフト層５との間のボディ層６の上面を覆うように、半導体基板上には、ゲート絶縁膜９を介してゲート電極１０が形成されている。ゲート電極１０は、少なくとも、半導体基板の上面において並ぶドリフト層５、ボディ層６およびエミッタ領域７のそれぞれの直上に跨って形成されている。言い換えれば、ゲート電極１０は、エミッタ領域７とドリフト層５との間のボディ層６を覆うように、半導体基板上にゲート絶縁膜９を介して形成されている。
　ゲート絶縁膜９は例えば酸化シリコンから成り、ゲート電極１０は例えばポリシリコンから成る。ゲート絶縁膜９およびゲート電極１０から成る積層膜は、ゲート電極１０上に形成された層間絶縁膜１１により覆われている。すなわち、ゲート電極１０の側面および上面は、層間絶縁膜１１により覆われている。ゲート絶縁膜９は、ゲート電極１０より広い幅を有していてもよい。
　層間絶縁膜１１には、ゲート電極１０と離間した位置において、層間絶縁膜１１の上面から下面に貫通する貫通孔（接続孔）が形成されている。当該貫通孔の底部には、エミッタ領域７およびボディ層コンタクト領域８が層間絶縁膜１１から露出している。当該貫通孔内を含む半導体基板上には、層間絶縁膜１１を覆うエミッタ電極１２が形成されている。つまり、エミッタ電極１２は当該貫通孔内に埋め込まれており、エミッタ領域７およびボディ層コンタクト領域８に電気的に接続されている。ここでは図示していないが、当該貫通孔の底部において、エミッタ電極１２とエミッタ領域７およびボディ層コンタクト領域８との間にはシリサイド層が介在していてもよい。
　コレクタ領域３の下面は、シリサイド層２に覆われており、シリサイド層２の下面は、コレクタ電極１により覆われている。コレクタ領域３の下面はシリサイド層２に接し、シリサイド層２の下面はコレクタ電極１に接している。コレクタ電極１は、シリサイド層２を介してコレクタ領域３に電気的に接続されている。
　シリサイド層２は、Ａｌ（アルミニウム）、Ｔｉ（チタン）およびＮｉ（ニッケル）を含んでいる。シリサイド層２が、Ａｌを含んでいることにより、Ａｌをドーパントとして有するコレクタ領域３とシリサイド層２とはオーミックに接続される。また、シリサイド層２は、Ａｌに比べて、よりＣ（炭素）と結合し易い金属であるＴｉを含んでいる。すなわち、ＣとＴｉとは、ＣとＡｌとが結合する場合よりも結合し易い。これにより、シリサイド層２とコレクタ領域３との間では、ＴｉとＣとが結びついてＴｉＣ（炭化チタン）が形成されている。ＴｉＣは、シリサイド層２中に含まれている。
　また、本実施の形態の主な特徴の１つとして、シリサイド層２は、Ａｌに比べて、よりＳｉに結合し易い金属であるＮｉを含んでいる。すなわち、ＳｉとＮｉとは、ＳｉとＡｌとが結合する場合よりも結合し易い。シリサイド層２は、ＡｌよりもＳｉに結合し易い金属として、Ｎｉの代わりにＭｏ（モリブデン）またはＣｏ（コバルト）を含んでいてもよい。シリサイド層２とコレクタ領域３との間では、ＮｉとＳｉとが結びついてＮｉ２Ｓｉが形成されている。Ｎｉ２Ｓｉは、シリサイド層２中に含まれている。シリサイド層２中のＮｉの含有量は１０ａｔ．％以上、３３ａｔ．％未満である。また、シリサイド層２中のＮｉとＴｉとの合計含有量は５０ａｔ．％未満であり、シリサイド層２中のＡｌの含有量は５０ａｔ．％より大きい。このように、シリサイド層２中のＮｉの含有量を３３ａｔ．％未満とすることで、シリサイド層２中のＡｌの含有量をより多くすることができる。これにより、Ａｌを多く含んだシリサイド層２と、Ａｌをドーパントとするコレクタ領域３との低抵抗オーミック接続が可能となる。
　＜半導体装置の製造方法＞
　以下に、図２～図７を用いて、本実施の形態の半導体装置の製造方法について説明する。図２～図７は、本実施の形態である半導体装置の製造工程中の断面図である。
　まず、図２に示すように、ＳｉＣ（炭化ケイ素）から成るｎ＋型のＳｉＣ（炭化ケイ素）基板１３を用意する。ＳｉＣ基板１３は、主面と、主面の反対側の裏面とを有している。続いて、ＳｉＣ基板１３の上面上に、エピタキシャル成長法により、ｐ＋型のコレクタ領域３、ｎ型のバッファ層４およびｎ－型のドリフト層５を順に形成する。コレクタ領域３は、ドーパントとして例えばＡｌを含んでいる。バッファ層４およびドリフト層５は、ドーパントとして例えばＮまたはＰを含んでいる。
　次に、図３に示すように、ドリフト層５の上面にｐ型のボディ層６、ｎ＋型のエミッタ領域７およびｐ＋型のボディ層コンタクト領域８を、例えばイオン注入法により形成する。ボディ層６、エミッタ領域７およびボディ層コンタクト領域８の形成箇所は、図１を用いて説明した通りである。
　続いて、ドリフト層５上に、ゲート絶縁膜９を介してゲート電極１０を形成する。ゲート絶縁膜９は、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法などにより形成する。ゲート絶縁膜９上にＣＶＤ法などによりポリシリコン膜を堆積（形成）し、当該ポリシリコン膜をフォトリソグラフィ技術およびエッチング法を用いてパターニングすることで、当該ポリシリコン膜から成るゲート電極１０を形成できる。
　続いて、例えばＣＶＤ法により、ドリフト層５上およびゲート電極１０上に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば酸化シリコンから成る。続いて、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜１１を貫通する貫通孔を形成する。これにより、当該貫通孔の底部には、エミッタ領域７およびボディ層コンタクト領域８が層間絶縁膜１１から露出する。続いて、スパッタリング法などにより、当該貫通孔内を含むドリフト層５上、および、層間絶縁膜１１上にエミッタ電極１２を形成する。エミッタ電極１２の一部は、当該貫通孔内に埋め込まれており、エミッタ電極１２はエミッタ領域７およびボディ層コンタクト領域８に電気的に接続されている。エミッタ電極１２は、例えばＡｌを含む。エミッタ電極１２を形成する前に、貫通孔の底部で露出するエミッタ領域７およびボディ層コンタクト領域８の上面を覆うシリサイド層を形成してもよい。シリサイド層は、周知のサリサイド技術により形成することができる。
　これにより、ゲート電極１０、エミッタ領域７およびコレクタ領域３を備えたＩＧＢＴを形成する。
　次に、図４に示すように、研削工程によりＳｉＣ基板１３を除去することで、コレクタ領域３の下面を露出させる。これにより形成された、コレクタ領域３、バッファ層４およびドリフト層５から成る半導体基板（エピタキシャル基板）は、ドリフト層５の上面である主面（第１主面）と、当該主面の反対側に位置し、コレクタ領域３の下面である裏面（第２主面）とを有している。これにより、コレクタ領域３、バッファ層４およびドリフト層５から成る半導体基板を用意する。
　なお、ここでは、半導体基板上のゲート電極などのデバイス構造を形成してからＳｉＣ基板１３を除去することについて説明したが、ＳｉＣ基板１３上のエピタキシャル基板が十分な強度を有する場合は、図２に示すようにエピタキシャル層を形成した後にＳｉＣ基板１３を除去し、その後、エミッタ領域７およびゲート電極１０などを形成してもよい。
　続いて、半導体基板の上下を反転させ、コレクタ領域３が形成された半導体基板の裏面を上方に向ける。
　次に、図５に示すように、半導体基板の裏面（コレクタ領域３の上面）上に、Ｎｉから成る金属層２ａと、ＴｉおよびＡｌを含む金属層２ｂとを順に形成する。金属層２ａ、２ｂは、例えばスパッタリング法により形成できる。ここで、コレクタ領域３は金属層２ａに接しており、コレクタ領域３と金属層２ｂとは、金属層２ａを介して離間している。金属層２ｂは、半導体基板の裏面とコレクタ領域３の上面（図４に示すように、半導体基板を反転させていない場合における、コレクタ領域３の下面）を覆っている。金属層２ａの厚さは、金属層２ｂの厚さよりも小さい。ここでは、金属層２ａの厚さは、例えば１０ｎｍであり、金属層２ｂの厚さは、例えば２５０ｎｍである。金属層２ａの材料には、ＣｏまたはＭｏを用いてもよい。つまり、金属層２ａの材料は、Ａｌに比べて、よりＳｉに結合し易い金属であればよい。
　金属層２ｂは、ＴｉおよびＡｌが混在する層であってもよく、Ｔｉ膜とＡｌ膜との積層膜であってもよい、ここでは、例えば、Ｎｉから成る金属層２ａ上に、Ａｌ膜とＴｉ膜とを順に積層することで、当該Ａｌ膜および当該Ｔｉ膜から成る金属層２ｂを形成している。
　続いて、金属層２ｂ側から、金属層２ａ、２ｂが積層された半導体基板の裏面に向かって、レーザ照射を行い、これによりレーザアニールを行う。ここではレーザ照射による熱処理を行うことで、半導体基板の裏面近傍のみを局所的に加熱することができる。このため、主面側のデバイス構造（例えばゲート絶縁膜９およびエミッタ領域７など）へのダメージを抑制できる。
　図６に示すように、上記レーザアニールにより、金属層２ａ、２ｂと半導体基板を構成するＳｉＣとを反応させて、シリサイド層２を形成する。つまり、シリサイド層２は、コレクタ領域３の上面と接している。シリサイド層２は、Ｓｉ、Ｎｉ、ＴｉおよびＡｌを含んでいる。レーザアニールでは加熱時間が短時間であるため、コレクタ領域３と接している金属層２ａの膜厚を３０ｎｍ未満とすることで、コレクタ領域３と接していない金属層２ｂとコレクタ領域３とを確実に反応させることができる。ただし、金属層２ａの膜厚が１０ｎｍ未満だと、Ｎｉの量が少ないため、後述する本実施の形態の効果が小さい。そのため、金属層２ａの厚さの望ましい範囲は、１０ｎｍ以上３０ｎｍ未満である。また、金属層２ｂの厚さは、例えば２００～３００ｎｍである。
　金属層２ｂがＡｌを含んでいることにより、Ａｌをドーパントとして有するコレクタ領域３とシリサイド層２とはオーミックに接続される。また、シリサイド層２は、Ａｌに比べて、よりＣ（炭素）と結合し易い金属であるＴｉを含んでいる。これにより、シリサイド層２とコレクタ領域３との間では、ＴｉとＣとが結びついてＴｉＣ（炭化チタン）が形成されている。ＴｉＣは、シリサイド層２中に含まれている。
　シリサイド層２とコレクタ領域３との間では、ＮｉとＳｉとが結びついてＮｉ２Ｓｉが形成されている。Ｎｉ２Ｓｉは、シリサイド層２中に含まれている。シリサイド層２中のＮｉの含有量は１０ａｔ．％以上、３３ａｔ．％未満である。また、シリサイド層２中のＮｉとＴｉとの合計含有量は５０ａｔ．％未満であり、シリサイド層２中のＡｌの含有量は５０ａｔ．％より大きい。このように、シリサイド層２中のＮｉの含有量を３３ａｔ．％未満とすることで、シリサイド層２中のＡｌの含有量をより多くすることができる。これにより、Ａｌを多く含んだシリサイド層２と、Ａｌをドーパントとするコレクタ領域３との低抵抗オーミック接続が可能となる。
　次に、図７に示すように、シリサイド層２の下面に接するコレクタ電極１を形成する。コレクタ電極１は、例えばスパッタリング法により形成できる。コレクタ電極は、例えばＡｌまたはＡｕ（金）などにより構成されている。コレクタ電極１は、シリサイド層２を介してコレクタ領域３にオーミックに接続される。その後、半導体基板の上下を反転させることで、図７に示す構造を得る。以上により、本実施の形態のＩＧＢＴが完成する。
　＜本実施の形態の効果＞
　次に、本実施の形態の効果を説明する。
　図１１～図１４に示す比較例を用いて説明したように、ＩＧＢＴにおいては、半導体基板の裏面とシリサイド層との界面に生じる欠陥に起因する通電劣化を防ぐことが、改善の余地として存在する。
　ここで、図１５に、比較例のＩＧＢＴにおけるＳｉの深さ方向の分布をグラフで示す。図１５は、比較例において、横軸に示す深さ（距離）と、縦軸に示すＳｉ含有量との関係を示すグラフである。図１５では、コレクタ領域に相当する領域１Ａと、コレクタ領域の下のシリサイド層に相当する領域１Ｂとを示している。
　図１５に示すように、比較例のＩＧＢＴにおけるＳｉの量は、コレクタ層より深いシリサイド層内で一度低くなるが、シリサイド層内のさらに深い領域で再び多くなっている。つまり、シリサイド層の内部でＳｉが偏在している。このようなＳｉの偏在は、コレクタ領域の下面でＳｉＣの格子間間隔の歪み（欠陥）を発生させる。
　そこで、本実施の形態では比較例とは異なり、コレクタ電極の下面に接するシリサイド層２を構成する材料として、ＡｌよりもＳｉと結合し易い金属（例えばＮｉ）を添加している。すなわち、Ｓｉと化合し易い金属をシリサイド層形成用のシリサイドメタルとして用いる。また、ここでは、Ｓｉと化合物を作るＮｉをＳｉＣから成る半導体基板とシリサイド層との界面に加え、その上でレーザアニールを行っている。
　これにより、図８に示すような、Ｓｉが深さ方向においてシリサイド層内で単調に減少する分布を実現している。図８は、本実施の形態において、横軸に示す深さ（距離）と、縦軸に示すＳｉ含有量との関係を示すグラフである。図８では、図１５と同様に、コレクタ領域に相当する領域１Ａと、コレクタ領域の下のシリサイド層に相当する領域１Ｂとを示している。
　すなわち、図８に示すように、Ｓｉの量が深さ方向においてシリサイド層内において徐々に減少するような分布を実現してＳｉの偏在を抑制している。言い換えれば、シリサイド層中におけるＳｉの含有量は、シリサイド層とコレクタ領域との界面から、シリサイド層の下面に向かって徐々に減少している。よって、半導体基板とシリサイド層との界面での格子間間隔の歪みの発生を抑制することができる。その結果、当該界面での欠陥形成を抑制できる。
　図９のグラフに、本実施の形態のＩＧＢＴにおける、通電による電流－電圧特性の変化を示す。図９の横軸はコレクタ電圧であり、縦軸はコレクタ電流である。図９では、電流を流し始めた際のグラフを実線で示し、電流を流し始めてから７６０時間が経過したグラフを破線で示し、電流を流し始めてから１０００間が経過したグラフを一点鎖線で示している。ただし、図９内のそれらの３つのグラフにおいて、電流－電圧特性の差は殆どない。このことから、図１４を用いて説明した比較例に比べ、本実施の形態のＩＧＢＴは、通電劣化を抑えることが可能であることが分かる。すなわち、本実施の形態では、結晶欠陥の発生を抑制することで、通電劣化を抑えた信頼性の高いＩＧＢＴを実現できる。
　また、Ａｌがドーパントとなるｐ型のＳｉＣ半導体基板とオーミック接続をとるためには、Ａｌを多量に含んだシリサイド層が必要となる。ただし、Ａｌは密度が小さいため、図５に示す金属層２ｂは膜厚が大きくなる。また、レーザアニールはデバイス構造への影響を抑えるため、加熱時間が短時間である。このため、金属層２ａと半導体基板とを極力反応し易くすることが重要となる。
　そこで、本実施の形態の半導体装置の製造工程では、金属層２ａを半導体基板に接するように形成し、加熱時間が短時間であるレーザアニールを行うことで、金属層２ａを構成する金属とＳｉＣを構成するＳｉとの確実な反応を実現している。
　＜変形例＞
　本実施の形態は、半導体基板の裏面側の構造に係るものであるため、半導体基板の主面側の構造は種々変更可能である。すなわち、本実施の形態のシリサイド層は、半導体基板の平坦な上面上にゲート電極を形成したプレーナ型のＩＧＢＴのみならず、例えば、半導体基板の上面にトレンチゲート電極を設けたトレンチ型のＩＧＢＴにも適用可能である。
　図１０に、本変形例のトレンチ型のＩＧＢＴの断面図を示す。図１０に示すＩＧＢＴは、半導体基板（エピタキシャル基板）の上面から、ドリフト層５の途中深さに亘ってトレンチ１４が形成され、半導体基板の主面上のみならずトレンチ１４内にも、ゲート絶縁膜９を介してゲート電極１０が形成されている点で、図１に示す構造とは異なる。すなわち、ゲート電極１０は、トレンチ１４内に埋め込まれたトレンチゲート電極である。また、ここでは、ボディ層６と、その上のエミッタ領域７とは、トレンチ１４に接している。他の構成は、図１に示すＩＧＢＴと同様である。
　半導体装置の製造工程では、図２を用いて説明した工程を行った後、例えばボディ層６、エミッタ領域７およびボディ層コンタクト領域８を形成した後であって、ゲート絶縁膜９を形成する前にトレンチ１４を形成する。その後、図３～図６を用いて説明したように、ゲート絶縁膜９、ゲート電極１０、シリサイド層２およびコレクタ電極１などを形成することで、図１０に示す本変形例のＩＧＢＴを形成することができる。トレンチ１４は、例えば、半導体基板上にフォトリソグラフィ技術を用いてレジストパターンを形成し、当該レジストパターンをエッチング阻止マスクとして用いてドライエッチングを行うことで、形成することができる。
　このように、トレンチ型のＩＧＢＴにおいても、本実施の形態のシリサイド層２を形成することで、上記と同様の効果を得ることができる。
　以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　例えば、各部の材質、導電型、および製造条件などは前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることはいうまでもない。ここでは、説明の都合上、半導体基板および半導体領域の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
　本発明は、シリサイド層を有するＩＧＢＴを備えた半導体装置およびその製造方法に幅広く利用することができる。
１　　コレクタ電極
２　　シリサイド層
２ａ、２ｂ　　金属層
３　　コレクタ領域
４　　バッファ層
５　　ドリフト層
６　　ボディ層
７　　エミッタ領域
８　　ボディ層コンタクト領域
９　　ゲート絶縁膜
１０　　ゲート電極

Claims (12)

  1. 　半導体基板と、
    　前記半導体基板の下面に形成された、第１導電型のコレクタ領域と、
    　前記半導体基板中において、前記コレクタ領域上に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、
    　前記半導体基板の上面から、前記第１半導体領域の途中深さに亘って形成された、前記第１導電型の第２半導体領域と、
    　前記第２半導体領域の上面から、前記第２半導体領域の途中深さに亘って形成され、前記第１半導体領域と離間する、前記第２導電型のエミッタ領域と、
    　前記エミッタ領域と前記第１半導体領域との間の前記第２半導体領域を覆うように、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、
    　前記コレクタ領域の下面に接して形成されたシリサイド層と、
    　前記シリサイド層の下面に接して形成されたコレクタ電極と、
    を有し、
    　前記コレクタ領域、前記エミッタ領域および前記ゲート電極は、絶縁ゲートバイポーラトランジスタを構成し、
    　前記シリサイド層は、アルミニウムと、アルミニウムよりもシリコンと結合し易い第１金属と、アルミニウムよりも炭素と結合し易い第２金属とを含んでいる、半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記シリサイド層中において、前記第１金属の含有量は、３３ａｔ．％未満である、半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記シリサイド層中において、前記第１金属の含有量は、１０ａｔ．％以上である、半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記第１金属は、ニッケル、コバルトまたはモリブデンである、半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記シリサイド層中におけるシリコンの含有量は、前記シリサイド層と前記コレクタ領域との界面から、前記シリサイド層の下面に向かって徐々に減少している、半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記半導体基板は、炭化ケイ素を含む、半導体装置。
  7. （ａ）主面と、前記主面の反対側の裏面とを備え、前記裏面に形成された第１導電型のコレクタ領域と、前記コレクタ領域上に形成された、前記第１導電型とは異なる第２導電型の第１半導体領域とを有する半導体基板を用意する工程、
    （ｂ）前記半導体基板の上面から、前記第１半導体領域の途中深さに亘って、前記第１導電型の第２半導体領域を形成する工程、
    （ｃ）前記第２半導体領域の上面から、前記第２半導体領域の途中深さに亘って、前記第２導電型のエミッタ領域を、前記第１半導体領域と離間させて形成する工程、
    （ｄ）前記エミッタ領域と前記第１半導体領域との間の前記第２半導体領域を覆うように、前記半導体基板上に絶縁膜を介してゲート電極を形成する工程、
    （ｅ）前記（ａ）工程の後、前記コレクタ領域の下面に接するシリサイド層を形成する工程、
    （ｆ）前記（ｅ）工程の後、前記シリサイド層の下面に接するコレクタ電極を形成する工程、
    を有し、
    　前記コレクタ領域、前記エミッタ領域および前記ゲート電極は、絶縁ゲートバイポーラトランジスタを構成し、
    　前記シリサイド層は、アルミニウムと、アルミニウムよりもシリコンと結合し易い第１金属と、アルミニウムよりも炭素と結合し易い第２金属とを含んでいる、半導体装置の製造方法。
  8. 　請求項７に記載の半導体装置の製造方法において、
    　前記（ｅ）工程は、
    （ｅ１）前記コレクタ領域の下面に接し、前記第１金属を含む第１金属層を形成する工程、
    （ｅ２）前記第１金属層の下面を覆い、アルミニウムおよび前記第２金属を含む第２金属層を形成する工程、
    （ｅ３）熱処理を行うことで、前記半導体基板、前記第１金属層および前記第２金属層を反応させ、前記シリサイド層を形成する工程、
    を含む、半導体装置の製造方法。
  9. 　請求項８に記載の半導体装置の製造方法において、
    　前記（ｅ３）工程では、前記第２金属層側から前記半導体基板の前記下面に向かってレーザを照射することで前記熱処理を行う、半導体装置の製造方法。
  10. 　請求項８に記載の半導体装置の製造方法において、
    　前記第１金属層の膜厚は、３０ｎｍ未満である、半導体装置の製造方法。
  11. 　請求項１０に記載の半導体装置の製造方法において、
    　前記第１金属層の膜厚は、１０ｎｍ以上である、半導体装置の製造方法。
  12. 　請求項７に記載の半導体装置の製造方法において、
    　前記第１金属は、ニッケル、コバルトまたはモリブデンである、半導体装置の製造方法。
PCT/JP2021/021235 2020-06-26 2021-06-03 半導体装置およびその製造方法 WO2021261203A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202180032221.5A CN115552634A (zh) 2020-06-26 2021-06-03 半导体装置以及其制造方法
US17/922,428 US20230197782A1 (en) 2020-06-26 2021-06-03 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-110224 2020-06-26
JP2020110224A JP7478604B2 (ja) 2020-06-26 2020-06-26 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
WO2021261203A1 true WO2021261203A1 (ja) 2021-12-30

Family

ID=79282575

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/021235 WO2021261203A1 (ja) 2020-06-26 2021-06-03 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US20230197782A1 (ja)
JP (1) JP7478604B2 (ja)
CN (1) CN115552634A (ja)
WO (1) WO2021261203A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023139824A1 (ja) 2022-01-20 2023-07-27 三菱ケミカル株式会社 蛍光体、発光装置、照明装置、画像表示装置及び車両用表示灯

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011044688A (ja) * 2009-07-21 2011-03-03 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2013058603A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013058602A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置の製造方法
WO2016030963A1 (ja) * 2014-08-26 2016-03-03 株式会社日立製作所 ４ｈ－ＳｉＣ 絶縁ゲートバイポーラトランジスタ、その製造方法、および電力変換装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6616691B2 (ja) 2016-01-18 2019-12-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011044688A (ja) * 2009-07-21 2011-03-03 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2013058603A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013058602A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置の製造方法
WO2016030963A1 (ja) * 2014-08-26 2016-03-03 株式会社日立製作所 ４ｈ－ＳｉＣ 絶縁ゲートバイポーラトランジスタ、その製造方法、および電力変換装置

Also Published As

Publication number Publication date
CN115552634A (zh) 2022-12-30
JP2022007318A (ja) 2022-01-13
JP7478604B2 (ja) 2024-05-07
US20230197782A1 (en) 2023-06-22

Similar Documents

Publication Publication Date Title
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
JP4291875B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JP4965576B2 (ja) 半導体装置及びその製造方法
JP5391643B2 (ja) 炭化珪素半導体装置およびその製造方法
US8674374B2 (en) Silicon carbide semiconductor device and method for manufacturing same
JP7103444B2 (ja) 炭化珪素半導体素子
CN112466752A (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
JP2011060901A (ja) 半導体装置および半導体装置の製造方法
JP5802492B2 (ja) 半導体素子及びその製造方法
WO2021261203A1 (ja) 半導体装置およびその製造方法
JP6500912B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR100619603B1 (ko) 이중산화막을 갖는 고내압 탄화규소 쇼트키 다이오드 소자및 그 제조방법
JP6686581B2 (ja) 炭化珪素半導体素子および炭化珪素半導体素子の製造方法
JP2021150406A (ja) 炭化珪素半導体装置
JP5233173B2 (ja) 半導体装置の製造方法
JP2021068741A (ja) 半導体装置
JP7462394B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7490995B2 (ja) 炭化珪素半導体装置
US20230009078A1 (en) Method of manufacturing silicon carbide semiconductor device
JP5991629B2 (ja) 半導体装置および半導体装置の製造方法
JP2017168679A (ja) 炭化珪素半導体素子および炭化珪素半導体素子の製造方法
JP2024011314A (ja) スイッチング素子とその製造方法
JP2022163580A (ja) スイッチング素子の製造方法
JP2021093522A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21828499

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21828499

Country of ref document: EP

Kind code of ref document: A1