JP2022163580A - スイッチング素子の製造方法 - Google Patents

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洋平 岩橋
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Abstract

【課題】 ゲート電極を覆う絶縁膜の耐圧を確保しつつ、その膜厚を低減することができる技術を提供する。【解決手段】 スイッチング素子（１０）の製造方法は、半導体基板（１２）の上面にトレンチ（２２）を形成する工程と、トレンチの内面を覆うゲート絶縁膜（２４）を形成する工程と、トレンチの内部にゲート電極（２６）を形成する工程であって、ゲート電極の上面が半導体基板の上面よりも下側に位置するようにゲート電極を形成する工程と、ゲート電極の上面を酸化させることにより酸化膜（４０）を形成する工程と、酸化膜の上面に気相成長によって層間絶縁膜（２８）を形成する工程であって、層間絶縁膜の上面が半導体基板の上面よりも下側に位置するように層間絶縁膜を形成する前記工程と、層間絶縁膜の上面よりも上側に位置するトレンチの側面と半導体基板の上面で半導体基板に接する上部電極（７０）を形成する工程、を備える。【選択図】図１

Description

本明細書に開示の技術は、スイッチング素子の製造方法に関する。
特許文献１に開示のスイッチング素子は、半導体基板と、半導体基板の上面に設けられたトレンチと、トレンチの内面を覆うゲート絶縁膜と、トレンチ内に配置されたゲート電極と、ゲート電極の上面を覆う層間絶縁膜を有している。このスイッチング素子の製造方法では、トレンチの内面にゲート絶縁膜を形成した後、ゲート電極の上面が半導体基板の上面よりも下側に位置するようにゲート電極を形成する。その後、半導体基板の上面とトレンチの内部にＣＶＤ技術を利用して絶縁層を堆積させる。その後、絶縁層をエッチングすることにより、トレンチ内部に埋め込まれた層間絶縁膜を形成する。
特開２００５－２０９８０７号公報
特許文献１の製造方法では、層間絶縁膜の耐圧を確保するために、厚い層間絶縁膜を形成しなければならない。本明細書では、ゲート電極を覆う絶縁膜の耐圧を確保しつつ、その膜厚を低減することができる技術を提供する。
本明細書が開示するスイッチング素子（１０）の製造方法は、半導体基板（１２）の上面（１２ａ）にトレンチ（２２）を形成する工程と、前記トレンチの内面を覆うゲート絶縁膜（２４）を形成する工程と、前記トレンチの内部にゲート電極（２６）を形成する工程であって、前記ゲート電極の上面が前記半導体基板の前記上面よりも下側に位置するように前記ゲート電極を形成する前記工程と、前記ゲート電極の上面を酸化させることにより酸化膜（４０）を形成する工程と、前記酸化膜の上面に気相成長によって層間絶縁膜（２８）を形成する工程であって、前記層間絶縁膜の上面が前記半導体基板の前記上面よりも下側に位置するように前記層間絶縁膜を形成する前記工程と、前記層間絶縁膜の前記上面よりも上側に位置する前記トレンチの側面と前記半導体基板の前記上面で前記半導体基板に接する上部電極（７０）を形成する工程、を備える。
なお、酸化膜の上面に気相成長によって層間絶縁膜を形成する工程は、気相成長の時間を調整することによって層間絶縁膜の上面を半導体基板の上面よりも下側に位置させてもよい。また、この工程では、気相成長によって半導体基板の上面よりも上側まで達する層間絶縁膜を形成し、その後、層間絶縁膜をエッチングすることによって層間絶縁膜の上面を半導体基板の上面よりも下側に位置させてもよい。
上記の製造方法では、ゲート電極を酸化させることにより酸化膜を形成する。これにより、ゲート電極の上面が酸化膜によって覆われる。その後、酸化膜の上面に層間絶縁膜を気相成長させることにより、ゲート電極を覆う二層の絶縁膜を形成する。ゲート電極を酸化させることによって形成される酸化膜は、気相成長によって形成される層間絶縁膜と比較して、水素等の不純物の含有量が低く、緻密性が高い。このため、この酸化膜は高い耐圧を有する。酸化膜によって耐圧が確保されるため、続く気相成長によって形成される層間絶縁膜の膜厚を薄くすることができる。このように、上記の製造方法では、ゲート電極を覆う絶縁膜の耐圧を確保しつつ、全体として絶縁膜の膜厚を低減することができる。したがって、層間絶縁膜の上部のトレンチの側面と上部電極との接触面積を広くすることができ、上部電極と半導体基板のコンタクト抵抗を低減することができる。
実施例１のスイッチング素子の斜視図。 図１の平面ＩＩにおける断面図 図１の平面ＩＩＩにおける断面図。 実施例１のスイッチング素子の製造工程を説明するための図。 実施例１のスイッチング素子の製造工程を説明するための図。 実施例１のスイッチング素子の製造工程を説明するための図。 実施例１のスイッチング素子の製造工程を説明するための図。 実施例１のスイッチング素子の製造工程を説明するための図。 実施例１のスイッチング素子の製造工程を説明するための図。 実施例１のスイッチング素子の製造工程を説明するための図。 実施例１のスイッチング素子の製造工程を説明するための図。 実施例１のスイッチング素子の製造工程を説明するための図。 実施例１のスイッチング素子の製造工程を説明するための図。 実施例２のスイッチング素子の製造工程を説明するための図。
本明細書が開示する技術要素を、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の製造方法では、前記半導体基板が、炭化シリコンによって構成されていてもよい。前記半導体基板が、ｎ型のドリフト領域と、前記ドリフト領域上に配置されたｐ型のボディ領域と、前記ボディ領域上に配置されたｎ型のソース領域を有していてもよい。前記トレンチを形成する前記工程では、前記ソース領域と前記ボディ領域を貫通して前記ドリフト領域に達するトレンチを形成してもよい。前記酸化膜を形成する前記工程では、前記酸化膜と前記ボディ領域との間の前記トレンチの側面に沿う距離Ｌが、前記ゲート電極を酸化させるときの酸化種の前記ゲート絶縁膜内への拡散距離をＡとしたときに、Ｌ＞２．７×Ａの関係を満たすように、前記ゲート電極の前記上面を酸化させてもよい。
上記の製造方法では、ゲート電極を酸化させる際の酸化種（例えば、酸素）が、ボディ領域に到達し難い。すなわち、ゲート電極を酸化させるときに、ゲート絶縁膜に接する範囲のボディ領域（すなわち、チャネルが形成される領域）が酸化され難く、ボディ領域とゲート絶縁膜の界面に欠陥が生じ難い。このため、この製造方法によれば、安定したゲート閾値を有するスイッチング素子を製造することができる。
前記トレンチを形成する前記工程は、前記トレンチの側面と前記半導体基板の前記上面との境界部を曲面化する工程をさらに有してもよい。
上記の製造方法では、トレンチの側面から半導体基板の上面に跨って金属層等を成膜する際に、当該金属層の成膜性が向上し、製造されるスイッチング素子の信頼性が向上する。
（実施例１）
図１～図３は、実施例１のスイッチング素子１０を示している。スイッチング素子１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。スイッチング素子１０は、半導体基板１２を有している。半導体基板１２は、炭化シリコン（ＳｉＣ）によって構成されている。ただし、半導体基板１２を構成する材料は特に限定されず、例えば、シリコン（Ｓｉ）や窒化ガリウム（ＧａＮ）等の他の半導体材料であってもよい。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図２は図１のＩＩ－ＩＩ線における断面図であり、図３は図１のＩＩＩ－ＩＩＩ線における断面図である。図２及び図３に示すように、半導体基板１２の上面１２ａ上には、ソース電極７０が設けられている。図１では、ソース電極７０の図示を省略している。
半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、複数のトレンチ２２は、上面１２ａにおいて、互いに平行に伸びている。各トレンチ２２は、ｙ方向に直線状に長く伸びている。各トレンチ２２は、ｘ方向に間隔を空けて配列されている。各トレンチ２２の内部には、ゲート絶縁膜２４、ゲート電極２６、酸化膜４０、及び、層間絶縁膜２８が配置されている。
ゲート絶縁膜２４は、トレンチ２２の内面を覆っている。ゲート絶縁膜２４の上端は、半導体基板１２の上面１２ａよりも下側に位置している。すなわち、ゲート絶縁膜２４の上端は、トレンチ２２の内部に位置している。ゲート絶縁膜２４は、酸化シリコンによって構成されている。
ゲート電極２６は、トレンチ２２内に配置されている。ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。ゲート電極２６は、ポリシリコンによって構成されている。
酸化膜４０は、ゲート電極２６の上面を覆っている。酸化膜４０は、酸化シリコンによって構成されている。詳細は後述するが、酸化膜４０は、ゲート電極２６を熱酸化させることによって形成される。酸化膜４０は、水素含有量が比較的低い。
層間絶縁膜２８は、酸化膜４０の上面を覆っている。層間絶縁膜２８は、酸化シリコンによって構成されている。詳細は後述するが、層間絶縁膜２８は、酸化膜４０の上面に、例えばシラン化合物を気相成長させることによって形成される。層間絶縁膜２８は、酸化膜４０よりも水素含有量が高い。
半導体基板１２の下面１２ｂには、ドレイン電極８０が配置されている。ドレイン電極８０は、半導体基板１２の下面１２ｂの略全域に接している。
図２及び図３に示すように、半導体基板１２の上面１２ａには、ソース電極７０が配置されている。ソース電極７０は、上面１２ａ上からトレンチ２２内に跨って配置されている。ソース電極７０は、半導体基板１２の上面１２ａ、層間絶縁膜２８よりも上側のトレンチ２２の側面、及び層間絶縁膜２８の上面を覆っている。ソース電極７０は、層間絶縁膜２８及び酸化膜４０によってゲート電極２６から絶縁されている。ソース電極７０は、ニッケルシリサイド層７２、バリアメタル層７４、及び、アルミニウム層７６を有している。ソース電極７０は、「上部電極」の一例である。
ニッケルシリサイド層７２は、半導体基板１２の上面１２ａ上からトレンチ２２内まで伸びている。ニッケルシリサイド層７２は、ゲート絶縁膜２４に対して上側で隣接する位置まで伸びており、トレンチ２２の側面を覆っている。ニッケルシリサイド層７２は、ニッケルとシリコンの化合物によって構成されている。
バリアメタル層７４は、ニッケルシリサイド層７２上からトレンチ２２内まで伸びている。バリアメタル層７４は、ニッケルシリサイド層７２の表面、及び、層間絶縁膜２８の上面を覆っている。バリアメタル層７４は、例えば、チタンを含有する金属（例えば、チタン単体やチタンとアルミニウムの合金等）によって構成されている。
アルミニウム層７６は、半導体基板１２の上面１２ａの上部からトレンチ２２内まで伸びている。アルミニウム層７６は、バリアメタル層７４の表面を覆っている。
図１～図３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、及び、ドレイン領域３５が設けられている。
各ソース領域３０は、ｎ型領域である。図１及び図２に示すように、隣接する２つのトレンチ２２に挟まれた範囲（以下、トレンチ間領域という。）のそれぞれに、複数のソース領域３０が配置されている。図１に示すように、各トレンチ間領域において、複数のソース領域３０が、ｙ方向に間隔を空けて配置されている。図２に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに露出する範囲に配置されており、ソース電極７０にオーミック接触している。より詳細には、各ソース領域３０は、ニッケルシリサイド層７２に対してオーミック接触している。各ソース領域３０は、ニッケルシリサイド層７２の下側でゲート絶縁膜２４に接している。
ボディ領域３２は、ｐ型領域である。図１及び図３に示すように、ボディ領域３２は、複数のコンタクト領域３２ａと、メインボディ領域３２ｂを有している。
各コンタクト領域３２ａは、ｐ型不純物濃度が高いｐ型領域である。図１及び図３に示すように、各コンタクト領域３２ａは、トレンチ間領域に配置されている。各コンタクト領域３２ａは、半導体基板１２の上面１２ａに露出する範囲に配置されている。図１に示すように、各トレンチ間領域において、複数のコンタクト領域３２ａが、ｙ方向に間隔を空けて配置されている。ソース領域３０とコンタクト領域３２ａが、ｙ方向に交互に配置されている。図３に示すように、各コンタクト領域３２ａは、ソース電極７０にオーミック接触している。より詳細には、各コンタクト領域３２ａは、ニッケルシリサイド層７２に対してオーミック接触している。各コンタクト領域３２ａは、ニッケルシリサイド層７２の下側でゲート絶縁膜２４に接している。
メインボディ領域３２ｂは、各コンタクト領域３２ａよりもｐ型不純物濃度が低いｐ型領域である。図１～図３に示すように、メインボディ領域３２ｂは、各ソース領域３０及び各コンタクト領域３２ａの下側に配置されている。メインボディ領域３２ｂは、各ソース領域３０及び各コンタクト領域３２ａに対して下側から接している。メインボディ領域３２ｂは、各ソース領域３０及び各コンタクト領域３２ａの下側の全域に分布している。図２及び図３に示すように、メインボディ領域３２ｂは、各ソース領域３０及び各コンタクト領域３２ａの下側で、ゲート絶縁膜２４に接している。メインボディ領域３２ｂの下端は、ゲート電極２６の下端よりも上側に配置されている。
ドリフト領域３４は、ｎ型領域である。図１～図３に示すように、ドリフト領域３４は、メインボディ領域３２ｂの下側に配置されている。ドリフト領域３４は、メインボディ領域３２ｂに対して下側から接している。ドリフト領域３４は、メインボディ領域３２ｂによって各ソース領域３０から分離されている。ドリフト領域３４は、各トレンチ間領域から各トレンチ２２よりも下側の領域まで分布している。ドリフト領域３４は、メインボディ領域３２ｂの下側でゲート絶縁膜２４に接している。また、ドリフト領域３４は、トレンチ２２の底面のゲート絶縁膜２４に接している。
ドレイン領域３５は、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域である。図１～図３に示すように、ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、ドレイン電極８０にオーミック接触している。
次に、スイッチング素子１０の動作について説明する。スイッチング素子１０の使用時には、スイッチング素子１０と負荷（例えば、モータ）と電源が直列に接続される。スイッチング素子１０と負荷の直列回路に対して、電源電圧が印加される。ドレイン電極８０側がソース電極７０側よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２（メインボディ領域３２ｂ）にチャネルが形成される。すると、ソース電極７０から、ソース領域３０、チャネル、ドリフト領域３４、及びドレイン領域３５を介してドレイン電極８０に電子が流れ、スイッチング素子１０がオンする。ゲート電極２６の電位をオフ電位（ゲート閾値よりも低い電位）まで低下させると、チャネルが消失し、電子の流れが停止して、スイッチング素子１０がオフする。
このスイッチング素子１０では、ソース領域３０が、半導体基板１２の上面１２ａだけでなく、トレンチ２２の側面においてもソース電極７０にオーミック接触しているので、ソース領域３０とソース電極７０の接触面積を広く確保することができる。このため、ソース領域３０とソース電極７０のコンタクト抵抗が小さく、スイッチング素子１０のオン抵抗が小さい。
次に、図４～図１３を参照して、スイッチング素子１０の製造方法について説明する。なお、図４～図１３は、図２に対応する断面を示している。スイッチング素子１０は、ドレイン領域３５によって構成された半導体基板１２（加工前の半導体基板１２）から製造される。まず、図４に示すように、ドレイン領域３５上にドリフト領域３４をエピタキシャル成長させる。次に、半導体基板１２内に、メインボディ領域３２ｂとソース領域３０を形成する。また、図示していないが、図３に対応する位置に、コンタクト領域３２ａを形成する。コンタクト領域３２ａ、メインボディ領域３２ｂ、及び、ソース領域３０は、例えば、エピタキシャル成長やイオン注入等によって形成することができる。
次に、図５に示すように、半導体基板１２の上面１２ａを選択的にエッチングすることによって、複数のトレンチ２２を形成する。ここでは、トレンチ２２が、ソース領域３０、コンタクト領域３２ａ、及び、メインボディ領域３２ｂを貫通して、ドリフト領域３４に達するように、各トレンチ２２を形成する。
次に、図６に示すように、半導体基板１２の上面１２ａとトレンチ２２の内面を覆うように、酸化シリコンによって構成された絶縁層９０をＣＶＤ（Chemical Vapor Deposition）技術を利用して堆積させる。トレンチ２２の内面を覆う絶縁層９０が、ゲート絶縁膜２４である。その後、絶縁層９０の表面に、ポリシリコンを堆積させることにより、ゲート電極２６を形成する。
次に、ゲート電極２６をエッチングする。これにより、図７に示すように、半導体基板１２の上面１２ａの上部のゲート電極２６を除去する。また、トレンチ２２内にゲート電極２６を残存させる。ここでは、残存するゲート電極２６の上面が、半導体基板１２の上面１２ａよりも下側に位置するように、ゲート電極２６をエッチングする。また、残存するゲート電極２６の上面が、ソース領域３０の下端よりも上側に位置するように、ゲート電極２６をエッチングする。また、この工程では、後に説明するゲート電極２６の上面を酸化させる工程（図８）において、酸化種（例えば、酸素）のゲート絶縁膜２４内への拡散距離をＡとしたときに、メインボディ領域３２ｂと図８に示す工程で形成される酸化膜４０との間のトレンチ２２に沿う距離Ｌ（図８参照）が、Ｌ＞２．７×Ａの関係を満たすように、ゲート電極２６をエッチングする。
次に、半導体基板１２を加熱する。ここでは、例えば、酸素雰囲気下で８００～９００℃の温度で半導体基板１２を熱処理する。これにより、ゲート電極２６の上面が酸化し、図８に示すように、ゲート電極２６の上面に酸化膜４０を形成する。ゲート電極２６は、熱処理によって、その上面から内部（下側）に向かって酸化が進行する。本実施例では、ゲート絶縁膜２４が酸化シリコンにより構成されており、Ａが約１００ｎｍである。このため、ここでの距離Ｌが約２７０ｎｍよりも長くなるように、エッチング量（すなわち、エッチング後のメインボディ領域３２ｂとゲート電極２６との間の距離）を適切に設計する。本実施例では、酸素雰囲気下での熱処理を例に挙げたが、酸素プラズマ中に晒すことや、ＨＰＭ洗浄などによってゲート電極表面に酸化膜４０を形成してもよい。
次に、図９に示すように、絶縁層９０の表面と酸化膜４０の上面に、酸化シリコンによって構成された絶縁層９２をＣＶＤ技術を利用して堆積させる。すなわち、トレンチ２２の内部と半導体基板１２の上面１２ａの上部に、絶縁層９２を堆積させる。この工程では、絶縁層９０と絶縁層９２が一体化する。
次に、絶縁層９０、９２をエッチングする。これにより、図１０に示すように、半導体基板１２の上面１２ａの上部の絶縁層９０、９２を除去する。また、トレンチ２２内に絶縁層９２を残存させる。すなわち、絶縁層９２が酸化膜４０の上面を覆うように、絶縁層９２を残存させる。トレンチ２２内に残存する絶縁層９２が層間絶縁膜２８である。ここでは、層間絶縁膜２８の上面が、半導体基板１２の上面１２ａよりも下側に位置するように、絶縁層９２をエッチングする。
次に、図１１に示すように、半導体基板１２の表面と層間絶縁膜２８の上面に、ニッケル層４２をスパッタリング等により堆積させる。ニッケル層４２は、半導体基板１２の上面１２ａとトレンチ２２の内面（より詳細には、層間絶縁膜２８の上面よりも上側のトレンチ２２の内面）を覆うように形成する。
次に、半導体基板１２を加熱する。ここでは、例えば、窒素雰囲気下で７００℃の温度で半導体基板１２を熱処理する。すると、ニッケル層４２中のニッケルと、半導体基板１２中のシリコンが反応する。その結果、図１２に示すように、ニッケル層４２と半導体基板１２とが接触している範囲では、ニッケルシリサイド層７２が形成される。ニッケル層４２が半導体基板１２と接触していない範囲（すなわち、層間絶縁膜２８と接触している範囲）では、ニッケル層４２はシリサイド化せず、そのまま残存する。
その後、シリサイド化しなかったニッケル層４２をエッチングにより除去し、図１３に示すように、層間絶縁膜２８の上面とニッケルシリサイド層７２の表面を覆うように、バリアメタル層７４を堆積させる。
その後、バリアメタル層７４の表面にアルミニウム層７６を堆積させ、半導体基板１２の下面１２ｂにドレイン電極８０を形成することで、図１～図３に示すスイッチング素子１０が完成する。
以上に説明したように、この製造方法によれば、層間絶縁膜２８よりも上側のトレンチ２２の側面と、半導体基板１２の上面１２ａにニッケルシリサイド層７２が設けられたスイッチング素子１０を製造することができる。したがって、ソース電極７０をソース領域３０及びコンタクト領域３２ａに低いコンタクト抵抗で接触させることができる。
また、この製造方法によれば、ゲート電極２６の上面が、酸化膜４０と層間絶縁膜２８によって覆われる。すなわち、ゲート電極２６とソース電極７０との間が、二層の絶縁膜によって絶縁される。酸化膜４０は、ゲート電極２６を熱酸化させることにより形成されるため、気相成長によって形成される層間絶縁膜２８よりも水素等の不純物の含有量が低く、緻密性が高い。このため、酸化膜４０によって、ゲート－ソース間の耐圧を確保することができる。その結果、層間絶縁膜２８の膜厚を薄くすることができる。このように、上述した製造方法では、ゲート電極２６とソース電極７０との間を絶縁する絶縁膜の耐圧を確保しつつ、全体として絶縁膜の膜厚（すなわち、酸化膜４０の膜厚と層間絶縁膜２８の膜厚の和）を低減することができる。したがって、層間絶縁膜２８よりも上側のトレンチ２２の側面とソース電極７０との接触面積を広くすることができ、ソース電極７０と半導体基板１２のコンタクト抵抗を低減することができる。また、全体としての絶縁膜の膜厚が低減されるため、絶縁膜をトレンチ２２内に埋め込む構成における設計の自由度が向上する。
また、上述したように、この製造方法では、メインボディ領域３２ｂと酸化膜４０との間のトレンチ２２に沿う距離Ｌが、Ｌ＞２．７×Ａの関係を満たすようにゲート電極２６を形成する。このため、後の熱処理における酸化種（例えば、酸素）が、ボディ領域３２（すなわち、メインボディ領域３２ｂ）に到達し難い。すなわち、ゲート電極２６を酸化させるときに、ゲート絶縁膜２４に接する範囲のメインボディ領域３２ｂ（すなわち、チャネルが形成される領域）が酸化され難く、メインボディ領域３２ｂとゲート絶縁膜２４の界面に欠陥が生じ難い。このため、この製造方法によれば、安定したゲート閾値を有するスイッチング素子１０を製造することができる。
（実施例２）
実施例２の製造方法では、実施例１において説明したトレンチ２２を形成する工程（図５）の後に、トレンチ２２の側面と半導体基板１２の上面１２ａとの境界部２２ａを曲面化する工程を実施する。例えば、トレンチ２２を形成した後、反応性イオンエッチング（ＲＩＥ：Reactive ion etching）により境界部２２ａを曲面化することで、図１３に示すように、半導体基板１２の上面１２ａとトレンチ２２の側面とを接続する曲面部２２ｂを形成してもよい。また例えば、アルゴン雰囲気下で約１２００℃の温度で半導体基板１２を熱処理することによって、曲面部２２ｂを形成してもよい。このように、曲面部２２ｂを形成することにより、半導体基板１２の上面１２ａからトレンチ２２の内面に跨って金属層（例えば、ニッケル層４２やバリアメタル層７４等）を成膜する際に、金属層の成膜性が向上し、製造されるスイッチング素子１０の信頼性が向上する。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０：スイッチング素子、１２：半導体基板、１２ａ：上面、１２ｂ：下面、２２：トレンチ、２２ａ：境界部、２２ｂ：曲面部、２４：ゲート絶縁膜、２６：ゲート電極、２８：層間絶縁膜、３０：ソース領域、３２：ボディ領域、３４：ドリフト領域、３５：ドレイン領域、４０：酸化膜、４２：ニッケル層、７０：ソース電極、７２：ニッケルシリサイド層、７４：バリアメタル層、７６：アルミニウム層、８０：ドレイン電極

Claims (3)

  1. スイッチング素子（１０）の製造方法であって、
    半導体基板（１２）の上面（１２ａ）にトレンチ（２２）を形成する工程と、
    前記トレンチの内面を覆うゲート絶縁膜（２４）を形成する工程と、
    前記トレンチの内部にゲート電極（２６）を形成する工程であって、前記ゲート電極の上面が前記半導体基板の前記上面よりも下側に位置するように前記ゲート電極を形成する前記工程と、
    前記ゲート電極の上面を酸化させることにより酸化膜（４０）を形成する工程と、
    前記酸化膜の上面に気相成長によって層間絶縁膜（２８）を形成する工程であって、前記層間絶縁膜の上面が前記半導体基板の前記上面よりも下側に位置するように前記層間絶縁膜を形成する前記工程と、
    前記層間絶縁膜の前記上面よりも上側に位置する前記トレンチの側面と前記半導体基板の前記上面で前記半導体基板に接する上部電極（７０）を形成する工程、
    を備える、製造方法。
  2. 前記半導体基板が、炭化シリコンによって構成されており、
    前記半導体基板が、ｎ型のドリフト領域（３４）と、前記ドリフト領域上に配置されたｐ型のボディ領域（３２）と、前記ボディ領域上に配置されたｎ型のソース領域（３０）を有し、
    前記トレンチを形成する前記工程では、前記ソース領域と前記ボディ領域を貫通して前記ドリフト領域に達するトレンチを形成し、
    前記酸化膜を形成する前記工程では、前記酸化膜と前記ボディ領域との間の前記トレンチの側面に沿う距離Ｌが、前記ゲート電極を酸化させるときの酸化種の前記ゲート絶縁膜内への拡散距離をＡとしたときに、Ｌ＞２．７×Ａの関係を満たすように、前記ゲート電極の前記上面を酸化させる、請求項１の製造方法。
  3. 前記トレンチを形成する前記工程は、前記トレンチの側面と前記半導体基板の前記上面との境界部を曲面化する工程をさらに有する、請求項１又は２に記載の製造方法。
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