JP2005347680A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】 ＭＩＳＦＥＴのチャネル移動度を高めつつ適切な閾値電圧制御を行い得る半導体装置および半導体装置の製造方法を提供する。
【解決手段】 ＭＩＳＦＥＴ１００は、ゲート電極１０１の少なくともゲート絶縁層１６に接する第一のゲート層１７が炭素を含んでいる。
【選択図】 図１

Description

本発明は、ゲート絶縁層に隣接するように炭素を含む層を形成した半導体装置および半導体装置の製造方法に関する。

炭化珪素（シリコンカーバイド；ＳｉＣ）は、炭素原子と珪素原子が一対一で結合した化合物半導体のひとつである。ＳｉＣは、珪素（Ｓｉ）に比べて高絶縁耐圧性と熱伝導性に優れ、かつワイドバンドギャップを有する半導体であるため、パワー素子および耐環境素子並びに高温動作素子並びに高周波素子等に利用されている。

図１７は、従来のＳｉＣからなるＭＩＳＦＥＴ（ＭＩＳ電界効果トランジスタ）の構成を示す断面図である。

図１７に示す工程において、蓄積型ｎチャネルＭＩＳＦＥＴ１２０は、４Ｈ−ＳｉＣからなるｎ^＋型半導体基板５１と、この半導体基板５１の表面に形成されたｎ型４Ｈ−ＳｉＣ層５２と、このＳｉＣ層５２の表面直下に離隔して設けられ、アルミニウムイオン等のアクセプタを注入した一対のｐ型ウェル領域５３と、各々のｐ型ウェル領域５３の領域内に、窒素イオン等のドナーを注入した一対のソース・ドレイン領域５５と、一対のｐ型ウェル領域５３の表面に位置する部分であって、各々のソース・ドレイン領域５５とＳｉＣ層５２の表面におけるｎ型領域とによって区画されるチャネル領域５４と、チャネル領域５４とソース・ドレイン領域５５とを覆って堆積されたＳｉＯ_２層からなるゲート絶縁層５６と、ゲート絶縁層５６を介してチャネル領域５４に対向するように形成されたアルミニウム金属からなるゲート電極５７と、ソース・ドレイン領域５５の一部と接触し、かつそこから外側に延びてｐ型ウェル領域５３に達するように形成されたニッケル金属からなる一対の第一のソース・ドレイン電極５８と、半導体基板５１の裏面に堆積されたニッケル金属からなる第二のソース・ドレイン電極５９と、ゲート絶縁層５６およびゲート電極５７並びに第一のソース・ドレイン電極５８を覆うように形成された層間絶縁層６０と、層間絶縁層６０を貫通するコンタクトホール（図示せず）を介して第一のソース・ドレイン電極５８に電気的に接続するように層間絶縁層６０上に形成された配線電極６１と、を有している。

なお、第一のソース・ドレイン電極５８は、ｐ型ウェル領域５３と電気的に接続されることにより、基準電圧電極（接地電位電極）としての役割を兼ねている。また、ｐ型ウェル領域５３のうち第一のソース・ドレイン電極５８と接する界面５３Ａにｐ^＋型不純物を注入し、ｐ型ウェル領域５３の接触特性を改善するように構成される場合がある。

このような構成のＭＩＳＦＥＴ１２０において、ゲート電極５７にプラス電圧を印加すると、ｐ型ウェル領域５３におけるゲート電極５７の下方に位置するチャネル領域５４が電界効果によりｎ型になって、これによりチャネル領域５４とソース・ドレイン領域５５との間がオン（導通）して、ソース・ドレイン領域５５と第二のソース・ドレイン電極５９の間を図１７の矢印で示すような方向に電子が移動できるようになり、ドレイン電流がＭＩＳＦＥＴ１２０の内部を縦方向に流れる。すなわち、このＭＩＳＦＥＴ１２０は、ゲート電圧印加によってドレイン電流をスイッチング制御可能な縦型パワーＭＩＳＦＥＴである。

なお、このようなＳｉＣ基板を使用した蓄積型かつ縦型のＭＩＳＦＥＴの一例として、熱伝導特性や絶縁耐圧性に優れたＳｉＣ結晶の表面にＳｉ層を結晶成長させた半導体装置が開発されている（特許文献１参照）。
特開平１１−１２１７４８号公報

ところで、上記従来のＭＩＳＦＥＴ１２０において、半導体層５２をＳｉから４Ｈ−ＳｉＣに変更することにより、低損失パワースイッチングデバイスが実現できるものと期待されたが、ＳｉＣの特性が充分に発揮されるに至っていない。

具体的には、チャネルにおける電荷キャリア移動度（以下、チャネル移動度という）が理想値に比べて遙かに低下しており、こうしたチャネル移動度低下の原因のひとつは、ＳｉＣ層とゲート絶縁層界面に存在する界面準位や固定電荷に依存するものであると考えられる。

すなわち、図１８に模式的に示すように、次のような現象に基づいてゲート絶縁層とチャネル領域の界面において高密度の界面準位６２が形成され、かつ多数の固定電荷６３が生成され、これによってＭＩＳＦＥＴのチャネル移動度を低下させると考えられる。

第一に、ＳｉＣ層に堆積される半導体装置１２０のゲート絶縁層５６は通常、ＳｉＣ層の表面を熱酸化処理して形成されたＳｉＯ_２層であり、こうした熱酸化処理の際に、ＳｉＣ層から除去される炭素が不純物として残留するという現象がある。

第二に、ゲート絶縁層５６を形成した後、オーミック電極６７（第一のソース・ドレイン電極５８と第二のソース・ドレイン電極５９）と半導体（ソース・ドレイン領域５５と半導体基板５１）との間の良好なオーミック接合を得るには高温（１０００℃）熱処理が必要である一方、ゲート絶縁層５６を露出させた状態ではゲート絶縁層５６（ＳｉＯ_２層）の酸素抜けやゲート絶縁層５６の表面に存在する汚染物質６８のゲート絶縁層５６の内部への侵入が引き起こされるという現象もあり得る。

勿論、ＳｉＣ層の表面に対して熱酸化処理を行わずに、ゲート絶縁層をＳｉＣ層上にスパッタリング法等によって堆積することは可能であるが、仮にこのような方法をとっても、ＳｉＣ層とゲート絶縁層を同一チャンバ内で連続形成できずにＳｉＣ層を大気に曝して生じる汚染やゲート絶縁層の堆積前に元々存在するＳｉＣ層表面の汚染に起因して高密度の界面準位を誘発する可能性はある。

こうして界面準位６２にトラップされた電荷や固定電荷６３によって、半導体装置１２０の閾値電圧を変動させると共に、チャネル領域５４を移動しようとするキャリア（電子）が上記のトラップ電荷や固定電荷６３から相互作用を受け、これによって、ＭＩＳＦＥＴのチャネル移動度や相互コンダクタンスが低下するというデバイス特性（デバイスの増幅能力）の劣化に繋がっている。

そこで、このようなチャネル領域５４（ＳｉＣ層）とゲート絶縁層５６との界面状態に起因するチャネル移動度の低下を改善するため、図１９に示すように、不純物（窒素）をドープしたｎ^＋エピタキシャル層６４とアンドープエピタキシャル層６５とを交互に積層する構造（デルタドープ層）によってチャネル領域５４を形成する技術が提案されている。これによってチャネル領域５４において低抵抗な電気伝導が得られ、ひいてはＭＩＳＦＥＴのチャネル移動度の向上が図られる。

しかし、図１９に示したＭＩＳＦＥＴ１３０では、そのＭＩＳＦＥＴ１３０のチャネル移動度の向上を図れると期待できる一方、次のような問題も内在すると、本件発明者は考えている。

ＭＩＳＦＥＴ１３０をオンする閾値電圧は、チャネル領域５４の不純物ドーピング濃度と、ゲート絶縁層の材料／膜厚と、ゲート電極の仕事関数と、に依存する。

ここでチャネル領域５４に、デルタドープ層が存在すると、ｐ型ウェル領域５３からチャネル領域５４に延びる空乏層の形成が抑制され、これによってＭＩＳＦＥＴ１３０をノーマリーオン状態に陥らせ、そのゲート電圧をゼロボルト状態にしてもドレイン電流が流れて、ひいてはノーマリーオフ型トランジスタを有するＭＩＳＦＥＴ１３０の適切な閾値電圧制御を図れない可能性がある。

本発明は、このような状況に鑑みてなされたものであり、その目的のひとつは、ＭＩＳＦＥＴのチャネル移動度を高めつつ適切な閾値電圧制御を行い得る半導体装置および半導体装置の製造方法を提供することにある。

ここでまず、本件発明者はゲート電極の仕事関数とＳｉＣ層のチャネル領域における空乏層形成の関係を考察した。

図２０は、ゲート絶縁層を挟んだゲート電極とチャネル領域（ＳｉＣ層）の間のエネルギー帯図であり、図２０（ａ）は、ゲート絶縁層にアルミニウム金属（以下、アルミゲート電極という。）が接触している場合のＭＩＳＦＥＴのエネルギー帯図であり、図２０（ｂ）は、ゲート絶縁層に炭素を含んだ層（以下、カーボンゲート電極という。）が接触している場合のＭＩＳＦＥＴのエネルギー帯図である。

なお、仕事関数Φ_Ａｌは、アルミゲート電極のフェルミ準位Ｅ_Ｆ（Ａｌ）と真空準位との差であり、仕事関数Φ_ｃは、カーボンゲート電極のフェルミ準位Ｅ_Ｆ（Ｃ）と真空準位との差である。

図２０（ａ）のように、熱平衡状態にあるＭＩＳＦＥＴのエネルギー帯図では、ＳｉＣ層の伝導帯端エネルギーＥｃと価電子帯端エネルギーＥｖとを平らにした所謂フラットバンド状態が形成されている。

ここで、カーボンゲート電極のフェルミ準位Ｅ_Ｆ（Ｃ）と真空準位との差に相当する仕事関数Φ_ｃは、アルミゲート電極のフェルミ準位Ｅ_Ｆ（Ａｌ）と真空準位との差に相当する仕事関数Φ_Ａｌよりも大きいため、図２０（ｂ）のようにカーボンゲート電極を使用することでフェルミ準位を真空準位から遠ざけることができる。そして、この影響を受けることにより、ゲート絶縁層とＳｉＣ層との界面近傍においてＳｉＣ層の伝導帯端エネルギーＥｃと価電子帯端エネルギーＥｖに曲がりが生じ（正確にはｎ型のデルタドープ層が存在することにより絶縁層界面においてエネルギー帯は若干上がる。）、ＳｉＣ層の表面近傍ではそのフェルミ準位Ｅ_Ｆ（ＳｉＣ）が価電子帯から離れて、表面近傍の不純物濃度は内部よりも減少する。よって、この曲がった部分が空乏層Ｘｄに相当することになる。

すなわち、アルミゲート電極に替えてカーボンゲート電極を使用することによって、ゲート絶縁層とＳｉＣ層の界面から空乏層Ｘｄを延在させることができ、ゲート電圧がゼロボルトにおいてこの空乏層Ｘｄによりチャネル領域を閉じることが可能である。このため、ＭＩＳＦＥＴをノーマリーオン状態に陥らせるという状況を解消し、そのゲート電圧をゼロボルト状態にしてもドレイン電流が流れるという不具合を改善して、ノーマリーオフ型ＭＩＳＦＥＴの適切なスイッチング動作を行い得るものと推察される。

併せて、カーボンゲート電極を使用すれば、ゲート絶縁層の表面を適切に保護することが可能になるという効果も奏し得る。すなわち、カーボン層は熱的に安定であってウェットエッチング液や洗浄液で腐食されずに、カーボン層に覆われたゲート絶縁層の表面は清浄な状態に保たれ得る。また、カーボン層のパターニングおよびその除去は、酸素プラズマエッチングにより簡易に行うことができ保護膜として好適である。

本発明は、上記知見に基づいてなされたものであり、その第一の観点は、ゲート絶縁層に接触する炭素を含むゲート層を形成することにより、ＭＩＳＦＥＴのチャネル移動度を高めつつ適切な閾値電圧制御を実行するというものである。

また、その第二の観点は、ゲート絶縁層に接触する炭素を含む保護層を形成したことにより、ゲート絶縁層の表面を清浄な状態に保つというものである。

具体的には、本発明に係る半導体装置は、ゲート電極の少なくともゲート絶縁層に接する第一のゲート層が炭素を含んでいるＭＩＳＦＥＴからなるものである。

このような炭素を含む第一のゲート層を設けることによって、ゲート絶縁層と半導体層の界面から空乏層を延在させることができ、ゲート電圧がゼロボルトにおいてこの空乏層によりチャネル領域を閉じることが可能である。よって半導体装置をノーマリーオン状態に陥らせるという状況を解消し、そのゲート電圧をゼロボルト状態にしてもドレイン電流が流れるという不具合を改善して、ノーマリーオフ型トランジスタの適切なスイッチング動作を行い得る。

本発明に係る半導体装置は、より詳しくは、半導体層を有する基板と、前記半導体層の上に形成された前記ゲート絶縁層と、前記ゲート絶縁層の上に形成された前記ゲート電極と、平面視において、前記ゲート電極の少なくとも片側に位置するように前記半導体層の表面に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域に接触しかつ前記ゲート電極の下方に位置するように形成されたチャネル領域と、前記基板の背面に前記チャネル領域に電気的に接続するように形成されたソース・ドレイン電極と、を備えるように構成されるものである。なお、「ソース・ドレイン領域（電極）」との表記は、こうした領域（電極）をトランジスタのソースとして機能させることもドレインとして機能させることも可能であることを意味するものである。

ここで、前記ソース・ドレイン領域が、平面視において前記ゲート電極の両側に形成されるように構成しても良い。

また、前記チャネル領域は、望ましくは不純物をドープした第一の導電型のドープ層とアンドープ層とを交互に積層した層（デルタドープ層）を有する。

これによって、半導体層とゲート絶縁層の界面に存在する界面準位や固定電荷に起因するキャリア移動度の低下を解消できる。特に、前記半導体層に、シリコン半導体のバンドキャップよりも広いワイドバンドキャップ半導体を使用する際には、界面準位や固定電荷に起因するキャリア移動度低下は顕著であり、上記のデルタドープ層によってキャリア移動度の改善を図ることが重要である。ワイドバンドギャップ半導体の例として、炭化珪素、窒化ガリウムおよび窒化アルミニウムがある。

また、前記第一のゲート層は、ダイヤモンド、ダイヤモンドライクカーボン、カーボングラファイト、カーボンナノチューブおよびフラーレンからなる群より選ばれる少なくとも一種以上の材料を含む層または前記層を複数積み重ねた複合層であっても良い。

なお、前記ゲート電極の電気導電率が２０Ｓｃｍ^−１以上であり、前記第一のゲート層にホウ素またはアルミニウムを添加してゲート電極の電気導電率を高めても良い。

また、前記第一のゲート層の厚さは、１０ｎｍ以上、５００ｎｍ以下であり、望ましくは１０ｎｍ以上、１００ｎｍ以下である。

導電性を有する第一のゲート層を厚膜（５００ｎｍ以上）にすると、そこでの抵抗成分が増加して、ゲート電極に印加するオン電圧の立ち上がり特性が劣化してしまう。もっとも、第一のゲート層をゲート絶縁層上に適切に成膜するには、少なくとも１０ｎｍ程度の厚さを確保する必要がある。

また、前記ゲート電極は、前記第一のゲート層に積層した第二のゲート層を有し、前記第二のゲート層は、金属層、合金層および金属窒化層のうちから選ばれた層または前記層を複数積み重ねた複合層であり、前記第二のゲート層には、チタンまたはアルミニウムが含有されていても良い。

本発明に係る半導体装置の製造方法は、基板に半導体層を形成し、前記半導体層に不純物を選択的に添加してチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を堆積し、前記絶縁層上に炭素を含有する層を形成するものである。

このような炭素を含む層を半導体装置の一部として使用すれば、ゲート絶縁層と半導体層の界面から空乏層を延在させることができ、ゲート電圧がゼロボルトにおいてこの空乏層によりチャネル領域を閉じることが可能である。よって半導体装置をノーマリーオン状態に陥らせるという状況を解消し、そのゲート電圧をゼロボルト状態にしてもドレイン電流が流れるという不具合を改善して、ノーマリーオフ型トランジスタの適切なスイッチング動作を行い得る。

また、半導体装置の製造過程において、炭素を含む層をゲート絶縁層の保護膜として活用すれば、ゲート絶縁層の表面を清浄な状態に保つことが可能である。この場合に、前記絶縁層を形成した後、前記絶縁層の表面を大気中に曝すことなく前記炭素を含有する層を形成することで、より効果的にゲート絶縁層の清浄な状態に保つことができる。

上記の半導体装置の製造方法の具体例として、基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する導電層を形成し、その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記チャネル領域に対向する領域を除いて前記導電層をパターニング除去して、前記領域に残った前記導電層からなるゲート電極を形成するような製法であっても良い。

もしくは、基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する導電層を形成し、前記導電層上に選択的に配置した金属層を堆積し、その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記金属層をマスクとして前記チャネル領域に対向する領域を除いて前記導電層をパターニング除去して、前記領域に残った前記導電層と前記金属層からなる積層構造のゲート電極を形成するような製法であっても良い。

もしくは、基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する保護層を形成し、その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記保護層を除去して前記チャネル領域に対向する前記絶縁層の領域を露出させて、前記領域にゲート電極を形成するような製法であっても良い。

なお、酸素ガスを含むプラズマの雰囲気中に前記導電層または前記保護層を曝すことによりこれらの層を簡単に除去することができる。

本発明によれば、ＭＩＳＦＥＴのチャネル移動度を高めつつ適切な閾値電圧制御を行い得る半導体装置および半導体装置の製造方法が得られる。

以下に本発明の実施の形態について、図面を参照しながら説明する。

以下の説明および添付図面において、「ｎ」または「ｐ」は導電型を示し、これらを記した層や領域では、それぞれ、電荷キャリアが電子または正孔であることを意味する。また、「ｎ」、「ｐ」に付随する上付き符号「＋」については、不純物濃度が比較的高濃度であることを意味している。

（実施の形態１）
図１（ａ）は、実施の形態１に係る半導体装置としての蓄積型ｎチャネルＭＩＳＦＥＴの断面図であり、図１（ｂ）は、そのゲート電極周辺の平面図の一例である（但し図面を簡略して、ゲート電極１７、２５およびソース・ドレイン領域１５並びにｐウェル領域１３のみが図示されている。）。

こうしたＭＩＳＦＥＴでは、ソース・ドレイン電極を中心に図示することが一般的と言えるが、ここではゲート電極１０１を中心に図示されている。なお、図１（ａ）は、図１（ｂ）のＩ−Ｉ線に沿った断面図に相当する。

図１（ｂ）に示すように、平面視において、略矩形に形成された一対のｐ型ウェル領域１３の領域内に、略矩形に形成された一対のソース・ドレイン領域１５が配置されている。そして、これらのソース・ドレイン領域１５に挟まれた領域にチャネル領域１４（図１（ａ）参照）が形成されると共に、このチャネル領域１４を覆うように略矩形形状のゲート電極１０１が形成されている。

すなわち、ゲート電極１０１の一部がゲート絶縁層１６（図１（ａ）参照）を介してソース・ドレイン領域１５およびｐ型ウェル領域１３に重さなるようにゲート電極１０１は形成され、これによって、ゲート電極１０１に対向する領域に、一対のソース・ドレイン領域１５により区画されたチャネル領域１４が形成されている。

なお、図示は省略しているが、ｐ型ウェル領域１３とソース・ドレイン領域１５をマトリクス状に複数個配置させて、トランジスタの集積度を稼いでも良い。

図１（ａ）に示すように、ＭＩＳＦＥＴ１００は、４Ｈ−ＳｉＣからなるｎ^＋型半導体基板１１と、この半導体基板１１の表面に形成されたｎ型４Ｈ−ＳｉＣ層１２と、このＳｉＣ層１２の表面の直下に離隔して設けられ、アルミニウムイオン等のアクセプタを注入した一対のｐ型ウェル領域１３と、各々のｐ型ウェル領域１３の領域内に、窒素イオン等のドナーを注入した一対のソース・ドレイン領域１５と、各々のソース・ドレイン領域１５によって区画されるチャネル領域１４と、チャネル領域１４とソース・ドレイン領域１５とを覆って堆積されたＳｉＯ_２層からなるゲート絶縁層１６と、ゲート絶縁層１６に接触してチャネル領域１４に対向するように形成され、炭素を含む層としての導電性カーボンゲート電極１７（第一のゲート層）と、このカーボンゲート電極１７に堆積されるアルミニウム金属からなるアルミゲート電極２５（第二のゲート層）と、ソース・ドレイン領域１５の一部と接触し、かつそこから外側に延びてｐ型ウェル領域１３に達するように形成されたニッケル（Ｎｉ）金属からなる一対の第一のソース・ドレイン電極１８と、半導体基板１１の裏面に堆積されたニッケル金属からなる第二のソース・ドレイン電極１９と、ゲート絶縁層１６およびカーボンゲート電極１７並びにアルミゲート電極２５並びに第一のソース・ドレイン電極１８を覆うように形成された層間絶縁層２０と、層間絶縁層２０を貫通するコンタクトホール（図示せず）を介して第一のソース・ドレイン電極１８に電気的に接続するように層間絶縁層２０に形成された配線電極２１と、を有している。

なおここで、「ソース・ドレイン領域（電極）」との表記は、こうした領域（電極）をトランジスタのソースとして機能させることもドレインとして機能させることも可能であることを意味するものである。

第一のソース・ドレイン電極１８は、ｐ型ウェル領域１３と電気的に接続されることにより、基準電圧電極（接地電位電極）としての役割を兼ねている。また、ｐ型ウェル領域１３のうち第一のソース・ドレイン電極１８と接する界面１３Ａにｐ^＋型不純物注入し、ｐ型ウェル領域の接触特性を改善するように構成しても良い。

ここで、カーボンゲート電極１７は詳しくは、ダイヤモンド、ダイヤモンドライクカーボン、カーボングラファイト、カーボンナノチューブおよびフラーレンからなる群より選ばれる少なくとも一種以上の材料を含む層またはこのような層を複数積み重ねた複合層であり、カーボンゲート電極１７とアルミゲート電極２５を積層したゲート電極の導電率を２０Ｓｃｍ^−１以上にするため、カーボンゲート電極１７にホウ素またはアルミニウムが添加されている。

カーボンゲート電極１７の厚さは、１０ｎｍ以上かつ５００ｎｍ以下、より望ましくは、１０ｎｍ以上かつ１００ｎｍ以下である。導電性を有するカーボンゲート電極１７を厚膜（５００ｎｍ以上）にすると、そこでの抵抗成分が増加して、ゲート電極に印加するオン電圧の立ち上がり特性が劣化してしまう。もっとも、カーボンゲート電極１７をゲート絶縁層１６上に適切に成膜するには、少なくとも１０ｎｍ程度の厚さを確保する必要がある。

ＳｉＣ層１２は、シリコン半導体（バンドギャップ：1.1135eV）やＧａＡｓ半導体（バンドギャップ：1.428eV）のバンドキャップよりも広いワイドバンドキャップ半導体から構成される。なお、ワイドバンドギャップ半導体とは、半導体の性質を特徴づける材料パラメータであるエネルギーバンドギャップがシリコン半導体やＧａＡｓ半導体に比べて大きな材料のことを総称していうものとする。

ワイドバンドギャップ半導体材料の例としては、炭化珪素（バンドギャップ：3.02eV）の他、窒化ガリウム（バンドギャップ：3.39eV）または窒化アルミニウム（バンドギャップ：6.3eV）もあるが、ここでは高絶縁耐圧性と熱伝導性に優れる炭化珪素が使用されている。

第二のゲート層としてアルミニウム金属からなるアルミゲート電極２５を例示しているが、カーボンゲート電極１７と接触性に優れた材料であれば、アルミニウム金属に限らない。例えば、チタン金属でも良い。もしくは、これらの金属層およびチタン合金層／アルミ合金層並びに金属窒化層（ＴｉＮ等）の内から選ばれた層またはこれらの層を複数積み重ねた複合層であっても構わない。

チャネル領域１４は、詳しくは、エピタキシャルアンドープ層１４Ｂと約1×１０^１8ｃｍ^−３の濃度のｎ型（窒素）不純物を含むエピタキシャルドープ層１４Ａとを交互に３ペア積層したデルタドープ層である。ドープ層１４Ａの厚さは約１０ｎｍであり、アンドープ層１４Ｂの厚さは４０ｎｍであり、チャネル領域１４のトータル厚さは、約０．２μｍである。勿論、チャネル領域１４は、このようなデルタドープ層に限らず、不純物を一様にドープしたものであっても良い。

このようなワイドバンドギャップ半導体（ＳｉＣ層）は、高絶縁耐圧性と熱伝導性に優れ、通電時の損失を低減可能なパワーＭＩＳＦＥＴ１００が得られる。

また、チャネル領域１４に不純物（窒素）をドープしたｎ^＋エピタキシャル層１４Ａとアンドープエピタキシャル層１４Ｂからなる積層構造が形成されているため、ＭＩＳＦＥＴのチャネル移動度や相互コンダクタンスの向上が図れる。

更には、ゲート絶縁層１６に隣接するようにカーボンゲート電極１７が配置されているため、トランジスタの適切な閾値電圧制御が可能になる。

次に、以上のように構成されたＭＩＳＦＥＴ１００（半導体装置）の製造方法を、図面を参照して詳しく説明する。

図２〜図９は、実施の形態１に係る半導体装置の製造工程を説明する断面図であり、図２〜図８は、各製造工程における半導体装置の断面を示す図であって、図９は、完成した半導体装置の断面を示す図である。

なお、これらの図は、図１（ｂ）のＩ−Ｉ線に沿った線に相当する断面を示している。

最初に、図２に示す工程において、ＳｉＣからなるｎ^＋型半導体基板１１に、約３×１０^１５ｃｍ^−３の濃度の不純物（窒素）をドープしたｎ型ＳｉＣ層１２が、約１５μｍの厚みにエピタキシャル成長により形成される。

続いて、このＳｉＣ層１２の表面から、例えば、アルミニウムイオンが選択的にイオン注入され、それにより約２×１０^１８ｃｍ^−３の不純物（アルミニウム）濃度のｐ型ウェル領域１３が、ＳｉＣ層１２の表面から約８００ｎｍの深さに亘って形成される。

その後、ＳｉＣ層１２上にドープ層１４Ａとアンドープ層１４Ｂとが交互にエピタキシャル成長され、それによりＳｉＣ層１２の表面にデルタドープ層１４Ａ、１４Ｂが形成される。

続いて、デルタドープ層１４Ａ、１４Ｂに対して窒素イオンを約１×１０^１９ｃｍ^−３の濃度となるように、かつこのデルタドープ層１４Ａ、１４Ｂの表面から約０．３μｍの深さに亘るように、選択的にイオン注入し、それによりソース・ドレイン領域１５を形成する。

その後、約１７００度の温度でアニール処理する。そして、このデルタドープ層１４Ａ、１４Ｂの上の所定部分にレジストマスク７０をフォトリソグラフィにおけるパターニングにより形成しドライエッチングによりデルタドープ層１４Ａ、１４Ｂを、その下層のｐ型ウェル領域１３の表面が露出するように完全に除去する。

このようなエッチング処理によって残存するデルタドープ層１４Ａ、１４Ｂが、図２に示すように、一対のソース・ドレイン領域１５によって区画されたチャネル領域１４に相当する。なお、レジストマスク７０は、デルタドープ層１４Ａ、１４Ｂをエッチングした後、適宜の方法により取り除かれる。

次に、図３に示す工程において、半導体基板１１が約１１００度の温度でもって酸化炉内で熱酸化処理され、それによって、半導体基板１１の表面に露出したチャネル領域１４およびソース・ドレイン領域１５並びにｐ型ウェル領域１３を、全面的に覆うように熱酸化層（ＳｉＯ_２層）１６’が、約８０ｎｍの厚みに形成される。

なお、この熱酸化層１６’は、後工程においてエッチング処理を行ってゲート絶縁層として機能するようになる。勿論、ＣＶＤ法によって半導体基板１１にこうした絶縁層を堆積するように構成することも可能である。また、こうした絶縁層が多層であっても良い。

続いて、熱酸化層１６’上に第一のゲート層として機能するカーボン層１７’をＥＣＲスパッタ法により１０〜５００ｎｍの範囲（より望ましくは１０〜１００ｎｍの範囲）で堆積して、これにより図３に示した半導体装置が得られる。なお、ＣＶＤ法によってゲート絶縁層を形成すれば、このゲート絶縁層の表面を大気中に曝すことなく、同一チャンバ内で連続的にカーボン層１７’を形成することも可能である。

このカーボン層１７’は、後工程においてエッチング処理を行ってカーボンゲート電極として機能することになる。

なおここで、導電性を有するカーボン層１７’には、その全体または一部に炭素を含むグラファイト部分が存在する。

カーボン層１７’の製法として、マイクロ波プラズマＣＶＤ法を用いても良く、これにより、例えば、ホウ素ドープやアルミニウムドープのカーボン結晶層が得られる。

次に、図４に示す工程において、熱酸化層１６’およびカーボン層１７’のうち、ソース・ドレイン領域１５の両側（外方向）に位置する部分に、第一のソース・ドレイン電極１８（図５参照）を形成するためのコンタクトホール２６が設けられる（なおここでは、各半導体装置を分離する素子分離の図示は省略されている。）。

そして、フォトリソグラフィによってレジストマスク２７が、半導体基板１１のゲート電極を形成すべき領域を覆うようにパターニングされた後、例えばＲＩＥエッチング法を用いてレジストマスク２７の開口部位にカーボン層１７’がＯ_２ガスドライエッチングによって除去される。

カーボン層１７’の除去が完了したら、再度レジストマスク２７を用いてＣＨＦ_３ガス等のフッ素系ガスを使用したドライエッチングによって、熱酸化層１６’が除去され、残存する熱酸化層１６’によりゲート絶縁層１６が形成される。こうして図４に示した半導体装置が得られる。なお、熱酸化層１６’は、フッ酸系エッチャントを使用してウェットエッチング法でも除去可能である。

次に、図５に示す工程において、半導体基板１１の全面に亘ってニッケル層がＥＢ蒸着により堆積され、その後、レジストマスク２７（図４参照）をニッケル層と共に除去するというリフトオフ法によってコンタクトホール２６に相当する領域のみにニッケル層が残され、この残存するニッケル層が第一のソース・ドレイン電極１８を構成する。

そして、第一のソース・ドレイン電極１８を約１０００度の温度で加熱処理することによって、第一のソース・ドレイン電極１８とソース・ドレイン領域１５との間をオーミック接合させる。

なおここで、第一のソース・ドレイン電極１８とｐ型ウェル領域１３との間の電気抵抗をも低減させるため、第一のソース・ドレイン電極１８とｐ型ウェル領域１３の界面部分に、高濃度のアルミニウムイオンをイオン注入してｐ^＋型のイオン注入領域（図示せず）を別途形成しても良い。

一方、半導体基板１１の裏面には、ニッケル金属からなる第二のソース・ドレイン電極１９が形成され、これによって図５に示した半導体装置が得られる。

なお、第二のソース・ドレイン電極１９を形成した後に、この第二のソース・ドレイン電極１９も約１０００度の温度で加熱処理することによって、第二のソース・ドレイン電極１９と半導体基板１１との間をオーミック接合させる。

次に、図６（ａ）に示すように、カーボン層１７’に対するマスクとしての機能と第二のゲート層としての機能を兼ね備えたアルミニウム金属からなるアルミゲート電極２５をカーボン層１７’上に選択的に堆積して形成し（アルミニウム金属を半導体基板１１の全面に堆積の後、フォトリソグラフィによりゲート領域をレジストでマスクして残余の部分をエッチング）、アルミゲート電極２５とカーボン層１７’からなる積層（二層）構造ゲート用の電極が形成される。

その後、これらの電極に３００℃程度に熱処理を施して層間の密着性を改善して、これによって、図６（ａ）に示した半導体装置が得られる。

もっとも、図６（ｂ）に示すようにアルミニウム金属を第一のソース・ドレイン電極１８上にも選択的に残して、ニッケル金属層とアルミニウム金属層の積層（二層）からなるソース用の電極を形成しても良い。アルミニウム金属層を第一のソース・ドレイン電極１８の上に残すことによって、アルミニウム金属からなる配線電極２１（図８参照）とのコンタクト特性が改善される。

次に、アルミゲート電極２５をマスクとして、カーボン層１７’がＯ_２プラズマガス等の酸素系ドライエッチングにより除去されて、チャネル１４に対向する領域にカーボン層を残して、残存するカーボン層１７’によりカーボンゲート電極１７が形成される。こうして図７に示した半導体装置が得られる。

なお、カーボン層１７’をＯ_２ガスプラズマエッチングする際に、通常のパターニングに使用するフォトレジスト材料を用いると酸素ガスに対する耐性が不充分であり、エッチング精度の劣化に繋がる一方、アルミゲート電極２５をマスクに使用すると、微細なゲート電極エッチングが可能であり望ましい。

また、アルミゲート電極２５は、カーボンゲート電極１７のエッチング用マスクとしての役割を果たした後に、このアルミゲート電極２５をカーボンゲート電極１７から取り除いても良い。

ゲート絶縁層１６を侵食することなくカーボン層１７’からマスク除去可能であれば、ポリシリコン等の半導体材料もしくは絶縁体材料をエッチングマスクとして使用することも可能である。

次に、図８に示す工程において、第一のソース・ドレイン電極１８およびゲート電極１０１並びにゲート絶縁層１６を覆うように層間絶縁層２０が形成され、その後、層間絶縁層２０には配線電極２１が積層される。層間絶縁層２０により、ゲート電極１７と配線電極２１とが絶縁されると共に、配線電極２１は、層間絶縁層２０に設けられたコンタクトホール（図示せず）を介して第一のソース・ドレイン電極１８と電気的に接続する。

このようにして図８に示した半導体装置１００が得られ、第一のソース・ドレイン電極１８を接地しこれを基準電位として、第二のソース・ドレイン電極１９およびゲート電極１０１に適宜の正電圧を印加することによってチャネル領域１４がオンし、半導体装置としてのＭＩＳＦＥＴ１００がスイッチング動作する。

以上に説明した半導体装置の製法方法においては、高温（１０００℃以上）の熱酸化によって熱酸化層（ゲート絶縁層）１６’を形成する際に、金属等の不純物による熱酸化層の界面汚染を極力抑制するため、ＳｉＣ半導体基板に金属電極を形成する前に上記の熱酸化処理が実行されている。

また、第一のソース・ドレイン電極１８とソース・ドレイン領域１５との間のオーミック接合および第二のソース・ドレイン電極１９と半導体基板１１との間のオーミック接合を、高温（１０００℃程度）の熱処理により実行する際に、ゲート絶縁層１６（ＳｉＯ_２層）とゲート電極（例えば、アルミニウム金属やニッケル金属）の間に熱処理に起因するゲート電極反応劣化が懸念されるため、上記のような熱処理はゲート電極の形成前に実行されている。

このような状況において、仮にゲート絶縁層１６（ＳｉＯ_２層）を露出されたままで上記の熱処理を行えば、ゲート絶縁層１６（ＳｉＯ_２層）に酸素抜け（ＳｉＯｘ層：Ｘ＜２）が発生し、またはゲート絶縁層１６（ＳｉＯ_２層）に不純物が混入して、これによってゲート絶縁層１６（ＳｉＯ_２層）の界面において界面準位や固定電荷が増加して、ＭＩＳＦＥＴのチャネル移動度の低下に繋がってしまう。

これの対処法として、ここでは、高温耐性に優れたカーボン層１７’を、ゲート絶縁層１６（ＳｉＯ_２層）の保護層としてゲート絶縁層１６（ＳｉＯ_２層）の上に積層した後に、上記の熱処理動作が実行されるという工程を採用している。このため、ゲート絶縁層１６（ＳｉＯ_２層）の界面が清浄な状態に保たれかつ酸素抜けが抑制され得る。なお、カーボン層１７’は、酸素系のドライエッチングにより簡易的にパターニングされ得ると共にフッ酸系、塩素系および硫過水素系エッチング液に対して耐性を備えて保護層として好適である。

更には、ゲート絶縁層１６（ＳｉＯ_２層）に接触するカーボン層１７’をカーボンゲート電極１７として残すようなプロセスを採用したため、ＭＩＳＦＥＴのチャネル移動度を高めつつ適切な閾値電圧制御を実行し得る半導体装置が得られる。

（実施の形態２）
図９は、実施の形態２に係る蓄積型ｎチャネルＭＩＳＦＥＴ１１０の断面図である。図９に示すＭＩＳＦＥＴ１１０では、実施の形態１（図１（ａ））のそれと比較して、カーボンゲート電極１７とアルミゲート電極２５からなる積層（二層）のゲート電極１０１に替えて、単層のアルミゲート電極４５が採用されている。

すなわち、以下に詳しく説明するように製造工程において、保護層として機能するカーボン層は完全に除去されている。なお、ゲート電極以外の実施の形態２に係るＭＩＳＦＥＴ１１０の構成は、実施の形態１に係るＭＩＳＦＥＴ１００の構成と同じであるため、両者に共通するこれらの構成の説明は省略する。

次に、以上のように構成されたＭＩＳＦＥＴ１１０の製造方法を、図面を参照して詳しく説明する。

図１０〜図１６は、実施の形態２に係る半導体装置の製造工程を説明する断面図であり、図１０〜図１５は、各製造工程における半導体装置の断面を示す図であり、図１６は、完成した半導体装置の断面を示す図である。

最初に、図１０に示す工程において、ＳｉＣからなるｎ^＋型半導体基板３１に、約３×１０^１５ｃｍ^−３の濃度の不純物（窒素）をドープしたｎ型ＳｉＣ層３２が、約１５μｍの厚みにエピタキシャル成長により形成される。

続いて、このＳｉＣ層３２の表面から、例えば、アルミニウムイオンが選択的にイオン注入され、それにより約２×１０^１８ｃｍ^−３の不純物（アルミニウム）濃度のｐ型ウェル領域３３が、ＳｉＣ層３２の表面から約８００ｎｍの深さに亘って形成される。

その後、ＳｉＣ層３２にドープ層３４Ａとアンドープ層３４Ｂとが交互にピタキシャル成長され、それによりＳｉＣ層３２の表面にデルタドープ層３４Ａ、３４Ｂが形成される。

続いて、デルタドープ層３４Ａ、３４Ｂに対して窒素イオンを約１×１０^１９ｃｍ^−３の濃度となるように、かつこのデルタドープ層３４Ａ、３４Ｂの表面から約０．３μｍの深さに亘るように、選択的にイオン注入し、それによりソース・ドレイン領域３５を形成する。

その後、約１７００度の温度でアニール処理する。そして、このデルタドープ層３４Ａ、３４Ｂの上の所定部分にレジストマスク７１をフォトリソグラフィにおけるパターニングにより形成しドライエッチングによりデルタドープ層３４Ａ、３４Ｂを、その下層のｐ型ウェル領域３３の表面が露出するように完全に除去する。

このようなエッチング処理によって残存するデルタドープ層３４Ａ、３４Ｂが、図１０に示すように、一対のソース・ドレイン領域３５によって区画されたチャネル領域３４に相当する。なお、レジストマスク７１は、デルタドープ層３４Ａ、３４Ｂをエッチングした後、適宜の方法により取り除かれる。

次に、図１１に示す工程において、半導体基板３１が約１１００度の温度でもって酸化炉内で熱酸化処理され、それによって、半導体基板３１の表面に露出したチャネル領域３４およびソース・ドレイン領域３５並びにｐ型ウェル領域３３を全面的に覆うように熱酸化層３６’（ＳｉＯ_２層）が、約８０ｎｍの厚みに形成される。

なお、この熱酸化層３６’は、後工程においてエッチング処理を行ってゲート絶縁層として機能するようになる。勿論、ＣＶＤ法によって半導体基板１１にこうした絶縁層を堆積するように構成することも可能である。また、こうした絶縁層が多層であっても良い。

続いて、熱酸化層３６’上に保護層として機能するカーボン層３７’がＥＣＲスパッタ法により１００ｎｍ程度堆積され、これにより図１１に示した半導体装置が得られる。なお、ＣＶＤ法によってゲート絶縁層を形成すれば、このゲート絶縁層の表面を大気中に曝すことなく、同一チャンバ内で連続的にカーボン層３７’を形成することも可能である。

カーボン層３７’は、ダイヤモンドライクカーボン（ＤＬＣ）やグラファイトであっても良い。

次に、図１２に示す工程において、熱酸化層３６’およびカーボン層３７’のうち、のうちソース・ドレイン領域３５の両側（外方向）に位置する部分に、第一のソース・ドレイン電極３８（図１３参照）を形成するためのコンタクトホール４６が設けられる（なおここでは、各半導体装置を分離する素子分離の図示は省略されている。）。

そして、フォトリソグラフィによってレジストマスク４７が、半導体基板３１のゲート電極を形成すべき領域を覆うようにパターニングされた後、例えばＲＩＥエッチング法を用いてレジストマスク４７の開口部位にカーボン層３７’がＯ_２ガスドライエッチングによって除去される。

カーボン層３７’の除去が完了したら、再度レジストマスク４７を用いてＣＨＦ_３ガス等のフッ素系ガスを使用したドライエッチングによって、熱酸化層３６’が除去され、残存する熱酸化層３６’によりゲート絶縁層３６が形成される。こうして図１２に示した半導体装置が得られる。熱酸化層３６’は、フッ酸系エッチャントを使用してウェットエッチング法でも除去可能である。

次に、図１３に示す工程において、半導体基板３１の全面に亘ってニッケル層がＥＢ蒸着により堆積され、その後、レジストマスク４７（図１２参照）をニッケル層と共に除去するというリフトオフ法によってコンタクトホール４６に相当する領域のみにニッケル層が残され、この残存するニッケル層が第一のソース・ドレイン電極３８を構成する。そして、第一のソース・ドレイン電極３８を約１０００度の温度で加熱処理することによって、第一のソース・ドレイン電極３８とソース・ドレイン領域３５との間をオーミック接合させる。

なおここで、第一のソース・ドレイン電極３８とｐ型ウェル領域３３との間の電気抵抗をも低減させるため、第一のソース・ドレイン電極３８とｐ型ウェル領域３３の界面部分に、高濃度のアルミニウムイオンをイオン注入してｐ^＋型のイオン注入領域（図示せず）を別途形成しても良い。

一方、半導体基板３１の裏面には、ニッケル金属からなる第二のソース・ドレイン電極３９が形成され、これによって図１３に示した半導体装置が得られる。なお、第二のソース・ドレイン電極３９を形成した後に、この第二のソース・ドレイン電極３９も約１０００度の温度で加熱処理することによって、第二のソース・ドレイン電極３９と半導体基板３１との間をオーミック接合させる。

次に、カーボン層３７を全面的にＯ_２プラズマガス等の酸素系ドライエッチングにより除去して、チャネル３４に対向する領域を含めてゲート絶縁層３６を露出させ、これにより図１４に示した半導体装置が得られる。

次に、図１５（ａ）に示す工程において、アルミニウム金属からなるアルミゲート電極４５をゲート絶縁層３６（露出領域）上に選択的に堆積して形成し（アルミニウム金属を半導体基板３１の全面に堆積の後、フォトリソグラフィによりゲート領域をレジストでマスクして残余の部分をエッチング）、アルミゲート電極４５を形成した後に３００℃程度に熱処理を施して層間の密着性を改善して、これによって、図１５（ａ）に示した半導体装置が得られる。

もっとも、図１５（ｂ）に示すようにアルミニウム金属を第一のソース・ドレイン電極３８上にも選択的に残して、ニッケル金属層とアルミニウム金属層の積層（二層）からなるソース用の電極を形成しても良い。アルミニウム金属層を第一のソース・ドレイン電極３８の上に残すことによって、アルミニウム金属からなる配線電極４１（図１６参照）とのコンタクト特性が改善される。

なお、ゲート電極４５の材料は、ポリシリコン半導体材料であっても良い。

次に、図１６に示す工程において、第一のソース・ドレイン電極３８およびアルミゲート電極４５並びにゲート絶縁層３６を覆うように層間絶縁層４０が形成され、層間絶縁層４０には配線電極４１が積層される。層間絶縁層４０により、アルミゲート電極４５と配線電極２１とが絶縁されると共に、配線電極４１は、層間絶縁層４０に設けられたコンタクトホール（図示せず）を介して第一のソース・ドレイン電極３８と電気的に接続する。

このようにして図１６に示すＭＩＳＦＥＴ１１０が得られ、第一のソース・ドレイン電極３８を接地しこれを基準電位として、第二のソース・ドレイン電極３９およびアルミゲート電極４５に適宜の正電圧を印加することによってチャネル領域３４がオンし、半導体装置としてのＭＩＳＦＥＴ１１０がスイッチング動作する。

以上に説明した半導体装置の製法方法においては、高温（１０００℃以上）の熱酸化によって熱酸化層（ゲート絶縁層）３６’を形成する際に、金属等の不純物による熱酸化層の界面汚染を極力抑制するため、ＳｉＣ半導体基板に金属電極を形成する前に上記の熱酸化処理が実行されている。

また、第一のソース・ドレイン電極３８とソース・ドレイン領域３５との間のオーミック接合および第二のソース・ドレイン電極３９と半導体基板３１との間のオーミック接合を、高温（１０００℃程度）の熱処理により実行する際に、ゲート絶縁層３６（ＳｉＯ_２層）とゲート電極（例えば、アルミニウム金属やニッケル金属）の間に熱処理に起因するゲート電極反応劣化が懸念されるため、上記のような熱処理はゲート電極の形成前に実行されている。

このような状況において、仮にゲート絶縁層３６（ＳｉＯ_２層）を露出させたままで上記の熱処理を行えば、ゲート絶縁層３６（ＳｉＯ_２層）に酸素抜け（ＳｉＯｘ層：Ｘ＜２）が発生し、またはゲート絶縁層３６（ＳｉＯ_２層）に不純物が混入して、これによってゲート絶縁層３６（ＳｉＯ_２層）の界面において界面準位や固定電荷が増加して、ＭＩＳＦＥＴのチャネル移動度の低下に繋がってしまう。

これの対処法として、ここでは、高温耐性に優れたカーボン層３７’を、ゲート絶縁層３６（ＳｉＯ_２層）の保護層としてゲート絶縁層３６（ＳｉＯ_２層）の上に積層した後、上記の熱処理動作が実行されるという工程を採用している。このため、ゲート絶縁層３６（ＳｉＯ_２層）の界面が清浄な状態に保たれかつ酸素抜けが抑制され得る。

なお、カーボン層３７’は、酸素系のドライエッチングにより簡易的に除去し得ると共にフッ酸系、塩素系および硫化水素系エッチング液に対して耐性を備えて保護層として好適である。

更には、カーボン層３７’を完全に除去して、アルミニウム金属からなる単層構造のアルミゲート電極４５を形成したため、ゲート電極の導電率を低く保つことが可能であり、ゲート電極に印加するオン電圧の立ち上がり特性が劣化することも確実に回避できる。

なおここまで、半導体装置として蓄積型かつ縦型のＭＩＳＦＥＴを例にして、実施の形態を説明したが、ソース・ドレイン領域とソース・ドレイン電極とを横方向に並ぶように形成した横型ＭＩＳＦＥＴに対してもこれらの技術は適用できる。

また、ＭＩＳ（金属―絶縁層―半導体）構造の代表例としてＭＯＳ（金属―酸化層―半導体）構造のトランジスタを例示して説明したが、これに限らずＭＥＳ（金属―半導体）構造を用いたトランジスタを使用することも可能である。

本発明によれば、ＭＩＳＦＥＴのチャネル移動度を高めつつ適切な閾値電圧制御を行い得る半導体装置および半導体装置の製造方法が得られ、省エネを実現するパワー半導体装置等に適用できる。

図１（ａ）は、実施の形態１に係る蓄積型ｎチャネルＭＩＳＦＥＴの断面図であり、図１（ｂ）は、そのゲート電極周辺の平面図の一例である。 実施の形態１に係る半導体装置の製造工程の一段階を示す断面図である。 図２に続く製造工程の段階における半導体装置の断面図である。 図３に続く製造工程の段階における半導体装置の断面図である。 図４に続く製造工程の段階における半導体装置の断面図である。 図５に続く製造工程の段階における半導体装置の断面図である。 図６に続く製造工程の段階における半導体装置の断面図である。 図７に続く製造工程の段階における半導体装置の断面図である。 実施の形態２に係る蓄積型ｎチャネルＭＩＳＦＥＴの断面図である。 実施の形態２に係る半導体装置の製造工程の一段階を示す断面図である。 図１０に続く製造工程の段階における半導体装置の断面図である。 図１１に続く製造工程の段階における半導体装置の断面図である。 図１２に続く製造工程の段階における半導体装置の断面図である。 図１３に続く製造工程の段階における半導体装置の断面図である。 図１４に続く製造工程の段階における半導体装置の断面図である。 図１５に続く製造工程の段階における半導体装置の断面図である。 従来のＳｉＣからなるＭＩＳＦＥＴ（ＭＩＳ電界効果トランジスタ）を示す断面図である。 従来の半導体装置について、ゲート絶縁層とチャネル領域との界面に生成する界面準位や固定電荷の形態を説明する図である チャネル領域（ＳｉＣ層）とゲート絶縁層との界面状態を改善する半導体装置の一例を示した断面図である。 ゲート絶縁層を挟んだゲート電極とチャネル領域（ＳｉＣ層）の間のエネルギー帯図である。

符号の説明

１１、３１、５１ 半導体基板
１２、３２、５２ ＳｉＣ層
１３、３３、５３ ｐ型ウェル領域
１３Ａ、３３Ａ、５３Ａ 界面
１４、３４、５４ チャネル領域
１４Ａ、３４Ａ、６４ ドープ層
１４Ｂ、３４Ｂ、６５ アンドープ層
１５、３５、５５ ソース・ドレイン領域
１６、３６、５６ ゲート絶縁層
１７ カーボンゲート電極
１８、３８、５８ 第一のソース・ドレイン電極
１９、３９、５９ 第二のソース・ドレイン電極
２１、４１、６１ 配線電極
２０、４０、６０ 層間絶縁層
２５、４５ アルミゲート電極
２６、４６ コンタクトホール
２７、４７、７０、７１ レジストマスク
１７’、３７’ カーボン層
５７ ゲート電極
６２ 界面準位
６３ 固定電荷
６７ オーミック電極
６８ 汚染物質
１０１ ゲート電極
１００、１１０ ＭＩＳＦＥＴ
１２０、１３０ 従来のＭＩＳＦＥＴ

Claims (18)

1. ゲート電極の少なくともゲート絶縁層に接する第一のゲート層が炭素を含んでいるＭＩＳＦＥＴからなる半導体装置。
2. 半導体層を有する基板と、
   前記半導体層の上に形成された前記ゲート絶縁層と、
   前記ゲート絶縁層の上に形成された前記ゲート電極と、
   平面視において、前記ゲート電極の少なくとも片側に位置するように前記半導体層の表面に形成されたソース・ドレイン領域と、
   前記ソース・ドレイン領域に接触しかつ前記ゲート電極の下方に位置するように形成されたチャネル領域と、
   前記基板の背面に前記チャネル領域に電気的に接続するように形成されたソース・ドレイン電極と、
   を備えた請求項１記載の半導体装置。
3. 前記ソース・ドレイン領域が、平面視において前記ゲート電極の両側に形成されている請求項２記載の半導体装置。
4. 前記チャネル領域は、不純物をドープしたドープ層とアンドープ層とを交互に積層したデルタドープ層を有する請求項２記載の半導体装置。
5. 前記第一のゲート層は、ダイヤモンド、ダイヤモンドライクカーボン、カーボングラファイト、カーボンナノチューブおよびフラーレンからなる群より選ばれる少なくとも一種以上の材料を含む層または前記層を複数積み重ねた複合層である請求項１記載の半導体装置。
6. 前記ゲート電極の電気導電率が２０Ｓｃｍ^−１以上である請求項１記載の半導体装置。
7. 前記第一のゲート層には、ホウ素またはアルミニウムが添加されている請求項６記載の半導体装置。
8. 前記第一のゲート層の厚さは、１０ｎｍ以上、５００ｎｍ以下である請求項１記載の半導体装置。
9. 前記半導体層は、シリコン半導体のバンドキャップよりも広いワイドバンドキャップ半導体から構成される請求項２記載の半導体装置。
10. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウムおよび窒化アルミニウムのうちの何れかの材料により構成される請求項９記載の半導体装置。
11. 前記ゲート電極は、前記第一のゲート層に積層した第二のゲート層を有し、
    前記第二のゲート層は、金属層、合金層および金属窒化層のうちから選ばれた層または前記層を複数積み重ねた複合層である請求項１記載の半導体装置。
12. 前記第二のゲート層には、チタンまたはアルミニウムが含有されている請求項１１記載の半導体装置。
13. 基板に半導体層を形成し、前記半導体層に不純物を選択的に添加してチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を堆積し、前記絶縁層上に炭素を含有する層を形成する半導体装置の製造方法。
14. 前記絶縁層を形成した後、前記絶縁層の表面を大気中に曝すことなく前記炭素を含有する層を形成する請求項１３記載の半導体装置の製造方法。
15. 基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する導電層を形成し、
    その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記チャネル領域に対向する領域を除いて前記導電層をパターニング除去して、前記領域に残った前記導電層からなるゲート電極を形成する請求項１３記載の半導体装置の製造方法。
16. 基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する導電層を形成し、前記導電層上に選択的に配置した金属層を堆積し、
    その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記金属層をマスクとして前記チャネル領域に対向する領域を除いて前記導電層をパターニング除去して、前記領域に残った前記導電層と前記金属層からなる積層構造のゲート電極を形成する請求項１３記載の半導体装置の製造方法。
17. 基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する保護層を形成し、
    その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記保護層を除去して前記チャネル領域に対向する前記絶縁層の領域を露出させて、前記領域にゲート電極を形成する請求項１３記載の半導体装置の製造方法。
18. 酸素ガスを含むプラズマの雰囲気中に前記導電層または前記保護層を曝すことによりこれらの層を除去する請求項１５乃至１７の何れかに記載の半導体装置の製造方法。

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