JP2005347680A - 半導体装置および半導体装置の製造方法 - Google Patents

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真 北畠
Osamu Kusumoto
修 楠本
Masaya Yamashita
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Koichi Hashimoto
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Abstract

【課題】 MISFETのチャネル移動度を高めつつ適切な閾値電圧制御を行い得る半導体装置および半導体装置の製造方法を提供する。
【解決手段】 MISFET100は、ゲート電極101の少なくともゲート絶縁層16に接する第一のゲート層17が炭素を含んでいる。
【選択図】 図1

Description

本発明は、ゲート絶縁層に隣接するように炭素を含む層を形成した半導体装置および半導体装置の製造方法に関する。
炭化珪素(シリコンカーバイド;SiC)は、炭素原子と珪素原子が一対一で結合した化合物半導体のひとつである。SiCは、珪素(Si)に比べて高絶縁耐圧性と熱伝導性に優れ、かつワイドバンドギャップを有する半導体であるため、パワー素子および耐環境素子並びに高温動作素子並びに高周波素子等に利用されている。
図17は、従来のSiCからなるMISFET(MIS電界効果トランジスタ)の構成を示す断面図である。
図17に示す工程において、蓄積型nチャネルMISFET120は、4H−SiCからなるn型半導体基板51と、この半導体基板51の表面に形成されたn型4H−SiC層52と、このSiC層52の表面直下に離隔して設けられ、アルミニウムイオン等のアクセプタを注入した一対のp型ウェル領域53と、各々のp型ウェル領域53の領域内に、窒素イオン等のドナーを注入した一対のソース・ドレイン領域55と、一対のp型ウェル領域53の表面に位置する部分であって、各々のソース・ドレイン領域55とSiC層52の表面におけるn型領域とによって区画されるチャネル領域54と、チャネル領域54とソース・ドレイン領域55とを覆って堆積されたSiO層からなるゲート絶縁層56と、ゲート絶縁層56を介してチャネル領域54に対向するように形成されたアルミニウム金属からなるゲート電極57と、ソース・ドレイン領域55の一部と接触し、かつそこから外側に延びてp型ウェル領域53に達するように形成されたニッケル金属からなる一対の第一のソース・ドレイン電極58と、半導体基板51の裏面に堆積されたニッケル金属からなる第二のソース・ドレイン電極59と、ゲート絶縁層56およびゲート電極57並びに第一のソース・ドレイン電極58を覆うように形成された層間絶縁層60と、層間絶縁層60を貫通するコンタクトホール(図示せず)を介して第一のソース・ドレイン電極58に電気的に接続するように層間絶縁層60上に形成された配線電極61と、を有している。
なお、第一のソース・ドレイン電極58は、p型ウェル領域53と電気的に接続されることにより、基準電圧電極(接地電位電極)としての役割を兼ねている。また、p型ウェル領域53のうち第一のソース・ドレイン電極58と接する界面53Aにp型不純物を注入し、p型ウェル領域53の接触特性を改善するように構成される場合がある。
このような構成のMISFET120において、ゲート電極57にプラス電圧を印加すると、p型ウェル領域53におけるゲート電極57の下方に位置するチャネル領域54が電界効果によりn型になって、これによりチャネル領域54とソース・ドレイン領域55との間がオン(導通)して、ソース・ドレイン領域55と第二のソース・ドレイン電極59の間を図17の矢印で示すような方向に電子が移動できるようになり、ドレイン電流がMISFET120の内部を縦方向に流れる。すなわち、このMISFET120は、ゲート電圧印加によってドレイン電流をスイッチング制御可能な縦型パワーMISFETである。
なお、このようなSiC基板を使用した蓄積型かつ縦型のMISFETの一例として、熱伝導特性や絶縁耐圧性に優れたSiC結晶の表面にSi層を結晶成長させた半導体装置が開発されている(特許文献1参照)。
特開平11−121748号公報
ところで、上記従来のMISFET120において、半導体層52をSiから4H−SiCに変更することにより、低損失パワースイッチングデバイスが実現できるものと期待されたが、SiCの特性が充分に発揮されるに至っていない。
具体的には、チャネルにおける電荷キャリア移動度(以下、チャネル移動度という)が理想値に比べて遙かに低下しており、こうしたチャネル移動度低下の原因のひとつは、SiC層とゲート絶縁層界面に存在する界面準位や固定電荷に依存するものであると考えられる。
すなわち、図18に模式的に示すように、次のような現象に基づいてゲート絶縁層とチャネル領域の界面において高密度の界面準位62が形成され、かつ多数の固定電荷63が生成され、これによってMISFETのチャネル移動度を低下させると考えられる。
第一に、SiC層に堆積される半導体装置120のゲート絶縁層56は通常、SiC層の表面を熱酸化処理して形成されたSiO層であり、こうした熱酸化処理の際に、SiC層から除去される炭素が不純物として残留するという現象がある。
第二に、ゲート絶縁層56を形成した後、オーミック電極67(第一のソース・ドレイン電極58と第二のソース・ドレイン電極59)と半導体(ソース・ドレイン領域55と半導体基板51)との間の良好なオーミック接合を得るには高温(1000℃)熱処理が必要である一方、ゲート絶縁層56を露出させた状態ではゲート絶縁層56(SiO層)の酸素抜けやゲート絶縁層56の表面に存在する汚染物質68のゲート絶縁層56の内部への侵入が引き起こされるという現象もあり得る。
勿論、SiC層の表面に対して熱酸化処理を行わずに、ゲート絶縁層をSiC層上にスパッタリング法等によって堆積することは可能であるが、仮にこのような方法をとっても、SiC層とゲート絶縁層を同一チャンバ内で連続形成できずにSiC層を大気に曝して生じる汚染やゲート絶縁層の堆積前に元々存在するSiC層表面の汚染に起因して高密度の界面準位を誘発する可能性はある。
こうして界面準位62にトラップされた電荷や固定電荷63によって、半導体装置120の閾値電圧を変動させると共に、チャネル領域54を移動しようとするキャリア(電子)が上記のトラップ電荷や固定電荷63から相互作用を受け、これによって、MISFETのチャネル移動度や相互コンダクタンスが低下するというデバイス特性(デバイスの増幅能力)の劣化に繋がっている。
そこで、このようなチャネル領域54(SiC層)とゲート絶縁層56との界面状態に起因するチャネル移動度の低下を改善するため、図19に示すように、不純物(窒素)をドープしたnエピタキシャル層64とアンドープエピタキシャル層65とを交互に積層する構造(デルタドープ層)によってチャネル領域54を形成する技術が提案されている。これによってチャネル領域54において低抵抗な電気伝導が得られ、ひいてはMISFETのチャネル移動度の向上が図られる。
しかし、図19に示したMISFET130では、そのMISFET130のチャネル移動度の向上を図れると期待できる一方、次のような問題も内在すると、本件発明者は考えている。
MISFET130をオンする閾値電圧は、チャネル領域54の不純物ドーピング濃度と、ゲート絶縁層の材料/膜厚と、ゲート電極の仕事関数と、に依存する。
ここでチャネル領域54に、デルタドープ層が存在すると、p型ウェル領域53からチャネル領域54に延びる空乏層の形成が抑制され、これによってMISFET130をノーマリーオン状態に陥らせ、そのゲート電圧をゼロボルト状態にしてもドレイン電流が流れて、ひいてはノーマリーオフ型トランジスタを有するMISFET130の適切な閾値電圧制御を図れない可能性がある。
本発明は、このような状況に鑑みてなされたものであり、その目的のひとつは、MISFETのチャネル移動度を高めつつ適切な閾値電圧制御を行い得る半導体装置および半導体装置の製造方法を提供することにある。
ここでまず、本件発明者はゲート電極の仕事関数とSiC層のチャネル領域における空乏層形成の関係を考察した。
図20は、ゲート絶縁層を挟んだゲート電極とチャネル領域(SiC層)の間のエネルギー帯図であり、図20(a)は、ゲート絶縁層にアルミニウム金属(以下、アルミゲート電極という。)が接触している場合のMISFETのエネルギー帯図であり、図20(b)は、ゲート絶縁層に炭素を含んだ層(以下、カーボンゲート電極という。)が接触している場合のMISFETのエネルギー帯図である。
なお、仕事関数ΦAlは、アルミゲート電極のフェルミ準位E(Al)と真空準位との差であり、仕事関数Φは、カーボンゲート電極のフェルミ準位E(C)と真空準位との差である。
図20(a)のように、熱平衡状態にあるMISFETのエネルギー帯図では、SiC層の伝導帯端エネルギーEcと価電子帯端エネルギーEvとを平らにした所謂フラットバンド状態が形成されている。
ここで、カーボンゲート電極のフェルミ準位E(C)と真空準位との差に相当する仕事関数Φは、アルミゲート電極のフェルミ準位E(Al)と真空準位との差に相当する仕事関数ΦAlよりも大きいため、図20(b)のようにカーボンゲート電極を使用することでフェルミ準位を真空準位から遠ざけることができる。そして、この影響を受けることにより、ゲート絶縁層とSiC層との界面近傍においてSiC層の伝導帯端エネルギーEcと価電子帯端エネルギーEvに曲がりが生じ(正確にはn型のデルタドープ層が存在することにより絶縁層界面においてエネルギー帯は若干上がる。)、SiC層の表面近傍ではそのフェルミ準位E(SiC)が価電子帯から離れて、表面近傍の不純物濃度は内部よりも減少する。よって、この曲がった部分が空乏層Xdに相当することになる。
すなわち、アルミゲート電極に替えてカーボンゲート電極を使用することによって、ゲート絶縁層とSiC層の界面から空乏層Xdを延在させることができ、ゲート電圧がゼロボルトにおいてこの空乏層Xdによりチャネル領域を閉じることが可能である。このため、MISFETをノーマリーオン状態に陥らせるという状況を解消し、そのゲート電圧をゼロボルト状態にしてもドレイン電流が流れるという不具合を改善して、ノーマリーオフ型MISFETの適切なスイッチング動作を行い得るものと推察される。
併せて、カーボンゲート電極を使用すれば、ゲート絶縁層の表面を適切に保護することが可能になるという効果も奏し得る。すなわち、カーボン層は熱的に安定であってウェットエッチング液や洗浄液で腐食されずに、カーボン層に覆われたゲート絶縁層の表面は清浄な状態に保たれ得る。また、カーボン層のパターニングおよびその除去は、酸素プラズマエッチングにより簡易に行うことができ保護膜として好適である。
本発明は、上記知見に基づいてなされたものであり、その第一の観点は、ゲート絶縁層に接触する炭素を含むゲート層を形成することにより、MISFETのチャネル移動度を高めつつ適切な閾値電圧制御を実行するというものである。
また、その第二の観点は、ゲート絶縁層に接触する炭素を含む保護層を形成したことにより、ゲート絶縁層の表面を清浄な状態に保つというものである。
具体的には、本発明に係る半導体装置は、ゲート電極の少なくともゲート絶縁層に接する第一のゲート層が炭素を含んでいるMISFETからなるものである。
このような炭素を含む第一のゲート層を設けることによって、ゲート絶縁層と半導体層の界面から空乏層を延在させることができ、ゲート電圧がゼロボルトにおいてこの空乏層によりチャネル領域を閉じることが可能である。よって半導体装置をノーマリーオン状態に陥らせるという状況を解消し、そのゲート電圧をゼロボルト状態にしてもドレイン電流が流れるという不具合を改善して、ノーマリーオフ型トランジスタの適切なスイッチング動作を行い得る。
本発明に係る半導体装置は、より詳しくは、半導体層を有する基板と、前記半導体層の上に形成された前記ゲート絶縁層と、前記ゲート絶縁層の上に形成された前記ゲート電極と、平面視において、前記ゲート電極の少なくとも片側に位置するように前記半導体層の表面に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域に接触しかつ前記ゲート電極の下方に位置するように形成されたチャネル領域と、前記基板の背面に前記チャネル領域に電気的に接続するように形成されたソース・ドレイン電極と、を備えるように構成されるものである。なお、「ソース・ドレイン領域(電極)」との表記は、こうした領域(電極)をトランジスタのソースとして機能させることもドレインとして機能させることも可能であることを意味するものである。
ここで、前記ソース・ドレイン領域が、平面視において前記ゲート電極の両側に形成されるように構成しても良い。
また、前記チャネル領域は、望ましくは不純物をドープした第一の導電型のドープ層とアンドープ層とを交互に積層した層(デルタドープ層)を有する。
これによって、半導体層とゲート絶縁層の界面に存在する界面準位や固定電荷に起因するキャリア移動度の低下を解消できる。特に、前記半導体層に、シリコン半導体のバンドキャップよりも広いワイドバンドキャップ半導体を使用する際には、界面準位や固定電荷に起因するキャリア移動度低下は顕著であり、上記のデルタドープ層によってキャリア移動度の改善を図ることが重要である。ワイドバンドギャップ半導体の例として、炭化珪素、窒化ガリウムおよび窒化アルミニウムがある。
また、前記第一のゲート層は、ダイヤモンド、ダイヤモンドライクカーボン、カーボングラファイト、カーボンナノチューブおよびフラーレンからなる群より選ばれる少なくとも一種以上の材料を含む層または前記層を複数積み重ねた複合層であっても良い。
なお、前記ゲート電極の電気導電率が20Scm−1以上であり、前記第一のゲート層にホウ素またはアルミニウムを添加してゲート電極の電気導電率を高めても良い。
また、前記第一のゲート層の厚さは、10nm以上、500nm以下であり、望ましくは10nm以上、100nm以下である。
導電性を有する第一のゲート層を厚膜(500nm以上)にすると、そこでの抵抗成分が増加して、ゲート電極に印加するオン電圧の立ち上がり特性が劣化してしまう。もっとも、第一のゲート層をゲート絶縁層上に適切に成膜するには、少なくとも10nm程度の厚さを確保する必要がある。
また、前記ゲート電極は、前記第一のゲート層に積層した第二のゲート層を有し、前記第二のゲート層は、金属層、合金層および金属窒化層のうちから選ばれた層または前記層を複数積み重ねた複合層であり、前記第二のゲート層には、チタンまたはアルミニウムが含有されていても良い。
本発明に係る半導体装置の製造方法は、基板に半導体層を形成し、前記半導体層に不純物を選択的に添加してチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を堆積し、前記絶縁層上に炭素を含有する層を形成するものである。
このような炭素を含む層を半導体装置の一部として使用すれば、ゲート絶縁層と半導体層の界面から空乏層を延在させることができ、ゲート電圧がゼロボルトにおいてこの空乏層によりチャネル領域を閉じることが可能である。よって半導体装置をノーマリーオン状態に陥らせるという状況を解消し、そのゲート電圧をゼロボルト状態にしてもドレイン電流が流れるという不具合を改善して、ノーマリーオフ型トランジスタの適切なスイッチング動作を行い得る。
また、半導体装置の製造過程において、炭素を含む層をゲート絶縁層の保護膜として活用すれば、ゲート絶縁層の表面を清浄な状態に保つことが可能である。この場合に、前記絶縁層を形成した後、前記絶縁層の表面を大気中に曝すことなく前記炭素を含有する層を形成することで、より効果的にゲート絶縁層の清浄な状態に保つことができる。
上記の半導体装置の製造方法の具体例として、基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する導電層を形成し、その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記チャネル領域に対向する領域を除いて前記導電層をパターニング除去して、前記領域に残った前記導電層からなるゲート電極を形成するような製法であっても良い。
もしくは、基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する導電層を形成し、前記導電層上に選択的に配置した金属層を堆積し、その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記金属層をマスクとして前記チャネル領域に対向する領域を除いて前記導電層をパターニング除去して、前記領域に残った前記導電層と前記金属層からなる積層構造のゲート電極を形成するような製法であっても良い。
もしくは、基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する保護層を形成し、その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記保護層を除去して前記チャネル領域に対向する前記絶縁層の領域を露出させて、前記領域にゲート電極を形成するような製法であっても良い。
なお、酸素ガスを含むプラズマの雰囲気中に前記導電層または前記保護層を曝すことによりこれらの層を簡単に除去することができる。
本発明によれば、MISFETのチャネル移動度を高めつつ適切な閾値電圧制御を行い得る半導体装置および半導体装置の製造方法が得られる。
以下に本発明の実施の形態について、図面を参照しながら説明する。
以下の説明および添付図面において、「n」または「p」は導電型を示し、これらを記した層や領域では、それぞれ、電荷キャリアが電子または正孔であることを意味する。また、「n」、「p」に付随する上付き符号「+」については、不純物濃度が比較的高濃度であることを意味している。
(実施の形態1)
図1(a)は、実施の形態1に係る半導体装置としての蓄積型nチャネルMISFETの断面図であり、図1(b)は、そのゲート電極周辺の平面図の一例である(但し図面を簡略して、ゲート電極17、25およびソース・ドレイン領域15並びにpウェル領域13のみが図示されている。)。
こうしたMISFETでは、ソース・ドレイン電極を中心に図示することが一般的と言えるが、ここではゲート電極101を中心に図示されている。なお、図1(a)は、図1(b)のI−I線に沿った断面図に相当する。
図1(b)に示すように、平面視において、略矩形に形成された一対のp型ウェル領域13の領域内に、略矩形に形成された一対のソース・ドレイン領域15が配置されている。そして、これらのソース・ドレイン領域15に挟まれた領域にチャネル領域14(図1(a)参照)が形成されると共に、このチャネル領域14を覆うように略矩形形状のゲート電極101が形成されている。
すなわち、ゲート電極101の一部がゲート絶縁層16(図1(a)参照)を介してソース・ドレイン領域15およびp型ウェル領域13に重さなるようにゲート電極101は形成され、これによって、ゲート電極101に対向する領域に、一対のソース・ドレイン領域15により区画されたチャネル領域14が形成されている。
なお、図示は省略しているが、p型ウェル領域13とソース・ドレイン領域15をマトリクス状に複数個配置させて、トランジスタの集積度を稼いでも良い。
図1(a)に示すように、MISFET100は、4H−SiCからなるn型半導体基板11と、この半導体基板11の表面に形成されたn型4H−SiC層12と、このSiC層12の表面の直下に離隔して設けられ、アルミニウムイオン等のアクセプタを注入した一対のp型ウェル領域13と、各々のp型ウェル領域13の領域内に、窒素イオン等のドナーを注入した一対のソース・ドレイン領域15と、各々のソース・ドレイン領域15によって区画されるチャネル領域14と、チャネル領域14とソース・ドレイン領域15とを覆って堆積されたSiO層からなるゲート絶縁層16と、ゲート絶縁層16に接触してチャネル領域14に対向するように形成され、炭素を含む層としての導電性カーボンゲート電極17(第一のゲート層)と、このカーボンゲート電極17に堆積されるアルミニウム金属からなるアルミゲート電極25(第二のゲート層)と、ソース・ドレイン領域15の一部と接触し、かつそこから外側に延びてp型ウェル領域13に達するように形成されたニッケル(Ni)金属からなる一対の第一のソース・ドレイン電極18と、半導体基板11の裏面に堆積されたニッケル金属からなる第二のソース・ドレイン電極19と、ゲート絶縁層16およびカーボンゲート電極17並びにアルミゲート電極25並びに第一のソース・ドレイン電極18を覆うように形成された層間絶縁層20と、層間絶縁層20を貫通するコンタクトホール(図示せず)を介して第一のソース・ドレイン電極18に電気的に接続するように層間絶縁層20に形成された配線電極21と、を有している。
なおここで、「ソース・ドレイン領域(電極)」との表記は、こうした領域(電極)をトランジスタのソースとして機能させることもドレインとして機能させることも可能であることを意味するものである。
第一のソース・ドレイン電極18は、p型ウェル領域13と電気的に接続されることにより、基準電圧電極(接地電位電極)としての役割を兼ねている。また、p型ウェル領域13のうち第一のソース・ドレイン電極18と接する界面13Aにp型不純物注入し、p型ウェル領域の接触特性を改善するように構成しても良い。
ここで、カーボンゲート電極17は詳しくは、ダイヤモンド、ダイヤモンドライクカーボン、カーボングラファイト、カーボンナノチューブおよびフラーレンからなる群より選ばれる少なくとも一種以上の材料を含む層またはこのような層を複数積み重ねた複合層であり、カーボンゲート電極17とアルミゲート電極25を積層したゲート電極の導電率を20Scm−1以上にするため、カーボンゲート電極17にホウ素またはアルミニウムが添加されている。
カーボンゲート電極17の厚さは、10nm以上かつ500nm以下、より望ましくは、10nm以上かつ100nm以下である。導電性を有するカーボンゲート電極17を厚膜(500nm以上)にすると、そこでの抵抗成分が増加して、ゲート電極に印加するオン電圧の立ち上がり特性が劣化してしまう。もっとも、カーボンゲート電極17をゲート絶縁層16上に適切に成膜するには、少なくとも10nm程度の厚さを確保する必要がある。
SiC層12は、シリコン半導体(バンドギャップ:1.1135eV)やGaAs半導体(バンドギャップ:1.428eV)のバンドキャップよりも広いワイドバンドキャップ半導体から構成される。なお、ワイドバンドギャップ半導体とは、半導体の性質を特徴づける材料パラメータであるエネルギーバンドギャップがシリコン半導体やGaAs半導体に比べて大きな材料のことを総称していうものとする。
ワイドバンドギャップ半導体材料の例としては、炭化珪素(バンドギャップ:3.02eV)の他、窒化ガリウム(バンドギャップ:3.39eV)または窒化アルミニウム(バンドギャップ:6.3eV)もあるが、ここでは高絶縁耐圧性と熱伝導性に優れる炭化珪素が使用されている。
第二のゲート層としてアルミニウム金属からなるアルミゲート電極25を例示しているが、カーボンゲート電極17と接触性に優れた材料であれば、アルミニウム金属に限らない。例えば、チタン金属でも良い。もしくは、これらの金属層およびチタン合金層/アルミ合金層並びに金属窒化層(TiN等)の内から選ばれた層またはこれらの層を複数積み重ねた複合層であっても構わない。
チャネル領域14は、詳しくは、エピタキシャルアンドープ層14Bと約1×1018cm−3の濃度のn型(窒素)不純物を含むエピタキシャルドープ層14Aとを交互に3ペア積層したデルタドープ層である。ドープ層14Aの厚さは約10nmであり、アンドープ層14Bの厚さは40nmであり、チャネル領域14のトータル厚さは、約0.2μmである。勿論、チャネル領域14は、このようなデルタドープ層に限らず、不純物を一様にドープしたものであっても良い。
このようなワイドバンドギャップ半導体(SiC層)は、高絶縁耐圧性と熱伝導性に優れ、通電時の損失を低減可能なパワーMISFET100が得られる。
また、チャネル領域14に不純物(窒素)をドープしたnエピタキシャル層14Aとアンドープエピタキシャル層14Bからなる積層構造が形成されているため、MISFETのチャネル移動度や相互コンダクタンスの向上が図れる。
更には、ゲート絶縁層16に隣接するようにカーボンゲート電極17が配置されているため、トランジスタの適切な閾値電圧制御が可能になる。
次に、以上のように構成されたMISFET100(半導体装置)の製造方法を、図面を参照して詳しく説明する。
図2〜図9は、実施の形態1に係る半導体装置の製造工程を説明する断面図であり、図2〜図8は、各製造工程における半導体装置の断面を示す図であって、図9は、完成した半導体装置の断面を示す図である。
なお、これらの図は、図1(b)のI−I線に沿った線に相当する断面を示している。
最初に、図2に示す工程において、SiCからなるn型半導体基板11に、約3×1015cm−3の濃度の不純物(窒素)をドープしたn型SiC層12が、約15μmの厚みにエピタキシャル成長により形成される。
続いて、このSiC層12の表面から、例えば、アルミニウムイオンが選択的にイオン注入され、それにより約2×1018cm−3の不純物(アルミニウム)濃度のp型ウェル領域13が、SiC層12の表面から約800nmの深さに亘って形成される。
その後、SiC層12上にドープ層14Aとアンドープ層14Bとが交互にエピタキシャル成長され、それによりSiC層12の表面にデルタドープ層14A、14Bが形成される。
続いて、デルタドープ層14A、14Bに対して窒素イオンを約1×1019cm−3の濃度となるように、かつこのデルタドープ層14A、14Bの表面から約0.3μmの深さに亘るように、選択的にイオン注入し、それによりソース・ドレイン領域15を形成する。
その後、約1700度の温度でアニール処理する。そして、このデルタドープ層14A、14Bの上の所定部分にレジストマスク70をフォトリソグラフィにおけるパターニングにより形成しドライエッチングによりデルタドープ層14A、14Bを、その下層のp型ウェル領域13の表面が露出するように完全に除去する。
このようなエッチング処理によって残存するデルタドープ層14A、14Bが、図2に示すように、一対のソース・ドレイン領域15によって区画されたチャネル領域14に相当する。なお、レジストマスク70は、デルタドープ層14A、14Bをエッチングした後、適宜の方法により取り除かれる。
次に、図3に示す工程において、半導体基板11が約1100度の温度でもって酸化炉内で熱酸化処理され、それによって、半導体基板11の表面に露出したチャネル領域14およびソース・ドレイン領域15並びにp型ウェル領域13を、全面的に覆うように熱酸化層(SiO層)16’が、約80nmの厚みに形成される。
なお、この熱酸化層16’は、後工程においてエッチング処理を行ってゲート絶縁層として機能するようになる。勿論、CVD法によって半導体基板11にこうした絶縁層を堆積するように構成することも可能である。また、こうした絶縁層が多層であっても良い。
続いて、熱酸化層16’上に第一のゲート層として機能するカーボン層17’をECRスパッタ法により10〜500nmの範囲(より望ましくは10〜100nmの範囲)で堆積して、これにより図3に示した半導体装置が得られる。なお、CVD法によってゲート絶縁層を形成すれば、このゲート絶縁層の表面を大気中に曝すことなく、同一チャンバ内で連続的にカーボン層17’を形成することも可能である。
このカーボン層17’は、後工程においてエッチング処理を行ってカーボンゲート電極として機能することになる。
なおここで、導電性を有するカーボン層17’には、その全体または一部に炭素を含むグラファイト部分が存在する。
カーボン層17’の製法として、マイクロ波プラズマCVD法を用いても良く、これにより、例えば、ホウ素ドープやアルミニウムドープのカーボン結晶層が得られる。
次に、図4に示す工程において、熱酸化層16’およびカーボン層17’のうち、ソース・ドレイン領域15の両側(外方向)に位置する部分に、第一のソース・ドレイン電極18(図5参照)を形成するためのコンタクトホール26が設けられる(なおここでは、各半導体装置を分離する素子分離の図示は省略されている。)。
そして、フォトリソグラフィによってレジストマスク27が、半導体基板11のゲート電極を形成すべき領域を覆うようにパターニングされた後、例えばRIEエッチング法を用いてレジストマスク27の開口部位にカーボン層17’がOガスドライエッチングによって除去される。
カーボン層17’の除去が完了したら、再度レジストマスク27を用いてCHFガス等のフッ素系ガスを使用したドライエッチングによって、熱酸化層16’が除去され、残存する熱酸化層16’によりゲート絶縁層16が形成される。こうして図4に示した半導体装置が得られる。なお、熱酸化層16’は、フッ酸系エッチャントを使用してウェットエッチング法でも除去可能である。
次に、図5に示す工程において、半導体基板11の全面に亘ってニッケル層がEB蒸着により堆積され、その後、レジストマスク27(図4参照)をニッケル層と共に除去するというリフトオフ法によってコンタクトホール26に相当する領域のみにニッケル層が残され、この残存するニッケル層が第一のソース・ドレイン電極18を構成する。
そして、第一のソース・ドレイン電極18を約1000度の温度で加熱処理することによって、第一のソース・ドレイン電極18とソース・ドレイン領域15との間をオーミック接合させる。
なおここで、第一のソース・ドレイン電極18とp型ウェル領域13との間の電気抵抗をも低減させるため、第一のソース・ドレイン電極18とp型ウェル領域13の界面部分に、高濃度のアルミニウムイオンをイオン注入してp型のイオン注入領域(図示せず)を別途形成しても良い。
一方、半導体基板11の裏面には、ニッケル金属からなる第二のソース・ドレイン電極19が形成され、これによって図5に示した半導体装置が得られる。
なお、第二のソース・ドレイン電極19を形成した後に、この第二のソース・ドレイン電極19も約1000度の温度で加熱処理することによって、第二のソース・ドレイン電極19と半導体基板11との間をオーミック接合させる。
次に、図6(a)に示すように、カーボン層17’に対するマスクとしての機能と第二のゲート層としての機能を兼ね備えたアルミニウム金属からなるアルミゲート電極25をカーボン層17’上に選択的に堆積して形成し(アルミニウム金属を半導体基板11の全面に堆積の後、フォトリソグラフィによりゲート領域をレジストでマスクして残余の部分をエッチング)、アルミゲート電極25とカーボン層17’からなる積層(二層)構造ゲート用の電極が形成される。
その後、これらの電極に300℃程度に熱処理を施して層間の密着性を改善して、これによって、図6(a)に示した半導体装置が得られる。
もっとも、図6(b)に示すようにアルミニウム金属を第一のソース・ドレイン電極18上にも選択的に残して、ニッケル金属層とアルミニウム金属層の積層(二層)からなるソース用の電極を形成しても良い。アルミニウム金属層を第一のソース・ドレイン電極18の上に残すことによって、アルミニウム金属からなる配線電極21(図8参照)とのコンタクト特性が改善される。
次に、アルミゲート電極25をマスクとして、カーボン層17’がOプラズマガス等の酸素系ドライエッチングにより除去されて、チャネル14に対向する領域にカーボン層を残して、残存するカーボン層17’によりカーボンゲート電極17が形成される。こうして図7に示した半導体装置が得られる。
なお、カーボン層17’をOガスプラズマエッチングする際に、通常のパターニングに使用するフォトレジスト材料を用いると酸素ガスに対する耐性が不充分であり、エッチング精度の劣化に繋がる一方、アルミゲート電極25をマスクに使用すると、微細なゲート電極エッチングが可能であり望ましい。
また、アルミゲート電極25は、カーボンゲート電極17のエッチング用マスクとしての役割を果たした後に、このアルミゲート電極25をカーボンゲート電極17から取り除いても良い。
ゲート絶縁層16を侵食することなくカーボン層17’からマスク除去可能であれば、ポリシリコン等の半導体材料もしくは絶縁体材料をエッチングマスクとして使用することも可能である。
次に、図8に示す工程において、第一のソース・ドレイン電極18およびゲート電極101並びにゲート絶縁層16を覆うように層間絶縁層20が形成され、その後、層間絶縁層20には配線電極21が積層される。層間絶縁層20により、ゲート電極17と配線電極21とが絶縁されると共に、配線電極21は、層間絶縁層20に設けられたコンタクトホール(図示せず)を介して第一のソース・ドレイン電極18と電気的に接続する。
このようにして図8に示した半導体装置100が得られ、第一のソース・ドレイン電極18を接地しこれを基準電位として、第二のソース・ドレイン電極19およびゲート電極101に適宜の正電圧を印加することによってチャネル領域14がオンし、半導体装置としてのMISFET100がスイッチング動作する。
以上に説明した半導体装置の製法方法においては、高温(1000℃以上)の熱酸化によって熱酸化層(ゲート絶縁層)16’を形成する際に、金属等の不純物による熱酸化層の界面汚染を極力抑制するため、SiC半導体基板に金属電極を形成する前に上記の熱酸化処理が実行されている。
また、第一のソース・ドレイン電極18とソース・ドレイン領域15との間のオーミック接合および第二のソース・ドレイン電極19と半導体基板11との間のオーミック接合を、高温(1000℃程度)の熱処理により実行する際に、ゲート絶縁層16(SiO層)とゲート電極(例えば、アルミニウム金属やニッケル金属)の間に熱処理に起因するゲート電極反応劣化が懸念されるため、上記のような熱処理はゲート電極の形成前に実行されている。
このような状況において、仮にゲート絶縁層16(SiO層)を露出されたままで上記の熱処理を行えば、ゲート絶縁層16(SiO層)に酸素抜け(SiOx層:X<2)が発生し、またはゲート絶縁層16(SiO層)に不純物が混入して、これによってゲート絶縁層16(SiO層)の界面において界面準位や固定電荷が増加して、MISFETのチャネル移動度の低下に繋がってしまう。
これの対処法として、ここでは、高温耐性に優れたカーボン層17’を、ゲート絶縁層16(SiO層)の保護層としてゲート絶縁層16(SiO層)の上に積層した後に、上記の熱処理動作が実行されるという工程を採用している。このため、ゲート絶縁層16(SiO層)の界面が清浄な状態に保たれかつ酸素抜けが抑制され得る。なお、カーボン層17’は、酸素系のドライエッチングにより簡易的にパターニングされ得ると共にフッ酸系、塩素系および硫過水素系エッチング液に対して耐性を備えて保護層として好適である。
更には、ゲート絶縁層16(SiO層)に接触するカーボン層17’をカーボンゲート電極17として残すようなプロセスを採用したため、MISFETのチャネル移動度を高めつつ適切な閾値電圧制御を実行し得る半導体装置が得られる。
(実施の形態2)
図9は、実施の形態2に係る蓄積型nチャネルMISFET110の断面図である。図9に示すMISFET110では、実施の形態1(図1(a))のそれと比較して、カーボンゲート電極17とアルミゲート電極25からなる積層(二層)のゲート電極101に替えて、単層のアルミゲート電極45が採用されている。
すなわち、以下に詳しく説明するように製造工程において、保護層として機能するカーボン層は完全に除去されている。なお、ゲート電極以外の実施の形態2に係るMISFET110の構成は、実施の形態1に係るMISFET100の構成と同じであるため、両者に共通するこれらの構成の説明は省略する。
次に、以上のように構成されたMISFET110の製造方法を、図面を参照して詳しく説明する。
図10〜図16は、実施の形態2に係る半導体装置の製造工程を説明する断面図であり、図10〜図15は、各製造工程における半導体装置の断面を示す図であり、図16は、完成した半導体装置の断面を示す図である。
最初に、図10に示す工程において、SiCからなるn型半導体基板31に、約3×1015cm−3の濃度の不純物(窒素)をドープしたn型SiC層32が、約15μmの厚みにエピタキシャル成長により形成される。
続いて、このSiC層32の表面から、例えば、アルミニウムイオンが選択的にイオン注入され、それにより約2×1018cm−3の不純物(アルミニウム)濃度のp型ウェル領域33が、SiC層32の表面から約800nmの深さに亘って形成される。
その後、SiC層32にドープ層34Aとアンドープ層34Bとが交互にピタキシャル成長され、それによりSiC層32の表面にデルタドープ層34A、34Bが形成される。
続いて、デルタドープ層34A、34Bに対して窒素イオンを約1×1019cm−3の濃度となるように、かつこのデルタドープ層34A、34Bの表面から約0.3μmの深さに亘るように、選択的にイオン注入し、それによりソース・ドレイン領域35を形成する。
その後、約1700度の温度でアニール処理する。そして、このデルタドープ層34A、34Bの上の所定部分にレジストマスク71をフォトリソグラフィにおけるパターニングにより形成しドライエッチングによりデルタドープ層34A、34Bを、その下層のp型ウェル領域33の表面が露出するように完全に除去する。
このようなエッチング処理によって残存するデルタドープ層34A、34Bが、図10に示すように、一対のソース・ドレイン領域35によって区画されたチャネル領域34に相当する。なお、レジストマスク71は、デルタドープ層34A、34Bをエッチングした後、適宜の方法により取り除かれる。
次に、図11に示す工程において、半導体基板31が約1100度の温度でもって酸化炉内で熱酸化処理され、それによって、半導体基板31の表面に露出したチャネル領域34およびソース・ドレイン領域35並びにp型ウェル領域33を全面的に覆うように熱酸化層36’(SiO層)が、約80nmの厚みに形成される。
なお、この熱酸化層36’は、後工程においてエッチング処理を行ってゲート絶縁層として機能するようになる。勿論、CVD法によって半導体基板11にこうした絶縁層を堆積するように構成することも可能である。また、こうした絶縁層が多層であっても良い。
続いて、熱酸化層36’上に保護層として機能するカーボン層37’がECRスパッタ法により100nm程度堆積され、これにより図11に示した半導体装置が得られる。なお、CVD法によってゲート絶縁層を形成すれば、このゲート絶縁層の表面を大気中に曝すことなく、同一チャンバ内で連続的にカーボン層37’を形成することも可能である。
カーボン層37’は、ダイヤモンドライクカーボン(DLC)やグラファイトであっても良い。
次に、図12に示す工程において、熱酸化層36’およびカーボン層37’のうち、のうちソース・ドレイン領域35の両側(外方向)に位置する部分に、第一のソース・ドレイン電極38(図13参照)を形成するためのコンタクトホール46が設けられる(なおここでは、各半導体装置を分離する素子分離の図示は省略されている。)。
そして、フォトリソグラフィによってレジストマスク47が、半導体基板31のゲート電極を形成すべき領域を覆うようにパターニングされた後、例えばRIEエッチング法を用いてレジストマスク47の開口部位にカーボン層37’がOガスドライエッチングによって除去される。
カーボン層37’の除去が完了したら、再度レジストマスク47を用いてCHFガス等のフッ素系ガスを使用したドライエッチングによって、熱酸化層36’が除去され、残存する熱酸化層36’によりゲート絶縁層36が形成される。こうして図12に示した半導体装置が得られる。熱酸化層36’は、フッ酸系エッチャントを使用してウェットエッチング法でも除去可能である。
次に、図13に示す工程において、半導体基板31の全面に亘ってニッケル層がEB蒸着により堆積され、その後、レジストマスク47(図12参照)をニッケル層と共に除去するというリフトオフ法によってコンタクトホール46に相当する領域のみにニッケル層が残され、この残存するニッケル層が第一のソース・ドレイン電極38を構成する。そして、第一のソース・ドレイン電極38を約1000度の温度で加熱処理することによって、第一のソース・ドレイン電極38とソース・ドレイン領域35との間をオーミック接合させる。
なおここで、第一のソース・ドレイン電極38とp型ウェル領域33との間の電気抵抗をも低減させるため、第一のソース・ドレイン電極38とp型ウェル領域33の界面部分に、高濃度のアルミニウムイオンをイオン注入してp型のイオン注入領域(図示せず)を別途形成しても良い。
一方、半導体基板31の裏面には、ニッケル金属からなる第二のソース・ドレイン電極39が形成され、これによって図13に示した半導体装置が得られる。なお、第二のソース・ドレイン電極39を形成した後に、この第二のソース・ドレイン電極39も約1000度の温度で加熱処理することによって、第二のソース・ドレイン電極39と半導体基板31との間をオーミック接合させる。
次に、カーボン層37を全面的にOプラズマガス等の酸素系ドライエッチングにより除去して、チャネル34に対向する領域を含めてゲート絶縁層36を露出させ、これにより図14に示した半導体装置が得られる。
次に、図15(a)に示す工程において、アルミニウム金属からなるアルミゲート電極45をゲート絶縁層36(露出領域)上に選択的に堆積して形成し(アルミニウム金属を半導体基板31の全面に堆積の後、フォトリソグラフィによりゲート領域をレジストでマスクして残余の部分をエッチング)、アルミゲート電極45を形成した後に300℃程度に熱処理を施して層間の密着性を改善して、これによって、図15(a)に示した半導体装置が得られる。
もっとも、図15(b)に示すようにアルミニウム金属を第一のソース・ドレイン電極38上にも選択的に残して、ニッケル金属層とアルミニウム金属層の積層(二層)からなるソース用の電極を形成しても良い。アルミニウム金属層を第一のソース・ドレイン電極38の上に残すことによって、アルミニウム金属からなる配線電極41(図16参照)とのコンタクト特性が改善される。
なお、ゲート電極45の材料は、ポリシリコン半導体材料であっても良い。
次に、図16に示す工程において、第一のソース・ドレイン電極38およびアルミゲート電極45並びにゲート絶縁層36を覆うように層間絶縁層40が形成され、層間絶縁層40には配線電極41が積層される。層間絶縁層40により、アルミゲート電極45と配線電極21とが絶縁されると共に、配線電極41は、層間絶縁層40に設けられたコンタクトホール(図示せず)を介して第一のソース・ドレイン電極38と電気的に接続する。
このようにして図16に示すMISFET110が得られ、第一のソース・ドレイン電極38を接地しこれを基準電位として、第二のソース・ドレイン電極39およびアルミゲート電極45に適宜の正電圧を印加することによってチャネル領域34がオンし、半導体装置としてのMISFET110がスイッチング動作する。
以上に説明した半導体装置の製法方法においては、高温(1000℃以上)の熱酸化によって熱酸化層(ゲート絶縁層)36’を形成する際に、金属等の不純物による熱酸化層の界面汚染を極力抑制するため、SiC半導体基板に金属電極を形成する前に上記の熱酸化処理が実行されている。
また、第一のソース・ドレイン電極38とソース・ドレイン領域35との間のオーミック接合および第二のソース・ドレイン電極39と半導体基板31との間のオーミック接合を、高温(1000℃程度)の熱処理により実行する際に、ゲート絶縁層36(SiO層)とゲート電極(例えば、アルミニウム金属やニッケル金属)の間に熱処理に起因するゲート電極反応劣化が懸念されるため、上記のような熱処理はゲート電極の形成前に実行されている。
このような状況において、仮にゲート絶縁層36(SiO層)を露出させたままで上記の熱処理を行えば、ゲート絶縁層36(SiO層)に酸素抜け(SiOx層:X<2)が発生し、またはゲート絶縁層36(SiO層)に不純物が混入して、これによってゲート絶縁層36(SiO層)の界面において界面準位や固定電荷が増加して、MISFETのチャネル移動度の低下に繋がってしまう。
これの対処法として、ここでは、高温耐性に優れたカーボン層37’を、ゲート絶縁層36(SiO層)の保護層としてゲート絶縁層36(SiO層)の上に積層した後、上記の熱処理動作が実行されるという工程を採用している。このため、ゲート絶縁層36(SiO層)の界面が清浄な状態に保たれかつ酸素抜けが抑制され得る。
なお、カーボン層37’は、酸素系のドライエッチングにより簡易的に除去し得ると共にフッ酸系、塩素系および硫化水素系エッチング液に対して耐性を備えて保護層として好適である。
更には、カーボン層37’を完全に除去して、アルミニウム金属からなる単層構造のアルミゲート電極45を形成したため、ゲート電極の導電率を低く保つことが可能であり、ゲート電極に印加するオン電圧の立ち上がり特性が劣化することも確実に回避できる。
なおここまで、半導体装置として蓄積型かつ縦型のMISFETを例にして、実施の形態を説明したが、ソース・ドレイン領域とソース・ドレイン電極とを横方向に並ぶように形成した横型MISFETに対してもこれらの技術は適用できる。
また、MIS(金属―絶縁層―半導体)構造の代表例としてMOS(金属―酸化層―半導体)構造のトランジスタを例示して説明したが、これに限らずMES(金属―半導体)構造を用いたトランジスタを使用することも可能である。
本発明によれば、MISFETのチャネル移動度を高めつつ適切な閾値電圧制御を行い得る半導体装置および半導体装置の製造方法が得られ、省エネを実現するパワー半導体装置等に適用できる。
図1(a)は、実施の形態1に係る蓄積型nチャネルMISFETの断面図であり、図1(b)は、そのゲート電極周辺の平面図の一例である。 実施の形態1に係る半導体装置の製造工程の一段階を示す断面図である。 図2に続く製造工程の段階における半導体装置の断面図である。 図3に続く製造工程の段階における半導体装置の断面図である。 図4に続く製造工程の段階における半導体装置の断面図である。 図5に続く製造工程の段階における半導体装置の断面図である。 図6に続く製造工程の段階における半導体装置の断面図である。 図7に続く製造工程の段階における半導体装置の断面図である。 実施の形態2に係る蓄積型nチャネルMISFETの断面図である。 実施の形態2に係る半導体装置の製造工程の一段階を示す断面図である。 図10に続く製造工程の段階における半導体装置の断面図である。 図11に続く製造工程の段階における半導体装置の断面図である。 図12に続く製造工程の段階における半導体装置の断面図である。 図13に続く製造工程の段階における半導体装置の断面図である。 図14に続く製造工程の段階における半導体装置の断面図である。 図15に続く製造工程の段階における半導体装置の断面図である。 従来のSiCからなるMISFET(MIS電界効果トランジスタ)を示す断面図である。 従来の半導体装置について、ゲート絶縁層とチャネル領域との界面に生成する界面準位や固定電荷の形態を説明する図である チャネル領域(SiC層)とゲート絶縁層との界面状態を改善する半導体装置の一例を示した断面図である。 ゲート絶縁層を挟んだゲート電極とチャネル領域(SiC層)の間のエネルギー帯図である。
符号の説明
11、31、51 半導体基板
12、32、52 SiC層
13、33、53 p型ウェル領域
13A、33A、53A 界面
14、34、54 チャネル領域
14A、34A、64 ドープ層
14B、34B、65 アンドープ層
15、35、55 ソース・ドレイン領域
16、36、56 ゲート絶縁層
17 カーボンゲート電極
18、38、58 第一のソース・ドレイン電極
19、39、59 第二のソース・ドレイン電極
21、41、61 配線電極
20、40、60 層間絶縁層
25、45 アルミゲート電極
26、46 コンタクトホール
27、47、70、71 レジストマスク
17’、37’ カーボン層
57 ゲート電極
62 界面準位
63 固定電荷
67 オーミック電極
68 汚染物質
101 ゲート電極
100、110 MISFET
120、130 従来のMISFET

Claims (18)

  1. ゲート電極の少なくともゲート絶縁層に接する第一のゲート層が炭素を含んでいるMISFETからなる半導体装置。
  2. 半導体層を有する基板と、
    前記半導体層の上に形成された前記ゲート絶縁層と、
    前記ゲート絶縁層の上に形成された前記ゲート電極と、
    平面視において、前記ゲート電極の少なくとも片側に位置するように前記半導体層の表面に形成されたソース・ドレイン領域と、
    前記ソース・ドレイン領域に接触しかつ前記ゲート電極の下方に位置するように形成されたチャネル領域と、
    前記基板の背面に前記チャネル領域に電気的に接続するように形成されたソース・ドレイン電極と、
    を備えた請求項1記載の半導体装置。
  3. 前記ソース・ドレイン領域が、平面視において前記ゲート電極の両側に形成されている請求項2記載の半導体装置。
  4. 前記チャネル領域は、不純物をドープしたドープ層とアンドープ層とを交互に積層したデルタドープ層を有する請求項2記載の半導体装置。
  5. 前記第一のゲート層は、ダイヤモンド、ダイヤモンドライクカーボン、カーボングラファイト、カーボンナノチューブおよびフラーレンからなる群より選ばれる少なくとも一種以上の材料を含む層または前記層を複数積み重ねた複合層である請求項1記載の半導体装置。
  6. 前記ゲート電極の電気導電率が20Scm−1以上である請求項1記載の半導体装置。
  7. 前記第一のゲート層には、ホウ素またはアルミニウムが添加されている請求項6記載の半導体装置。
  8. 前記第一のゲート層の厚さは、10nm以上、500nm以下である請求項1記載の半導体装置。
  9. 前記半導体層は、シリコン半導体のバンドキャップよりも広いワイドバンドキャップ半導体から構成される請求項2記載の半導体装置。
  10. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウムおよび窒化アルミニウムのうちの何れかの材料により構成される請求項9記載の半導体装置。
  11. 前記ゲート電極は、前記第一のゲート層に積層した第二のゲート層を有し、
    前記第二のゲート層は、金属層、合金層および金属窒化層のうちから選ばれた層または前記層を複数積み重ねた複合層である請求項1記載の半導体装置。
  12. 前記第二のゲート層には、チタンまたはアルミニウムが含有されている請求項11記載の半導体装置。
  13. 基板に半導体層を形成し、前記半導体層に不純物を選択的に添加してチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を堆積し、前記絶縁層上に炭素を含有する層を形成する半導体装置の製造方法。
  14. 前記絶縁層を形成した後、前記絶縁層の表面を大気中に曝すことなく前記炭素を含有する層を形成する請求項13記載の半導体装置の製造方法。
  15. 基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する導電層を形成し、
    その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記チャネル領域に対向する領域を除いて前記導電層をパターニング除去して、前記領域に残った前記導電層からなるゲート電極を形成する請求項13記載の半導体装置の製造方法。
  16. 基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する導電層を形成し、前記導電層上に選択的に配置した金属層を堆積し、
    その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記金属層をマスクとして前記チャネル領域に対向する領域を除いて前記導電層をパターニング除去して、前記領域に残った前記導電層と前記金属層からなる積層構造のゲート電極を形成する請求項13記載の半導体装置の製造方法。
  17. 基板に半導体層を形成し、前記半導体層に不純物を選択的に添加して半導体領域とチャネル領域を形成し、前記チャネル領域に電気的絶縁のための絶縁層を熱酸化により堆積し、前記絶縁層上に炭素を含有する保護層を形成し、
    その後、前記半導体領域に電極用金属を堆積した後に前記電極用金属を加熱処理することによって前記半導体領域と前記電極用金属との間をオーミック接合させ、前記保護層を除去して前記チャネル領域に対向する前記絶縁層の領域を露出させて、前記領域にゲート電極を形成する請求項13記載の半導体装置の製造方法。
  18. 酸素ガスを含むプラズマの雰囲気中に前記導電層または前記保護層を曝すことによりこれらの層を除去する請求項15乃至17の何れかに記載の半導体装置の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180118A (ja) * 2005-12-27 2007-07-12 Mitsubishi Electric Corp 炭化珪素半導体装置、及び炭化珪素半導体装置の製造方法
JP2008244331A (ja) * 2007-03-28 2008-10-09 Toshiba Corp 半導体装置およびその製造方法
JP2011071281A (ja) * 2009-09-25 2011-04-07 Toyota Central R&D Labs Inc 半導体装置とその製造方法
WO2011061918A1 (ja) * 2009-11-17 2011-05-26 パナソニック株式会社 半導体素子及びその製造方法
JP2011146662A (ja) * 2009-04-15 2011-07-28 Mes Afty Corp SiC半導体素子の製造方法
JP2012146796A (ja) * 2011-01-11 2012-08-02 Toyota Central R&D Labs Inc 半導体装置の製造方法
JP2014146839A (ja) * 2009-03-27 2014-08-14 Cree Inc エピタキシャル層およびそれに関連する構造を含む半導体デバイスを形成する方法
JP2021044460A (ja) * 2019-09-13 2021-03-18 国立研究開発法人物質・材料研究機構 Mis型半導体装置およびその製造方法
WO2021095113A1 (ja) * 2019-11-12 2021-05-20 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180118A (ja) * 2005-12-27 2007-07-12 Mitsubishi Electric Corp 炭化珪素半導体装置、及び炭化珪素半導体装置の製造方法
JP2008244331A (ja) * 2007-03-28 2008-10-09 Toshiba Corp 半導体装置およびその製造方法
JP2014146839A (ja) * 2009-03-27 2014-08-14 Cree Inc エピタキシャル層およびそれに関連する構造を含む半導体デバイスを形成する方法
JP2011146662A (ja) * 2009-04-15 2011-07-28 Mes Afty Corp SiC半導体素子の製造方法
JP2011071281A (ja) * 2009-09-25 2011-04-07 Toyota Central R&D Labs Inc 半導体装置とその製造方法
WO2011061918A1 (ja) * 2009-11-17 2011-05-26 パナソニック株式会社 半導体素子及びその製造方法
JP4796667B2 (ja) * 2009-11-17 2011-10-19 パナソニック株式会社 半導体素子及びその製造方法
US8476733B2 (en) 2009-11-17 2013-07-02 Panasonic Corporation Semiconductor element and manufacturing method therefor
JP2012146796A (ja) * 2011-01-11 2012-08-02 Toyota Central R&D Labs Inc 半導体装置の製造方法
JP2021044460A (ja) * 2019-09-13 2021-03-18 国立研究開発法人物質・材料研究機構 Mis型半導体装置およびその製造方法
JP7373838B2 (ja) 2019-09-13 2023-11-06 国立研究開発法人物質・材料研究機構 Mis型半導体装置
WO2021095113A1 (ja) * 2019-11-12 2021-05-20 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JPWO2021095113A1 (ja) * 2019-11-12 2021-11-25 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法

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