WO2021095113A1 - 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
WO2021095113A1
WO2021095113A1 PCT/JP2019/044263 JP2019044263W WO2021095113A1 WO 2021095113 A1 WO2021095113 A1 WO 2021095113A1 JP 2019044263 W JP2019044263 W JP 2019044263W WO 2021095113 A1 WO2021095113 A1 WO 2021095113A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon carbide
semiconductor device
layer
carbide semiconductor
insulating film
Prior art date
Application number
PCT/JP2019/044263
Other languages
English (en)
French (fr)
Inventor
友勝 渡辺
博明 岡部
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to PCT/JP2019/044263 priority Critical patent/WO2021095113A1/ja
Priority to JP2021520451A priority patent/JPWO2021095113A1/ja
Publication of WO2021095113A1 publication Critical patent/WO2021095113A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a silicon carbide semiconductor device.
  • the silicon carbide semiconductor device is a semiconductor device having a silicon carbide layer.
  • MOSFET Metal-Oxide Semiconductor Field Effect Transistor
  • the n-type channel mobility and VTH are in a trade-off relationship.
  • the work function of the gate electrode increases or decreases VTH. Therefore, if a material having a high work function is selected as the material of the gate electrode, VTH can be increased and the characteristics of the silicon carbide semiconductor device can be substantially improved.
  • Patent Documents 1 and 2 describe that VTH is increased by using p-type SiC having a high work function for the gate electrode. Further, Patent Document 3 describes that a desired VTH can be obtained by forming a layer corresponding to a gate electrode as a carbon (C) film formed by a sputtering method.
  • C carbon
  • the C layer is formed by a sputtering method or a plasma CVD method. Therefore, the ionic impact during the C-layer film formation causes high resistance due to the generation of sp3 bonds or a decrease in gate reliability due to charge damage to the gate oxide film.
  • the present invention has been made to solve the above problems, and an object of the present invention is to increase the threshold voltage of a silicon carbide semiconductor device without increasing the element-on resistance and lowering the gate reliability.
  • the silicon carbide semiconductor device of the present invention includes a silicon carbide substrate, a first conductive type drift layer provided on the silicon carbide substrate, and a plurality of second conductive type wells selectively provided on the surface layer of the drift layer.
  • a covering insulating film and a gate electrode provided on the JFET region via the insulating film are provided, and the gate electrode includes a pyrolytic carbon layer in contact with the insulating film.
  • the gate electrode of the silicon carbide semiconductor device of the present invention includes a pyrolytic carbon layer in contact with the insulating film. Since the pyrolytic carbon layer has a higher work function due to its coupling state, it is possible to increase the threshold voltage without increasing the element-on resistance and lowering the gate reliability. Objectives, features, aspects, and advantages of the present invention will be made more apparent with the following detailed description and accompanying drawings.
  • FIG. 1 It is sectional drawing which partially illustrates the structure of the unit cell of the MOSFET which is the SiC semiconductor device of the 1st structure of Embodiment 1.
  • FIG. 1 It is sectional drawing which demonstrating the manufacturing method of the MOSFET of Embodiment 1.
  • FIG. It is sectional drawing for demonstrating the manufacturing method of the MOSFET of Embodiment 1.
  • FIG. It is sectional drawing for demonstrating the manufacturing method of the MOSFET of Embodiment 1.
  • FIG. It is sectional drawing for demonstrating the manufacturing method of the MOSFET of Embodiment 1.
  • FIG. It is sectional drawing for demonstrating the manufacturing method of the MOSFET of Embodiment 1.
  • FIG. It is sectional drawing for demonstrating the manufacturing method of the MOSFET of Embodiment 1.
  • FIG. It is sectional drawing for demonstrating the manufacturing method of the MOSFET of Embodiment 1.
  • FIG. It is a figure which shows the Raman spectrum of a Pyrolytic-C film. It is a figure which shows the Raman spectrum of a Pyrolytic-C film.
  • FIG. 20 is a diagram in which the vertical axis of FIG. 20 is displayed in exponential notation.
  • Embodiment 1 the SiC semiconductor device according to the present embodiment and the method for manufacturing the SiC semiconductor device will be described.
  • the first conductive type is n type and the second conductive type is p type.
  • FIG. 1 is a cross-sectional view partially illustrating the configuration of a unit cell of MOSFET 101A, which is a SiC semiconductor device having the first structure of the first embodiment.
  • FIG. 2 is a cross-sectional view partially illustrating the configuration of a unit cell of MOSFET 101B, which is a SiC semiconductor device having the second structure of the first embodiment.
  • the first structure and the second structure are different in whether the gate electrode 7 is composed of a single layer or two layers. Therefore, the configuration of the MOSFET 101A will be mainly described below.
  • the MOSFET 101A includes a SiC substrate 1, a SiC layer 30, a gate insulating film 6, a gate electrode 7, an interlayer insulating film 8, a source electrode 9, and a drain electrode 10.
  • the SiC layer 30 is formed on the upper surface of the SiC substrate 1
  • the gate insulating film 6 is formed on the upper surface of the SiC layer 30, and the gate electrode 7 is formed on the upper surface of the gate insulating film 6.
  • a source electrode 9 is formed in a region of the upper surface of the SiC layer 30 where the gate insulating film 6 is not formed.
  • a drain electrode 10 is formed on the lower surface of the SiC substrate 1.
  • the SiC substrate 1 is an n-type (first conductive type) semiconductor substrate made from SiC.
  • the concentration of n-type impurities in the SiC substrate 1 is higher than the concentration of impurities in the drift layer 2 described later. Therefore, the resistivity of the SiC substrate 1 is lower than the resistivity of the drift layer 2.
  • the SiC substrate 1 has a single crystal structure.
  • the crystal structure of the SiC substrate 1 is hexagonal, preferably polytype 4H.
  • the surface orientation of the surface of the SiC substrate 1, that is, the surface orientation of the upper surface of the SiC substrate 1 in FIG. 1 is (0001) or (000-1).
  • the SiC layer 30 has a lower surface S1 in contact with the SiC substrate 1 and an upper surface S2.
  • the lower surface S1 is also referred to as a first surface
  • the upper surface S2 is also referred to as a second surface.
  • the SiC layer 30 includes an n-type drift layer 2, a plurality of p-type (second conductive type) well regions 3, a plurality of n-type source regions 4, and a plurality of p-type contact regions 5.
  • a drift layer 2 is formed on the SiC substrate 1, a plurality of well regions 3 are selectively formed on the surface layer of the drift layer 2, and a source region 4 and a contact region 5 are formed on the surface layer of the plurality of well regions 3.
  • the thickness of the SiC layer 30 is, for example, 1 ⁇ m or more and 100 ⁇ m or less.
  • the drift layer 2 includes a JFET region JR which is a portion sandwiched between a plurality of well regions 3 adjacent to each other, and the drift layer 2 constitutes the upper surface S2 of the SiC layer 30 in the JFET region JR.
  • the maximum value of the thickness of the drift layer 2 is the same as the thickness of the SiC layer 30, and is, for example, 1 ⁇ m or more and 100 ⁇ m or less.
  • the well region 3 is separated from the lower surface S1 of the SiC layer 30 and partially constitutes the upper surface S2 of the SiC layer 30.
  • the well region 3 constitutes the upper surface S2 of the SiC layer 30 between the source region 4 and the JFET region JR, and is in direct contact with the gate insulating film 6.
  • the JFET region JR has a width WJ on the upper surface S2 of the SiC layer 30 along the direction in which the well regions 3 are adjacent to each other, that is, the lateral direction in FIG.
  • the source region 4 is arranged separated from the JFET region JR by the well region 3.
  • the contact region 5 is in contact with the source region 4 on the upper surface S2.
  • the contact region 5 reaches into the well region 3 by extending from the upper surface S2 into the SiC layer 30. That is, the depth at which the contact region 5 is formed is shallower than the depth at which the well region 3 is formed.
  • the gate insulating film 6 is provided on the upper surface S2 of the SiC layer 30.
  • the gate insulating film 6 has an opening that exposes a part of the source region 4 and the contact region 5.
  • the gate insulating film 6 has a portion that covers the drift layer 2, that is, a portion that covers the JFET region JR in FIG.
  • the gate electrode 7 is provided on the gate insulating film 6. As illustrated in FIG. 1, the gate electrode 7 faces the portion of the well region 3 between the JFET region JR and the source region 4 and the JFET region JR via the gate insulating film 6, respectively. It is arranged like this.
  • the gate electrode 7 is composed of a Pyrolytic-C film and is in contact with the gate insulating film 6.
  • the C mass ratio of the Pyrolytic-C film is 95% or more and 100% or less.
  • the Raman evaluation spectrum of the Pyrolytic-C film constituting the gate electrode 7 is due to the G band ( near Raman shift 1580 cm -1 ) due to sp2 binding and the graphite-like irregular layer structure. It has a peak in the D band ( around 1350 cm -1 of Raman shift). The peak of G-band may if the Raman shift 1480 cm -1 between 1680 cm -1. The peak of the D band may if the Raman shift 1250 cm -1 between 1450 cm -1.
  • the sp2 bond imparts graphite-like conductivity to the Pyrolytic-C membrane.
  • the turbulent layer structure suppresses slippage between graphites and imparts thermal and chemical resistance to other processes to the Pyrolytic-C membrane.
  • the peak value of the D band is preferably 0.5 times or more the peak value of the G band in the region of Raman shift 1250 cm -1 to 1680 cm -1 of the Raman evaluation spectrum, and may be larger than the peak value of the G band. More desirable.
  • the peak value of the D-band it is desirable that the maximum value of the Raman evaluation spectrum of Pyrolytic-C film from the Raman shift 1250 cm -1 in the region of 1680 cm -1.
  • the resistivity ⁇ of the Pyrolytic-C film has a dependence on the film thickness T gate.
  • the film thickness T gate of the Pyrolytic-C film is 80 nm or more, the resistivity ⁇ thereof is 1 ⁇ m or more and 100 ⁇ m or less, which is suitable for a gate electrode. Therefore, the film thickness of the Pyrolytic-C film is preferably 80 nm or more and 2000 nm or less at which cracks due to stress applied to the SiC wafer do not occur, and 100 nm or more and 1000 nm or less where the film thickness can be easily controlled. Is more preferable.
  • the gate electrode 7 in the MOSFET 101A having the first structure has been described.
  • the gate electrode 7 is composed of a first layer 71 in contact with the gate insulating film 6 and a second layer 72 deposited on the first layer 71 as shown in FIG.
  • the first layer 71 is a Pyrolytic-C film.
  • the second layer 72 is a film having an element component ratio different from that of the first layer 71.
  • Poly-Si to which phosphorus or boron is added is used for the second layer 72.
  • metals such as nickel, titanium, molybdenum, tungsten, tantalum, and platinum may be used for the second layer 72.
  • the source electrode 9 is an ohmic electrode formed on the upper surface S2 of the SiC layer 30, and is in contact with a part of the source region 4 and the contact region 5 on the upper surface S2.
  • the drain electrode 10 is in contact with the lower surface of the SiC substrate 1. In other words, the drain electrode 10 is arranged on the lower surface S1 of the SiC layer 30 via the SiC substrate 1.
  • the drain electrode 10 is an ohmic electrode formed on the lower surface of the SiC substrate 1. In other words, the drain electrode 10 is an electrode that is ohmic-bonded to the SiC layer 30 via the SiC substrate 1.
  • 3 to 11 are partial cross-sectional views for explaining a method of manufacturing the MOSFET 101A.
  • the field of view of the partial cross-sectional view in FIGS. 3 to 11 corresponds to the field of view of the partial cross-sectional view in FIGS. 1 and 2.
  • a SiC substrate 1 having a (0001) plane or a (000-1) plane as a surface is prepared.
  • the SiC layer 30 is formed by epitaxial growth on the surface of the SiC substrate 1. As a result, the SiC layer 30 having the lower surface S1 facing the SiC substrate 1 and the upper surface S2 is formed.
  • the SiC layer 30 includes a drift layer 2 that at least partially forms the upper surface S2.
  • the SiC layer 30 is composed of the drift layer 2. In other words, this step is a step of preparing the drift layer 2.
  • Epitaxy can be carried out by chemical vapor deposition (CVD).
  • the n-type impurity concentration of the drift layer 2, that is, the donor concentration is, for example, 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • well regions 3 adjacent to each other are formed at intervals of width WJ.
  • a resist mask (not shown in FIG. 4) is formed on the upper surface S2 of the SiC layer 30.
  • a p-type impurity that is, an acceptor, is added to the upper surface S2 of the SiC layer 30 by ion implantation.
  • the resist mask is removed. In this way, the well region 3 is formed on the surface layer of the drift layer 2.
  • the acceptor of the well region 3 for example, aluminum, boron, or gallium is used.
  • the acceptor concentration in the well region 3 is higher than the donor concentration in the drift layer 2, for example, 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 19 cm -3 or less.
  • the depth of ion implantation of the acceptor in the well region 3 is, for example, 0.5 ⁇ m or more and 3 ⁇ m or less within a range not exceeding the thickness of the drift layer 2.
  • a source region 4 is formed on the surface layer of each well region 3. Specifically, first, a resist mask (not shown in FIG. 5) is formed on the upper surface S2 of the SiC layer 30. Then, an n-type impurity, that is, a donor is added to the upper surface S2 by ion implantation. After that, the resist mask is removed. In this way, the source region 4 is formed on the surface layer in the well region 3. The source region 4 is formed shallower than the well region 3.
  • the donor for example, nitrogen, phosphorus, or arsenic is used.
  • the donor concentration in the source region 4 is, for example, 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the depth of ion implantation of the donor is smaller than the depth of the well region 3, for example, 0.1 ⁇ m or more and 2 ⁇ m or less.
  • a contact region 5 is formed on the surface layer of each well region 3. Specifically, first, a resist mask (not shown in FIG. 6) is formed on the upper surface S2 of the SiC layer 30. Then, a p-type impurity, that is, an acceptor is added to the upper surface S2 by ion implantation. After that, the resist mask is removed. In this way, the contact region 5 adjacent to the source region 4 is formed on the surface layer of the well region 3.
  • the acceptor of the contact region 5 for example, aluminum, boron, or gallium is used.
  • the acceptor concentration of the contact region 5 is, for example, 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the ion implantation depth of the acceptor in the contact region 5 is 0.1 ⁇ m or more and 2.1 ⁇ m or less. Further, the depth of ion implantation of the acceptor in the contact region 5 is made deeper than that in the source region 4.
  • the SiC substrate 1 and the SiC layer 30 formed on the upper surface thereof are annealed by a heat treatment apparatus in an atmosphere of an inert gas such as argon at 1300 ° C. or higher and 2100 ° C. or lower.
  • an inert gas such as argon at 1300 ° C. or higher and 2100 ° C. or lower.
  • impurities such as boron, aluminum, and nitrogen ion-implanted into the SiC layer 30 are electrically activated.
  • a gate insulating film 6 is formed on the upper surface S2 of the SiC layer 30.
  • the gate insulating film 6 is formed by thermal oxidation at a temperature of 700 ° C. or higher and 1400 ° C. or lower, or a laminating process by a deposition method such as a CVD method.
  • the film thickness of the gate insulating film 6 is, for example, 10 nm or more and 200 nm or less.
  • a hydrocarbon gas such as acetylene (C 2 H 2 ), methane (CH 4 ) or propane (C 3 H 8 ), or ethyl alcohol (C 2 H 4 OH).
  • a pyrolytic-C film to be a gate electrode 7 is formed on the upper surface of the gate insulating film 6 by a thermal decomposition CVD method using a lower alcohol such as: ethanol) or methyl alcohol (CH3OH: methanol). Specifically, the temperature inside the film forming apparatus is changed from 800 ° C. to 1100 ° C.
  • FIG. 13 shows the Raman evaluation spectrum of the Pyrolytic-C film.
  • the Raman evaluation spectrum of the Pyrolytic-C film has a peak due to sp2 binding, which is a so-called G band, centered around the Raman shift of 1580 cm -1.
  • This G band confirms the presence of a graphite structure in the Pyrolytic-C film.
  • This graphite structure provides the Pyrolytic-C film with the conductivity essential for the gate electrode.
  • the Raman evaluation spectrum of the Pyrolytic-C film has a peak due to a graphite-like disordered layer structure, which is a so-called D band, centered around the Raman shift of 1350 cm -1.
  • the graphite-like disordered layer structure suppresses slippage between graphites and provides a strong bond. This structure provides the Pyrolytic-C membrane with the process resistance described below.
  • annealing may be performed at 1200 ° C. or higher and 1900 ° C. or lower by a heat treatment apparatus in an atmosphere of an inert gas such as argon.
  • FIG. 14 shows the change in the Raman evaluation spectrum of the Pyrolytic-C film due to annealing. As shown in FIG. 14, annealing advances the highly oriented sp2 bond, and the full width at half maximum of each band in the Raman evaluation spectrum is reduced. That is, the conductivity and process resistance can be improved by annealing.
  • the annealing temperature is preferably 1200 ° C. or higher and 1600 ° C. or lower. Further, this annealing step may be performed after the interlayer insulating film 8 shown below is deposited.
  • the Pyrolytic-C film is removed from above the source region 4 and the contact region 5 by patterning by photolithography and etching technology to complete the gate electrode 7.
  • RIE reactive ion etching
  • One end of the gate electrode 7 in a cross-sectional view is arranged at a position opposite to one of the source regions 4 adjacent to each other with the gate insulating film 6 interposed therebetween. That is, the left end of the gate electrode 7 in FIG. 9 is arranged at a position opposite to the source region 4 on the left side in FIG. 9 with the gate insulating film 6 interposed therebetween. In other words, in a plan view, the left end of the gate electrode 7 in FIG. 9 and the source region 4 on the left side in FIG. 9 are arranged so as to overlap each other.
  • the other end of the gate electrode 7 in the cross-sectional view is arranged at a position opposite to the other of the source regions 4 adjacent to each other with the gate insulating film 6 interposed therebetween. That is, the right end of the gate electrode 7 in FIG. 9 is arranged at a position opposite to the source region 4 on the right side in FIG. 9 with the gate insulating film 6 interposed therebetween.
  • the right end of the gate electrode 7 in FIG. 9 and the source region 4 on the right side in FIG. 9 are arranged so as to overlap each other.
  • the resist used for photolithography is removed by chemical treatment.
  • ultrasonic cleaning in acetone or isopropyl alcohol cleaning with a mixed solution of concentrated sulfuric acid and hydrogen peroxide solution, or RCA cleaning is used, there is a concern that graphites in the Pyrolytic-C film may peel off from each other.
  • the graphite-like disordered layer structure represented by the D band of the Raman spectrum illustrated in FIG. 13 can suppress the peeling of graphites of the Pyrolytic-C film due to the chemical treatment, and can maintain the shape of the gate electrode 7.
  • carrier traps develop and the conductivity of the Pyrolytic-C film decreases. Therefore, an appropriate combination of graphite structure and random layer structure makes it possible to achieve both process resistance and conductivity required as an electrode.
  • the interlayer insulating film 8 is deposited on the upper surfaces of the gate insulating film 6 and the gate electrode 7.
  • the material of the interlayer insulating film 8 for example, silicon dioxide (SiO2), phosphorus-doped silicate glass (PSG), boron-doped silicate glass (BSG), phosphor-boron-doped silicate glass (BPSG), aluminum oxide (AlO2) and the like are used. .. Since all of these contain oxygen, the reaction of oxygen is utilized during deposition, and there is a risk that the Pyrolytic-C film, which is the gate electrode 7, will be etched.
  • the graphite-like disordered layer structure represented by the D band of the Raman spectrum illustrated in FIG. 13 can suppress the etching of the Pyrolytic-C film due to the reaction with oxygen, and can maintain the shape of the gate electrode 7.
  • the source electrode 9 is formed. Specifically, of the interlayer insulating film 8 and the gate insulating film 6, the portion on the gate electrode 7 and its surrounding portion is left, and the other portion is removed. That is, the portion of the interlayer insulating film 8 and the gate insulating film 6 that straddles the surface of the contact region 5 is removed from a part of the surface of the source region 4. Then, the source electrode 9 is formed on the upper surface S2 of the SiC layer 30 exposed by removing the gate insulating film 6.
  • the material of the source electrode 9 for example, nickel, titanium, aluminum, molybdenum, chromium, platinum, tungsten, tantalum, niobium, silicon, titanium carbide, nitrides thereof, alloys thereof and the like are used.
  • a drain electrode 10 is formed on the lower surface of the SiC substrate 1.
  • the same material as that of the source electrode 9 can be used.
  • annealing is performed in order to alloy the source electrode 9 and the SiC in contact with the source electrode 9. Similarly, annealing is performed to alloy the drain electrode 10 and the SiC in contact with the drain electrode 10.
  • the MOSFET 101A illustrated in FIG. 1 is manufactured by the above manufacturing method.
  • the Pyrolytic-C film shown in FIG. 8 is used as the first layer 71 of the gate electrode 7, and the second layer 72 is deposited on the Pyrolytic-C film as shown in FIG.
  • the second layer 72 is Poly-Si to which phosphorus or boron has been added by, for example, a CVD method.
  • a metal such as nickel, titanium, molybdenum, tungsten, tantalum, or platinum may be deposited as the second layer 72.
  • the subsequent manufacturing process of the MOSFET 101B is the same as the manufacturing process of the MOSFET 101A, and is as described with reference to FIGS. 9 to 11.
  • Gate electrode work function and VTH > 16 and 17 are diagrams schematically showing the influence of the work function difference between the gate electrode and the semiconductor on the MOS band structure.
  • FIG. 16 shows a case where phosphorus-doped Poly-Si is used for the gate electrode as a comparative example
  • FIG. 17 shows a case where Pyrolytic-C of the first embodiment is used for the gate electrode.
  • the work function of Pyrolytic-C E WF_c is larger than the work function E WF_Si of phosphorus-doped Poly-Si.
  • the gate electrode made of polysilicon-C modulates the energy band as compared with the conventional gate electrode made of phosphorus-doped Poly-Si, and shifts the flat band voltage V fb , and thus the V TH of the MOSFET, to the positive side.
  • the static characteristics of MOS capacitors and MOSFETs were evaluated. Details will be described in the next section.
  • FIG. 18 shows the measurement results of the CV characteristics of the simple n-type MOS capacitor.
  • the solid line shows the CV characteristics when polysilicon-C (denoted as PyC in the figure) is used for the gate electrode, and the broken line shows the CV characteristics when Poly-Si is used for the gate electrode. Shown.
  • V fb was shifted to the positive side as compared with the conventional case. Therefore, it can be said that the work function difference between C and Si described at the beginning modulated the MOS band structure and V fb depicted in FIG. 17 as expected.
  • FIG. 19 shows the I G -V G characteristics similar simple n-type MOS capacitor and FIG. 18.
  • I G -V G characteristics shown in FIG. 19 a gate electrode is any case of Poly-Si and Pyrolytic-C, shows good Fowler-Nordheim (F-N) current characteristics. From this, it was clarified that the physical characteristics of the gate electrode do not affect the MOS interface.
  • VTH @ tangential method
  • FIG. 21 the vertical axis of FIG. 20 is expressed in exponential notation.
  • PW2 has a higher acceptor concentration in the P-well region than PW1
  • PW3 has a higher acceptor concentration in the P-well region than PW2.
  • the ID- V GS characteristics shown in these figures draw a typical characteristic curve regardless of whether the gate electrode is Poly-Si or polysilicon-C.
  • V TH is increased greatly.
  • the people PW1, PW2, PW3 husband, Pyrolytic-C gate electrode resulted 1V higher V TH from 0.5 than the conventional. This can be qualitatively explained by the modulation of the MOS band structure due to the work function difference shown in FIGS. 16 and 17, as in the case of V fb of the MOS capacitor.
  • FIG. 22 shows the ⁇ eff ⁇ V GS characteristics of the n-channel horizontal MOSFET.
  • the ⁇ eff- V GS characteristics in FIG. 22 show that the channel peak mobility ⁇ peak depends only on the acceptor concentration in the P-well region, confirming that the physical properties of the gate electrode do not affect the MOS interface.
  • Figure 23 shows the trade-off characteristics of mu peak and V TH at room temperature n-channel lateral MOSFET (@ tangent method), Figure 24, mu at 175 ° C. for n-channel lateral MOSFET peak and V TH (@ tangent method) Shows the trade-off characteristics of.
  • Pyrolytic-C for the gate electrode at any temperature and acceptor concentration in the P-well region, the ⁇ peak is almost unchanged as compared with the conventional gate electrode, while the VTH is 0.5 to 1 V. Rose.
  • the polysilicon-C film which has a work function about 1 V higher than that of phosphorus-doped Poly-Si, constitutes a gate electrode that is a part of the MOS structure, thereby shifting V fb and thus V TH to the positive side. The result.
  • FIG. 26 shows an example of I D -V DS characteristics of the vertical MOSFET using Pyrolytic-C to the gate electrode.
  • a good characteristic curve is obtained.
  • the R ON of each vertical MOSFET was calculated from the ID- V DS characteristics, and the relationship between V TH and R ON is summarized in FIGS. 27 and 28.
  • FIG. 27 shows the characteristics at room temperature
  • FIG. 28 shows the characteristics at 175 ° C.
  • the obtained results are reflected to FIG. 22, by using the Pyrolytic-C to the gate electrode, V TH at equivalent R ON becomes 1V higher from 0.5 than before.
  • V TH is about 3.5 V
  • equivalent to R ON is reduced by about 15%.
  • This method is an effective technique in applications that require high VTH.
  • the surface orientation of the surface of the SiC substrate 1 is not limited to (0001) or (000-1), and may be (11-20). Further, the surface of the SiC substrate 1 may have an off angle with respect to these plane directions.
  • the mask used for selective ion implantation is not limited to the resist mask, but may be a mask made of an oxide film.
  • MOSFETs 101A and 101B shown in FIGS. 1 and 2 are planar channel type MOSFETs. However, this embodiment is also applicable to a UMOSFET having a U-groove gate structure or a VMOSFET having a V-groove gate structure. Further, the present embodiment can be applied not only to MOSFETs but also to MISFETs (Metal Insulator Semiconductors Field Effect Transistors) or IGBTs (Insulated Gate Bipolar Transistors). In the case of the IGBT, the conductive type of the SiC substrate 1 is the p type instead of the n type.
  • MISFETs Metal Insulator Semiconductors Field Effect Transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • the first conductive type is n-type and the second conductive type is p-type has been described.
  • these conductive types may be interchanged with each other, in which case the donor and acceptor are also interchanged.
  • the order of multiple ion implantation steps for adding conductive impurities can be changed.
  • a p-channel MOSFET can be obtained instead of the n-channel MOSFET.
  • each component in the above-described embodiment is a conceptual unit, and within the scope of the technology disclosed in the present specification, one component is composed of a plurality of structures. And the case where one component corresponds to a part of a structure, and further, the case where a plurality of components are provided in one structure.
  • each component in the above-described embodiment shall include a structure having another structure or shape as long as it exhibits the same function.
  • the material when a material name or the like is described without being specified, the material contains other additives, for example, an alloy, etc., as long as there is no contradiction. It shall be included.
  • Embodiment 2 In this embodiment, the SiC semiconductor device of the first embodiment described above is applied to a power conversion device.
  • the present embodiment is not limited to a specific power conversion device, but a case where the present invention is applied to a three-phase inverter will be described below.
  • FIG. 29 is a block diagram showing a configuration of a power conversion system including a power conversion device to which the SiC semiconductor device of the first embodiment is applied.
  • the power conversion system shown in FIG. 29 includes a power supply 100, a power conversion device 200, and a load 300.
  • the power supply 100 is a DC power supply, and supplies DC power to the power converter 200.
  • the power supply 100 can be configured with various things, for example, it can be configured with a DC system, a solar cell or a storage battery, or it can be configured with a rectifier circuit or an AC / DC converter connected to an AC system. it can. Further, the power supply 100 may be configured by a DC / DC converter that converts the DC power output from the DC system into a predetermined power.
  • the power conversion device 200 is a three-phase inverter connected between the power supply 100 and the load 300, converts the DC power supplied from the power supply 100 into AC power, and supplies the AC power to the load 300.
  • the power conversion device 200 includes a main conversion circuit 201, a drive circuit 202, and a control circuit 203.
  • the main conversion circuit 201 converts DC power into AC power and outputs it.
  • the drive circuit 202 outputs a drive signal for driving each switching element of the main conversion circuit 201.
  • the control circuit 203 outputs a control signal for controlling the drive circuit 202 to the drive circuit 202.
  • the drive circuit 202 off-controls each normally-off type switching element by making the voltage of the gate electrode and the voltage of the source electrode the same potential.
  • the load 300 is a three-phase electric motor driven by AC power supplied from the power converter 200.
  • the load 300 is not limited to a specific application, and is an electric motor mounted on various electric devices.
  • the load 300 is used as an electric motor for a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an air conditioner.
  • the main conversion circuit 201 includes a switching element and a freewheeling diode (not shown), and when the switching element switches, the DC power supplied from the power supply 100 is converted into AC power and supplied to the load 300.
  • the main conversion circuit 201 is a two-level three-phase full bridge circuit, and has six switching elements and each switching element. It can consist of six anti-parallel freewheeling diodes.
  • the silicon carbide semiconductor device of the first embodiment described above is applied to each switching element of the main conversion circuit 201.
  • the six switching elements are connected in series for each of the two switching elements to form an upper and lower arm, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit. Then, the output terminals of the upper and lower arms, that is, the three output terminals of the main conversion circuit 201 are connected to the load 300.
  • the drive circuit 202 generates a drive signal for driving the switching element of the main conversion circuit 201 and supplies it to the control electrode of the switching element of the main conversion circuit 201. Specifically, the drive circuit 202 outputs a drive signal for turning on the switching element and a drive signal for turning off the switching element to the control electrode of each switching element according to the control signal from the control circuit 203 described later. To do.
  • the drive signal is a voltage signal (on signal) equal to or higher than the threshold voltage of the switching element, and when the switching element is kept off, the drive signal is a voltage equal to or lower than the threshold voltage of the switching element. It becomes a signal (off signal).
  • the control circuit 203 controls the switching element of the main conversion circuit 201 so that the desired power is supplied to the load 300. Specifically, the control circuit 203 calculates the time (on time) for each switching element of the main conversion circuit 201 to be in the on state based on the power to be supplied to the load 300. For example, the control circuit 203 can control the main conversion circuit 201 by PWM control that modulates the on-time of the switching element according to the voltage to be output. Then, the control circuit 203 gives a control command (control signal) to the drive circuit 202 so that an on signal is output to the switching element that should be turned on at each time point and an off signal is output to the switching element that should be turned off. Is output. The drive circuit 202 outputs an on signal or an off signal as a drive signal to the control electrode of each switching element according to this control signal.
  • control signal control signal
  • the silicon carbide semiconductor device of the first embodiment is applied as the switching element of the main conversion circuit 201, a power conversion device having low loss and improved reliability of high-speed switching is provided. It can be realized.
  • the SiC semiconductor device of the first embodiment is not limited to this, and can be applied to various power conversion devices. Further, instead of the 2-level power converter, a 3-level or other multi-level power converter may be used. Further, the SiC semiconductor device of the first embodiment may be applied to the single-phase inverter for the purpose of supplying electric power to the single-phase load. It is also possible to apply the SiC semiconductor device of the first embodiment to a DC / DC converter or an AC / DC converter for the purpose of supplying electric power to a DC load or the like.
  • the load of the power conversion device to which the SiC semiconductor device of the first embodiment is applied is not limited to the electric motor.
  • the power conversion device can be used as a power supply device for an electric discharge machine, a laser machine, an induction heating cooker or a non-contact power supply system, or a power conditioner for a photovoltaic power generation system or a power storage system.
  • each embodiment can be freely combined, and each embodiment can be appropriately modified or omitted within the scope of the invention.
  • the present invention has been described in detail, the above description is exemplary in all embodiments and the invention is not limited thereto. It is understood that innumerable variations not illustrated can be assumed without departing from the scope of the present invention.
  • SiC substrate 1 SiC substrate, 2 drift layer, 3 well area, 4 source area, 5 contact area, 6 gate insulating film, 7 gate electrode, 8 interlayer insulating film, 9 source electrode, 10 drain electrode, 30 SiC layer, 71 first layer , 72 second layer, 100 power supply, 200 power conversion device, 201 main conversion circuit, 202 drive circuit, 203 control circuit, 300 load, JR JFET area.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本発明は、素子オン抵抗を高めずゲート信頼性を低下させずに炭化珪素半導体装置の閾値電圧を高めることを目的とする。本発明の炭化珪素半導体装置は、炭化珪素基板（１）と、炭化珪素基板（１）上に設けられた第１導電型のドリフト層（２）と、ドリフト層（２）の表層に選択的に設けられた第２導電型の複数のウェル領域（３）と、複数のウェル領域（３）の表層に形成された第１導電型のソース領域（４）と、複数のウェル領域（３）に挟まれたドリフト層（２）の部分であって、ドリフト層（２）の上面を含む領域であるＪＦＥＴ領域（ＪＲ）を覆う絶縁膜（６）と、絶縁膜（６）を介してＪＦＥＴ領域（ＪＲ）上に設けられたゲート電極（７）と、を備え、ゲート電極（７）は絶縁膜（６）に接するパイロリティックカーボン層を含む。

Description

炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
　この発明は、炭化珪素半導体装置に関する。
　炭化珪素（ＳｉＣ）半導体装置を電力用半導体装置として用いるため、炭化珪素半導体装置のオン特性を改善するための開発が活発に行われている。炭化珪素半導体装置とは、炭化珪素層を有する半導体装置である。特に、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）のチャネル移動度を向上することにより、ＭＯＳＦＥＴのオン抵抗を更に低減することが望まれている。
　ｎ型チャネル移動度を向上させる手法として、チャネル領域をｎ型にドープすることが考えられる。しかし、チャネル領域をｎ型にドープするとゲートの閾値電圧ＶＴＨが低下する。このように、ｎ型チャネル移動度とＶＴＨはトレードオフの関係にある。
　ゲート電極の仕事関数はＶＴＨを増減させる。そのため、ゲート電極の材料に高い仕事関数を有する材料を選択すれば、ＶＴＨが高まり、炭化珪素半導体装置の特性を実質的に改善することができる。
　特許文献１，２には、仕事関数の高いｐ型ＳｉＣをゲート電極に用いることで、ＶＴＨが高くなることが記載されている。また、特許文献３には、ゲート電極に相当する層を、スパッタ法で形成したカーボン（Ｃ）膜とすることで、所望のＶＴＨを得ることができると記載されている。
特許第５７２１３５１号公報 特開２０１７－２２４７００号公報 特開２００５－３４７６８０号公報
　特許文献１，２に記載の技術では、ゲート酸化膜上にｐ型ＳｉＣ膜を堆積するに際し、１５００℃以上の高温ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）プロセス、または１６００℃以上の高温活性化アニールプロセスが必要になり、ゲート酸化膜は甚大なダメージを受ける。よって、この技術を用いた素子作製は極めて困難である。
　特許文献３に記載の技術では、Ｃ層がスパッタ法またはプラズマＣＶＤ法で形成される。そのため、Ｃ層成膜時のイオン衝撃が、ｓｐ３結合の発生による高抵抗化、またはゲート酸化膜へのチャージダメージによるゲート信頼性低下を招く。
　本発明は、上記の問題点を解決するためになされたものであり、素子オン抵抗を高めずゲート信頼性を低下させずに炭化珪素半導体装置の閾値電圧を高めることを目的とする。
　本発明の炭化珪素半導体装置は、炭化珪素基板と、炭化珪素基板上に設けられた第１導電型のドリフト層と、ドリフト層の表層に選択的に設けられた第２導電型の複数のウェル領域と、複数のウェル領域の表層に形成された第１導電型のソース領域と、複数のウェル領域に挟まれたドリフト層の部分であって、ドリフト層の上面を含む領域であるＪＦＥＴ領域を覆う絶縁膜と、絶縁膜を介してＪＦＥＴ領域上に設けられたゲート電極と、を備え、ゲート電極は絶縁膜に接するパイロリティックカーボン層を含む。
　本発明の炭化珪素半導体装置のゲート電極は絶縁膜に接するパイロリティックカーボン層を含む。パイロリティックカーボン層は、その結合状態により高い仕事関数を有するため、素子オン抵抗を高めずゲート信頼性を低下させずに閾値電圧を高くすることが可能である。本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１の第１構造のＳｉＣ半導体装置であるＭＯＳＦＥＴのユニットセルの構成を部分的に例示する断面図である。 実施の形態１の第２構造のＳｉＣ半導体装置であるＭＯＳＦＥＴのユニットセルの構成を部分的に例示する断面図である。 実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。 実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。 実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。 実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。 実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。 実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。 実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。 実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。 実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。 実施の形態１のＭＯＳＦＥＴの製造方法を説明するための断面図である。 Ｐｙｒｏｌｙｔｉｃ－Ｃ膜のラマンスペクトルを示す図である。 Ｐｙｒｏｌｙｔｉｃ－Ｃ膜のラマンスペクトルを示す図である。 Ｐｙｒｏｌｙｔｉｃ－Ｃ膜の抵抗率の膜厚依存性を示す図である。 ＭＯＳバンド構造とゲート電極の仕事関数の関係を示す図である。 ＭＯＳバンド構造とゲート電極の仕事関数の関係を示す図である。 簡易ｎ型ＭＯＳキャパシタのＣ－Ｖ特性を示す図である。 簡易ｎ型ＭＯＳキャパシタのゲートリーク特性を示す図である。 ｎチャネル横型ＭＯＳＦＥＴのＩＤ－ＶＧＳ特性を示す図である。 図２０の縦軸を指数表示にした図である。 ｎチャネル横型ＭＯＳＦＥＴのμｅｆｆ－ＶＧＳ特性を示す図である。 ｎチャネル横型ＭＯＳＦＥＴの室温におけるμｐｅａｋとＶＴＨのトレードオフ特性を示す図である。 ｎチャネル横型ＭＯＳＦＥＴの１７５℃におけるμｐｅａｋとＶＴＨのトレードオフ特性を示す図である。 縦型ＭＯＳＦＥＴのＩＤ－ＶＧＳ特性（＠ＶＤＳ＝１０Ｖ、室温）を示す図である。 ゲート電極にＰｙｒｏｌｙｔｉｃ－Ｃを用いた縦型ＭＯＳＦＥＴのＩＤ－ＶＤＳ特性を示す図である。 縦型ＭＯＳＦＥＴの室温におけるＶＴＨとＲＯＮの関係を示す図である。 縦型ＭＯＳＦＥＴの１７５℃におけるＶＴＨとＲＯＮの関係を示す図である。 実施の形態２にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　以下、添付される図面を参照しながら実施の形態について説明する。なお、図面は概略的に例示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。また、以下に記載される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
　＜Ａ．実施の形態１＞
　以下、本実施の形態に関するＳｉＣ半導体装置、および、ＳｉＣ半導体装置の製造方法について説明する。なお、以下の説明においては、第１の導電型がｎ型であり、第２の導電型がｐ型であるとする。
　＜Ａ－１．ＳｉＣ半導体装置の構成＞
　図１は、実施の形態１の第１構造のＳｉＣ半導体装置であるＭＯＳＦＥＴ１０１Ａの、ユニットセルの構成を部分的に例示する断面図である。図２は、実施の形態１の第２構造のＳｉＣ半導体装置であるＭＯＳＦＥＴ１０１Ｂの、ユニットセルの構成を部分的に例示する断面図である。第１構造と第２構造は、ゲート電極７が単層からなるか２層からなるかの違いである。そのため、以下ではＭＯＳＦＥＴ１０１Ａの構成について主に説明する。
　ＭＯＳＦＥＴ１０１Ａは、ＳｉＣ基板１、ＳｉＣ層３０、ゲート絶縁膜６、ゲート電極７、層間絶縁膜８、ソース電極９、およびドレイン電極１０を備えて構成される。ＳｉＣ基板１の上面にＳｉＣ層３０が形成され、ＳｉＣ層３０の上面にゲート絶縁膜６が形成され、ゲート絶縁膜６の上面にゲート電極７が形成される。ＳｉＣ層３０の上面のうちゲート絶縁膜６が形成されない領域にはソース電極９が形成される。ＳｉＣ基板１の下面にはドレイン電極１０が形成される。
　ＳｉＣ基板１は、ＳｉＣから作られるｎ型（第１の導電型）の半導体基板である。ＳｉＣ基板１のｎ型不純物濃度は、後述するドリフト層２の不純物濃度よりも高い。したがって、ＳｉＣ基板１の抵抗率はドリフト層２の抵抗率よりも低い。ＳｉＣ基板１は、単結晶構造を有する。ＳｉＣ基板１の結晶構造は六方晶系であり、好ましくはポリタイプ４Ｈである。ＳｉＣ基板１の表面、すなわち、図１におけるＳｉＣ基板１の上面の面方位は（０００１）または（０００－１）である。
　ＳｉＣ層３０は、ＳｉＣ基板１に接触する下面Ｓ１と、上面Ｓ２とを有する。下面Ｓ１を第１の面とも称し、上面Ｓ２を第２の面とも称する。ＳｉＣ層３０は、ｎ型のドリフト層２、複数のｐ型（第２の導電型）のウェル領域３、複数のｎ型のソース領域４、および複数のｐ型のコンタクト領域５を備える。ＳｉＣ基板１上にドリフト層２が形成され、ドリフト層２の表層に複数のウェル領域３が選択的に形成され、複数のウェル領域３の表層にソース領域４およびコンタクト領域５が形成される。ＳｉＣ層３０の厚さは、例えば、１μｍ以上かつ１００μｍ以下である。
　ドリフト層２は、互いに隣り合う複数のウェル領域３に挟まれた部分であるＪＦＥＴ領域ＪＲを含み、ＪＦＥＴ領域ＪＲにおいてドリフト層２がＳｉＣ層３０の上面Ｓ２を構成している。ドリフト層２の厚さの最大値はＳｉＣ層３０の厚さと同じであり、例えば、１μｍ以上かつ１００μｍ以下である。
　ウェル領域３は、ＳｉＣ層３０の下面Ｓ１から離れており、かつ、ＳｉＣ層３０の上面Ｓ２を部分的に構成している。ウェル領域３は、ソース領域４とＪＦＥＴ領域ＪＲとの間で、ＳｉＣ層３０の上面Ｓ２を構成し、ゲート絶縁膜６に直接接触している。ＪＦＥＴ領域ＪＲは、ＳｉＣ層３０の上面Ｓ２において、ウェル領域３が互いに隣り合う方向、すなわち図１における横方向に沿って、幅ＷＪを有する。
　ソース領域４は、ウェル領域３によってＪＦＥＴ領域ＪＲから隔てられて配置される。コンタクト領域５は、上面Ｓ２においてソース領域４に接触している。コンタクト領域５は、上面Ｓ２からＳｉＣ層３０内へ延びることによってウェル領域３内に達している。すなわち、コンタクト領域５が形成される深さは、ウェル領域３が形成される深さよりも浅い。
　ゲート絶縁膜６は、ＳｉＣ層３０の上面Ｓ２に設けられている。ゲート絶縁膜６は、ソース領域４の一部とコンタクト領域５とを露出させる開口部を有する。ゲート絶縁膜６は、ドリフト層２を覆う部分、すなわち、図１においてＪＦＥＴ領域ＪＲを覆う部分を有する。
　ゲート電極７は、ゲート絶縁膜６上に設けられている。図１に例示されるように、ゲート電極７は、ゲート絶縁膜６を介して、ウェル領域３のうちのＪＦＥＴ領域ＪＲとソース領域４との間の部分と、ＪＦＥＴ領域ＪＲとにそれぞれ対向するように配置されている。
　図１に示すＭＯＳＦＥＴ１０１Ａにおいて、ゲート電極７はＰｙｒｏｌｙｔｉｃ－Ｃ膜で構成され、ゲート絶縁膜６に接している。Ｐｙｒｏｌｙｔｉｃ－Ｃ膜のＣ質量割合は９５％以上かつ１００％以下である。
　図１３に例示されるように、ゲート電極７を構成するＰｙｒｏｌｙｔｉｃ－Ｃ膜のラマン評価スペクトルは、ｓｐ２結合に起因したＧバンド（ラマンシフト１５８０ｃｍ－１付近）と、グラファイト状の乱層構造に起因したＤバンド（ラマンシフト１３５０ｃｍ－１付近）にピークを有する。なお、Ｇバンドのピークは、ラマンシフト１４８０ｃｍ－１から１６８０ｃｍ－１の間にあれば良い。また、Ｄバンドのピークは、ラマンシフト１２５０ｃｍ－１から１４５０ｃｍ－１の間にあれば良い。ｓｐ２結合はグラファイトに類似の導電性をＰｙｒｏｌｙｔｉｃ－Ｃ膜に与える。乱層構造はグラファイト同士の滑りを抑制し、他のプロセスに対する熱的、化学的耐性をＰｙｒｏｌｙｔｉｃ－Ｃ膜に与える。即ち、ｓｐ２結合と乱層構造の適切な配合が、Ｐｙｒｏｌｙｔｉｃ－Ｃ膜に、電極として必要とされる導電性とプロセス耐性の両立と、高ＶＴＨ化とを可能にさせる。Ｄバンドのピーク値は、ラマン評価スペクトルのラマンシフト１２５０ｃｍ－１から１６８０ｃｍ－１の領域において、Ｇバンドのピーク値の０．５倍以上であることが望ましく、Ｇバンドのピーク値より大きいことが更に望ましい。また、Ｄバンドのピーク値が、ラマンシフト１２５０ｃｍ－１から１６８０ｃｍ－１の領域においてＰｙｒｏｌｙｔｉｃ－Ｃ膜のラマン評価スペクトルの最大値を示すことが望ましい。
　図１５に例示されるように、Ｐｙｒｏｌｙｔｉｃ－Ｃ膜の抵抗率ρは膜厚Ｔｇａｔｅに対する依存性を持つ。Ｐｙｒｏｌｙｔｉｃ－Ｃ膜の膜厚Ｔｇａｔｅを８０ｎｍ以上とすることで、その抵抗率ρはゲート電極として適当な１μΩｍ以上かつ１００μΩｍ以下となる。したがって、Ｐｙｒｏｌｙｔｉｃ－Ｃ膜の膜厚は、８０ｎｍ以上で、かつ、ＳｉＣウエハに加わる応力に起因するひび割れが生じない２０００ｎｍ以下であることが好ましく、膜厚制御が容易な１００ｎｍ以上かつ１０００ｎｍ以下であることがより好ましい。
　上記では、第１構造のＭＯＳＦＥＴ１０１Ａにおけるゲート電極７について説明した。一方、第２構造のＭＯＳＦＥＴ１０１Ｂにおいてゲート電極７は、図２に示されるように、ゲート絶縁膜６に接する第１層７１と、その上に堆積された第２層７２により構成される。第１層７１はＰｙｒｏｌｙｔｉｃ－Ｃ膜である。第２層７２は、第１層７１とは異なる元素成分比を持つ膜である。第２層７２には、例えば燐、または硼素が添加されたＰｏｌｙ－Ｓｉが用いられる。その他に、ニッケル、チタン、モリブデン、タングステン、タンタル、白金などの金属が第２層７２に用いられてもよい。
　ソース電極９は、ＳｉＣ層３０の上面Ｓ２に形成されたオーミック電極であり、上面Ｓ２においてソース領域４の一部およびコンタクト領域５に接触する。
　ドレイン電極１０は、ＳｉＣ基板１の下面に接触している。言い換えれば、ドレイン電極１０は、ＳｉＣ層３０の下面Ｓ１にＳｉＣ基板１を介して配置されている。ドレイン電極１０は、ＳｉＣ基板１の下面に形成されたオーミック電極である。言い換えれば、ドレイン電極１０は、ＳｉＣ基板１を介してＳｉＣ層３０にオーミック接合された電極である。
　＜Ａ－２．ＳｉＣ半導体装置の製造方法＞
　次に、ＭＯＳＦＥＴ１０１Ａの製造方法について、図３から図１１を参照して説明する。図３から図１１は、ＭＯＳＦＥＴ１０１Ａの製造方法を説明するための部分断面図である。図３から図１１における部分断面図の視野は、図１および図２における部分断面図の視野に対応している。
　まず、図３に例示されるように、（０００１）面または（０００－１）面を表面に有するＳｉＣ基板１を準備する。
　次に、ＳｉＣ基板１の表面におけるエピタキシャル成長により、ＳｉＣ層３０を形成する。これによって、ＳｉＣ基板１に面する下面Ｓ１と、上面Ｓ２とを有するＳｉＣ層３０が形成される。ＳｉＣ層３０は、上面Ｓ２を少なくとも部分的になすドリフト層２を含む。図３においてＳｉＣ層３０は、ドリフト層２によって構成されている。言い換えれば、この工程はドリフト層２を準備する工程である。エピタキシャル成長は、化学気相堆積（ＣＶＤ）法によって行い得る。ドリフト層２のｎ型不純物濃度、すなわちドナー濃度は、例えば１×１０１５ｃｍ－３以上かつ１×１０１８ｃｍ－３以下である。
　次に、図４に例示されるように、幅ＷＪの間隔を空けて互いに隣り合うウェル領域３を形成する。具体的には、まず、ＳｉＣ層３０の上面Ｓ２上にレジストマスク（図４に図示せず）を形成する。そして、ＳｉＣ層３０の上面Ｓ２にｐ型不純物、すなわちアクセプターをイオン注入により添加する。その後、レジストマスクを除去する。このようにして、ドリフト層２の表層にウェル領域３を形成する。
　ウェル領域３のアクセプターとしては、例えばアルミニウム、ホウ素、またはガリウムが用いられる。ウェル領域３のアクセプター濃度は、ドリフト層２のドナー濃度よりも高く、例えば１×１０１５ｃｍ－３以上かつ１×１０１９ｃｍ－３以下である。また、ウェル領域３のアクセプターのイオン注入の深さは、ドリフト層２の厚さを超えない範囲で、例えば０．５μｍ以上かつ３μｍ以下である。
　次に、図５に例示されるように、それぞれのウェル領域３の表層にソース領域４を形成する。具体的には、まず、ＳｉＣ層３０の上面Ｓ２上にレジストマスク（図５で図示せず）を形成する。そして、上面Ｓ２にｎ型不純物、すなわちドナーをイオン注入により添加する。その後、レジストマスクを除去する。このようにして、ウェル領域３内の表層にソース領域４を形成する。ソース領域４は、ウェル領域３よりも浅く形成される。
　ドナーとしては、例えば窒素、燐、またはヒ素が用いられる。ソース領域４のドナー濃度は、例えば１×１０１８ｃｍ－３以上かつ１×１０２０ｃｍ－３以下である。また、ドナーのイオン注入の深さは、ウェル領域３の深さよりも小さく、例えば０．１μｍ以上かつ２μｍ以下である。
　次に、図６に例示されるように、それぞれのウェル領域３の表層にコンタクト領域５が形成される。具体的には、まず、ＳｉＣ層３０の上面Ｓ２上にレジストマスク（図６で図示せず）を形成する。そして、上面Ｓ２にｐ型不純物、すなわちアクセプターをイオン注入により添加する。その後、レジストマスクを除去する。このようにして、ウェル領域３の表層にソース領域４に隣接するコンタクト領域５を形成する。
　コンタクト領域５のアクセプターとしては、例えばアルミニウム、ホウ素、またはガリウムが用いられる。コンタクト領域５のアクセプター濃度は、例えば１×１０１９ｃｍ－３以上かつ１×１０２１ｃｍ－３以下である。また、コンタクト領域５のアクセプターのイオン注入の深さは、０．１μｍ以上かつ２．１μｍ以下である。また、コンタクト領域５のアクセプターのイオン注入の深さは、ソース領域４よりも深くする。
　次に、ＳｉＣ基板１とその上面に形成されたＳｉＣ層３０を、熱処理装置により、例えばアルゴンなどの不活性ガス雰囲気中で、１３００℃以上かつ２１００℃以下の範囲でアニールする。これによって、ＳｉＣ層３０にイオン注入されたホウ素、アルミニウム、または窒素などの不純物が電気的に活性化される。
　次に、図７に例示されるように、ＳｉＣ層３０の上面Ｓ２にゲート絶縁膜６を形成する。ゲート絶縁膜６は、７００℃以上かつ１４００℃以下の温度での熱酸化、またはＣＶＤ法などの堆積法による積層プロセスによって形成される。ゲート絶縁膜６の膜厚は、例えば１０ｎｍ以上かつ２００ｎｍ以下である。
　次に、図８に例示されるように、例えば、アセチレン（Ｃ２Ｈ２）、メタン（ＣＨ４）またはプロパン（Ｃ３Ｈ８）などの炭化水素ガス、もしくはエチルアルコール（Ｃ２Ｈ４ＯＨ：エタノール）またはメチルアルコール（ＣＨ３ＯＨ：メタノール）などの低級アルコールを用いて、熱分解ＣＶＤ法によって、ゲート絶縁膜６の上面にゲート電極７となるＰｙｒｏｌｙｔｉｃ－Ｃ膜を形成する。具体的には、熱分解ＣＶＤを行う成膜装置内に、アルゴン（Ａｒ）などの不活性ガスをキャリアガスとして流しながら、常圧或いは減圧下で成膜装置内の温度を８００℃から１１００℃の範囲に加熱する。加熱時間は２０分程度である。その後、キャリアガスに上記の炭素含有ガスを１０％程度含ませて流すことで、炭素含有ガスを熱分解し、ゲート絶縁膜６の面上に所定の厚さのＰｙｒｏｌｙｔｉｃ－Ｃ膜を形成する。このようにすれば、高純度の炭素含有ガスを用いることが出来るため、不純物の少ない高純度で良質なＰｙｒｏｌｙｔｉｃ－Ｃ膜が形成される。ここで、良質とはグラファイト化が進んだ状態を指す。
　Ｐｙｒｏｌｙｔｉｃ－Ｃ膜のグラファイト化は、ラマン評価スペクトルにより評価できる。図１３は、Ｐｙｒｏｌｙｔｉｃ－Ｃ膜のラマン評価スペクトルを示している。図１３から分かるように、Ｐｙｒｏｌｙｔｉｃ－Ｃ膜のラマン評価スペクトルは、ラマンシフト１５８０ｃｍ－１付近を中心に、いわゆるＧバンドと呼ばれるｓｐ２結合に起因したピークを有している。このＧバンドは、Ｐｙｒｏｌｙｔｉｃ－Ｃ膜におけるグラファイト構造の存在を裏付けている。このグラファイト構造は、ゲート電極に必要不可欠な導電性をＰｙｒｏｌｙｔｉｃ－Ｃ膜に与える。
　また、Ｐｙｒｏｌｙｔｉｃ－Ｃ膜のラマン評価スペクトルは、ラマンシフト１３５０ｃｍ－１付近を中心に、いわゆるＤバンドと呼ばれるグラファイト状乱層構造に起因したピークを有している。グラファイト状乱層構造は、グラファイト同士の滑りを抑制し、強固な結合をもたらす。この構造は、後述のプロセス耐性をＰｙｒｏｌｙｔｉｃ－Ｃ膜に与える。
　Ｐｙｒｏｌｙｔｉｃ－Ｃ膜を堆積した後、熱処理装置によって、例えばアルゴンなどの不活性ガス雰囲気中で、１２００℃以上かつ１９００℃以下でアニールを行ってもよい。図１４は、アニールによるＰｙｒｏｌｙｔｉｃ－Ｃ膜のラマン評価スペクトルの変化を示している。図１４に示されるように、アニールによりｓｐ２結合の高配向化が進み、ラマン評価スペクトルの各バンドの半値幅は縮小する。すなわち、アニールにより導電性とプロセス耐性を高めることができる。ただし、１６００℃より高温のアニールはゲート絶縁膜にダメージを与えるため、アニール温度は１２００℃以上かつ１６００℃以下が望ましい。また、このアニール工程は、下記に示す層間絶縁膜８の堆積後に行ってもよい。
　次に、図９に示されるように、フォトリソグラフィーおよびエッチング技術によるパターニングによって、ソース領域４とコンタクト領域５の上からＰｙｒｏｌｙｔｉｃ－Ｃ膜を削除し、ゲート電極７を完成する。ここで、Ｐｙｒｏｌｙｔｉｃ－Ｃ膜のエッチングには、酸素ガスを含む反応性イオンエッチング（Ｒｅｌａｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：ＲＩＥ）または酸素プラズマアッシングが用いられる。
　ゲート電極７の断面視における一方の端部は、互いに隣り合うソース領域４の一方とゲート絶縁膜６を挟んで対向する位置に配置される。つまり、ゲート電極７の図９における左端は、図９における左側のソース領域４とゲート絶縁膜６を挟んで対向する位置に配置される。言い換えれば、平面視において、ゲート電極７の図９における左端と図９における左側のソース領域４とは重なって配置される。
　同様に、ゲート電極７の断面視における他方の端部は、互いに隣り合うソース領域４の他方とゲート絶縁膜６を挟んで対向する位置に配置される。つまり、ゲート電極７の図９における右端は、図９における右側のソース領域４とゲート絶縁膜６を挟んで対向する位置に配置される。言い換えれば、平面視において、ゲート電極７の図９における右端と図９における右側のソース領域４とは重なって配置される。
　次に、フォトリソグラフィーに用いたレジストを薬液処理により除去する。この際、アセトンまたはイソプロピルアルコール中での超音波洗浄、濃硫酸と過酸化水素水の混合液による洗浄、またはＲＣＡ洗浄が用いられるため、Ｐｙｒｏｌｙｔｉｃ－Ｃ膜のグラファイト同士の剥がれが懸念される。一方、図１３に例示するラマンスペクトルのＤバンドにより表されるグラファイト状乱層構造は、薬液処理によるＰｙｒｏｌｙｔｉｃ－Ｃ膜のグラファイト同士の剥がれを抑制し、ゲート電極７の形状を保つことができる。ただし、乱層の成分比が高くなるに伴い、キャリアトラップが発現し、Ｐｙｒｏｌｙｔｉｃ－Ｃ膜の導電性が低下する。そのため、グラファイト構造と乱層構造の適切な配合が、プロセス耐性と、電極として必要とされる導電性の両立を可能にする。
　次に、図１０に例示されるように、ゲート絶縁膜６とゲート電極７の上面に層間絶縁膜８を堆積する。層間絶縁膜８の材料には、例えば二酸化珪素（ＳｉＯ２）、燐ドープシリケートガラス（ＰＳＧ）、硼素ドープシリケートガラス（ＢＳＧ）、燐硼素ドープシリケートガラス（ＢＰＳＧ）、酸化アルミニウム（ＡｌＯ２）などが用いられる。これらはいずれも酸素を含むため、堆積時に酸素の反応が利用され、ゲート電極７であるＰｙｒｏｌｙｔｉｃ－Ｃ膜がエッチングされる恐れがある。一方、図１３に例示されるラマンスペクトルのＤバンドにより表されるグラファイト状乱層構造は、酸素との反応によるＰｙｒｏｌｙｔｉｃ－Ｃ膜のエッチングを抑制し、ゲート電極７の形状を保つことができる。
　次に、図１１に例示されるように、ソース電極９を形成する。具体的には、層間絶縁膜８とゲート絶縁膜６のうち、ゲート電極７上とその周囲の部分を残し、それ以外の部分を除去する。すなわち、層間絶縁膜８とゲート絶縁膜６のうち、ソース領域４の表面の一部からコンタクト領域５の表面に跨る部分を除去する。そして、ゲート絶縁膜６の除去により露出したＳｉＣ層３０の上面Ｓ２にソース電極９を形成する。ソース電極９の材料には、例えばニッケル、チタン、アルミニウム、モリブデン、クロム、白金、タングステン、タンタル、ニオブ、珪素、炭化チタン、これらの窒化物、または、これらの合金などが用いられる。
　次に、図１に例示されるように、ＳｉＣ基板１の下面にドレイン電極１０が形成される。ドレイン電極１０の材料には、ソース電極９の材料と同様のものを用いることができる。
　次に、ソース電極９とソース電極９に接触しているＳｉＣとを合金化させるために、アニールが行われる。同様に、ドレイン電極１０とドレイン電極１０に接触しているＳｉＣとを合金化させるために、アニールが行われる。
　以上の製造方法によって、図１に例示されるＭＯＳＦＥＴ１０１Ａが製造される。
　なお、ＭＯＳＦＥＴ１０１Ｂを製造する場合は、図８に示したＰｙｒｏｌｙｔｉｃ－Ｃ膜をゲート電極７の第１層７１として、図１２に示すように、Ｐｙｒｏｌｙｔｉｃ－Ｃ膜上に第２層７２を堆積する。第２層７２は、例えばＣＶＤ法などによって燐または硼素が添加されたＰｏｌｙ－Ｓｉである。その他、ニッケル、チタン、モリブデン、タングステン、タンタル、または白金などの金属を第２層７２として堆積してもよい。その後のＭＯＳＦＥＴ１０１Ｂの製造工程は、ＭＯＳＦＥＴ１０１Ａの製造工程と同様であり図９から図１１を用いて説明した通りである。
　＜Ａ－３．ゲート電極の仕事関数とＶＴＨ＞
　図１６と図１７は、ゲート電極と半導体の仕事関数差がＭＯＳバンド構造に与える影響を模式的に示した図である。図１６は、比較例として燐ドープＰｏｌｙ－Ｓｉがゲート電極に用いられる場合を示しており、図１７は実施の形態１のＰｙｒｏｌｙｔｉｃ－Ｃがゲート電極に用いられる場合を示している。Ｐｙｒｏｌｙｔｉｃ－Ｃの仕事関数をＥＷＦ＿ｃは燐ドープＰｏｌｙ－Ｓｉの仕事関数ＥＷＦ＿Ｓｉよりも大きい。そのため、Ｐｙｒｏｌｙｔｉｃ－Ｃからなるゲート電極は、燐ドープＰｏｌｙ－Ｓｉからなる従来のゲート電極に比べてエネルギーバンドを変調し、フラットバンド電圧Ｖｆｂ、ひいてはＭＯＳＦＥＴのＶＴＨを正側にシフトさせる。その効果を検証するため、ＭＯＳキャパシタとＭＯＳＦＥＴの静特性評価を行った。次節より詳細を述べる。
　＜Ａ－４．ＭＯＳキャパシタとＭＯＳＦＥＴの静特性評価＞
　図１８は、簡易ｎ型ＭＯＳキャパシタのＣ－Ｖ特性の測定結果を示している。図１８において、実線はゲート電極にＰｙｒｏｌｙｔｉｃ－Ｃ（図中、ＰｙＣと表記）を用いた場合のＣ－Ｖ特性を示し、破線はゲート電極にＰｏｌｙ－Ｓｉを用いた場合のＣ－Ｖ特性を示している。また、フラットバンド容量（＝９．４ｐＦ）は、蓄積容量ＣＯＸとＰｏｉｓｓｏｎ方程式から算出した。ゲート電極がＰｏｌｙ－ＳｉとＰｙｒｏｌｙｔｉｃ－Ｃのいずれの場合も、良好なＣ－Ｖ特性が得られた。しかし、ゲート電極にＰｙｒｏｌｙｔｉｃ－Ｃを用いることにより、Ｖｆｂが従来よりも正側にシフトした。よって、冒頭で述べたＣとＳｉの仕事関数差が、図１７に描写されるＭＯＳバンド構造とＶｆｂを想定通りに変調したといえる。
　また、同ＭＯＳキャパシタを用いて、蓄積モードのゲートリーク特性を評価した。図１９は、図１８と同様の簡易ｎ型ＭＯＳキャパシタのＩＧ－ＶＧ特性を示している。図１９に示すＩＧ－ＶＧ特性は、ゲート電極がＰｏｌｙ－ＳｉとＰｙｒｏｌｙｔｉｃ－Ｃのいずれの場合も、良好なＦｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ（Ｆ－Ｎ）電流特性を示している。このことから、ゲート電極の物性がＭＯＳ界面には影響を及ぼさないことが明らかとなった。
　次に、ｎチャネル横型ＭＯＳＦＥＴを用いてＩＤ－ＶＧＳを測定し、ＶＴＨ（＠接線法）と実効チャネル移動度μｅｆｆを導出した。図２０は、ｎチャネル横型ＭＯＳＦＥＴのＩＤ－ＶＧＳ特性（＠ＶＤＳ＝０．１Ｖ，室温）を示している。図２１は、図２０の縦軸を指数表示にしたものである。図２０および図２１において、ＰＷ２はＰＷ１よりＰウェル領域のアクセプター濃度が高く、ＰＷ３はＰＷ２よりＰウェル領域のアクセプター濃度が高い。これらの図に示すＩＤ－ＶＧＳ特性は、ゲート電極がＰｏｌｙ－ＳｉとＰｙｒｏｌｙｔｉｃ－Ｃのいずれの場合も、典型的な特性カーブを描いている。また、ウェル領域３のアクセプター濃度を高めることにより、ＶＴＨが大きく上昇した。そして、ＰＷ１，ＰＷ２，ＰＷ３の夫々において、Ｐｙｒｏｌｙｔｉｃ－Ｃゲート電極は従来よりも０．５から１Ｖ高いＶＴＨをもたらした。これは、ＭＯＳキャパシタのＶｆｂと同様、図１６および図１７に記載の仕事関数差によるＭＯＳバンド構造の変調によって定性的に説明できる。
　図２２は、ｎチャネル横型ＭＯＳＦＥＴのμｅｆｆ－ＶＧＳ特性を示している。図２２のμｅｆｆ－ＶＧＳ特性は、チャネルピーク移動度μｐｅａｋがＰウェル領域のアクセプター濃度のみに依存することを示し、ゲート電極の物性がＭＯＳ界面に影響を及ぼさないことを裏付けている。
　図２３は、ｎチャネル横型ＭＯＳＦＥＴの室温におけるμｐｅａｋとＶＴＨ（＠接線法）のトレードオフ特性を示し、図２４は、ｎチャネル横型ＭＯＳＦＥＴの１７５℃におけるμｐｅａｋとＶＴＨ（＠接線法）のトレードオフ特性を示している。いずれの温度、およびＰウェル領域のアクセプター濃度においても、ゲート電極にＰｙｒｏｌｙｔｉｃ－Ｃを使用することで、従来のゲート電極に比べてμｐｅａｋが殆ど不変である一方、ＶＴＨが０．５から１Ｖ上昇した。これらは、燐ドープＰｏｌｙ－Ｓｉよりも約１Ｖ高い仕事関数を有するＰｙｒｏｌｙｔｉｃ－Ｃ膜が、ＭＯＳ構造の一部であるゲート電極を構成することで、ＶｆｂひいてはＶＴＨを正側にシフトさせた結果である。
　図１にその構造を示した縦型ＭＯＳＦＥＴの静特性から、ＶＴＨとオン抵抗ＲＯＮを評価した。図２５は、縦型ＭＯＳＦＥＴのＩＤ－ＶＧＳ特性（＠ＶＤＳ＝１０Ｖ、室温）を示している。図２５から、ウェル領域３のアクセプター濃度を高めることによってＶＴＨが高くなり、ゲート電極にＰｙｒｏｌｙｔｉｃ－Ｃを用いることによってもＶＴＨが高くなることが分かる。これは、上記で述べた横型ＭＯＳＦＥＴ特性のプロセス条件依存性が、縦型ＭＯＳＦＥＴにも直接反映した結果である。
　図２６はゲート電極にＰｙｒｏｌｙｔｉｃ－Ｃを用いた縦型ＭＯＳＦＥＴのＩＤ－ＶＤＳ特性の一例を示している。図２６では、良好な特性カーブが得られている。ＩＤ－ＶＤＳ特性から各縦型ＭＯＳＦＥＴのＲＯＮを算出し、ＶＴＨとＲＯＮの関係を図２７および図２８にまとめた。図２７は室温における特性を示し、図２８は１７５℃における特性を示している。得られた結果は図２２を反映しており、ゲート電極にＰｙｒｏｌｙｔｉｃ－Ｃを用いることにより、同等のＲＯＮにおいてＶＴＨが従来よりも０．５から１Ｖ高くなった。この結果は、例えばＶＴＨが約３．５Ｖの場合、ＲＯＮが約１５％低減することに相当する。本手法は、高ＶＴＨが要求されるアプリケーションにおいて有効な技術となる。
　＜Ａ－５．変形例＞
　ＳｉＣ基板１の表面の面方位は（０００１）または（０００－１）に限らず、（１１－２０）であっても良い。また、ＳｉＣ基板１の表面は、これらの面方位に対してオフ角を有していてもよい。
　選択的なイオン注入をする際に用いられるマスクは、レジストマスクに限らず、酸化膜からなるマスクであっても良い。
　図１および図２に示すＭＯＳＦＥＴ１０１Ａ，１０１Ｂは、プレーナチャネル型のＭＯＳＦＥＴである。しかし、本実施の形態は、Ｕ溝形のゲート構造を持つＵＭＯＳＦＥＴ、またはＶ溝形のゲート構造を有するＶＭＯＳＦＥＴにも適用可能である。また、ＭＯＳＦＥＴに限らずＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｉｔｏｒ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）にも本実施の形態は適用可能である。ＩＧＢＴの場合、ＳｉＣ基板１の導電型はｎ型に代えてｐ型となる。
　上記の実施の形態では、第１の導電型がｎ型であり、第２の導電型がｐ型である場合について説明された。しかしながら、これらの導電型は互いに入れ替えられてもよく、この場合、ドナーおよびアクセプターも入れ替えられる。
　導電型不純物を添加するための複数のイオン注入工程の順番は、入れ替えが可能である。これによって、たとえば、ｎチャネルＭＯＳＦＥＴに代わりｐチャネルＭＯＳＦＥＴが得られる。
　従来のＳｉＣ層を用いたｐチャネルＭＯＳＦＥＴは、その低いチャネル移動度に加えて、負側に大き過ぎるＶＴＨを示し、すなわちＭＯＳＦＥＴをオンさせるために負側に非常に高いゲート電圧を必要とする。本実施の形態のＳｉＣ半導体装置では、パイロリティックカーボンをｐチャネルＭＯＳＦＥＴのゲート電極に適用することにより、ＶＴＨを正側にシフトさせ、ｐチャネルをオンさせやすくなる。
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
　したがって、例示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合が含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　＜Ｂ．実施の形態２＞
　本実施の形態は、上述した実施の形態１のＳｉＣ半導体装置を電力変換装置に適用したものである。本実施の形態は特定の電力変換装置に限定されるものではないが、以下、三相のインバータに本発明を適用した場合について説明する。
　図２９は、実施の形態１のＳｉＣ半導体装置を適用した電力変換装置を含む電力変換システムの構成を示すブロック図である。図２９に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００を備えて構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池または蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することもできる。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成してもよい。
　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図２９に示すように、主変換回路２０１、駆動回路２０２および制御回路２０３を備えている。主変換回路２０１は、直流電力を交流電力に変換して出力する。駆動回路２０２は、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する。制御回路２０３は、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する。
　駆動回路２０２は、ノーマリオフ型の各スイッチング素子を、ゲート電極の電圧とソース電極の電圧とを同電位にすることによってオフ制御している。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーターまたは空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１の炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、駆動回路２０２は、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、制御回路２０３は、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、制御回路２０３は、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、制御回路２０３は、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１の炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
　本実施の形態では、実施の形態１のＳｉＣ半導体装置を２レベルの三相インバータに適用する例を説明した。しかし、実施の形態１のＳｉＣ半導体装置は、これに限らず種々の電力変換装置に適用することができる。また、２レベルの電力変換装置に代えて３レベル、または他のマルチレベルの電力変換装置であっても構わない。また、単相負荷に電力を供給する目的で、実施の形態１のＳｉＣ半導体装置を単相のインバータに適用しても良い。また、直流負荷等に電力を供給する目的で、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに実施の形態１のＳｉＣ半導体装置を適用することも可能である。
　また、実施の形態１のＳｉＣ半導体装置を適用した電力変換装置の負荷は電動機に限らない。例えば、電力変換装置を、放電加工機、レーザー加工機、誘導加熱調理器または非接触器給電システムの電源装置、もしくは太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１　ＳｉＣ基板、２　ドリフト層、３　ウェル領域、４　ソース領域、５　コンタクト領域、６　ゲート絶縁膜、７　ゲート電極、８　層間絶縁膜、９　ソース電極、１０　ドレイン電極、３０　ＳｉＣ層、７１　第１層、７２　第２層、１００　電源、２００　電力変換装置、２０１　主変換回路、２０２　駆動回路、２０３　制御回路、３００　負荷、ＪＲ　ＪＦＥＴ領域。

Claims (16)

  1. 　炭化珪素基板と、
    　前記炭化珪素基板上に設けられた第１導電型のドリフト層と、
    　前記ドリフト層の表層に選択的に設けられた第２導電型の複数のウェル領域と、
    　複数の前記ウェル領域の表層に形成された第１導電型のソース領域と、
    　前記複数のウェル領域に挟まれた前記ドリフト層の部分であって、前記ドリフト層の上面を含む領域であるＪＦＥＴ領域を覆う絶縁膜と、
    　前記絶縁膜を介して前記ＪＦＥＴ領域上に設けられたゲート電極と、を備え、
    　前記ゲート電極は前記絶縁膜に接するパイロリティックカーボン層を含む、
    炭化珪素半導体装置。
  2. 　前記第１導電型はｎ型である、
    請求項１に記載の炭化珪素半導体装置。
  3. 　前記パイロリティックカーボン層は、ラマン評価スペクトルにおいてラマンシフト１４８０ｃｍ－１から１６８０ｃｍ－１の間にピークを示すＧバンドと、ラマンシフト１２５０ｃｍ－１から１４５０ｃｍ－１の間にピークを示すＤバンドと、を有し、
    　前記Ｄバンドのピーク値は前記Ｇバンドのピーク値の０．５倍以上である、
    請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記Ｄバンドのピーク値は前記Ｇバンドのピーク値より大きい、
    請求項３に記載の炭化珪素半導体装置。
  5. 　前記Ｄバンドのピーク値は、ラマン評価スペクトルのラマンシフト１２５０ｃｍ－１から１６８０ｃｍ－１の間で最大値を示す、
    請求項４に記載の炭化珪素半導体装置。
  6. 　前記パイロリティックカーボン層の抵抗率は、１μΩｍ以上かつ１００μΩｍ以下である、
    請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記パイロリティックカーボン層の膜厚は、８０ｎｍ以上かつ２０００ｎｍ以下である、
    請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記パイロリティックカーボン層の膜厚は、１００ｎｍ以上かつ１０００ｎｍ以下である、
    請求項７に記載の炭化珪素半導体装置。
  9. 　前記パイロリティックカーボン層の炭素質量割合は、９５％以上１００％以下である、
    請求項１から請求項８のいずれか１項に記載の炭化珪素半導体装置。
  10. 　前記ゲート電極は、前記絶縁膜に接する第１層と、前記第１層の上に堆積された第２層からなり、
    　前記第１層は前記パイロリティックカーボン層により構成され、
    　前記第２層は前記第１層とは異なる元素成分比を持つ膜から構成される、
    請求項１から請求項９のいずれか１項に記載の炭化珪素半導体装置。
  11. 　前記第２層は、珪素、ニッケル、チタン、モリブデン、タングステン、タンタル、および白金のいずれかから構成される、
    請求項１０に記載の炭化珪素半導体装置。
  12. 　請求項１から請求項１１のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    　前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
    　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備える、
    電力変換装置。
  13. 　請求項１から請求項１１のいずれか１項に記載の炭化珪素半導体装置の製造方法であって、
    　アセチレン、メタン、およびプロパンのいずれかの炭化水素ガス、もしくはエチルアルコールまたはメチルアルコールの低級アルコールを用いて、熱分解ＣＶＤ法により前記パイロリティックカーボン層を前記絶縁膜上に堆積する、
    炭化珪素半導体装置の製造方法。
  14. 　前記熱分解ＣＶＤ法による前記パイロリティックカーボン層の堆積は、８００℃以上１１００℃以下で実施される、
    請求項１３に記載の炭化珪素半導体装置の製造方法。
  15. 　前記パイロリティックカーボン層を堆積した後、アルゴンまたは窒素の不活性ガス雰囲気中で、１２００℃以上かつ１６００℃以下の範囲でアニールを実施する、
    請求項１３または請求項１４に記載の炭化珪素半導体装置の製造方法。
  16. 　前記パイロリティックカーボン層の上に、珪素、ニッケル、チタン、モリブデン、タングステン、タンタルおよび白金のいずれかを堆積する、
    請求項１３から請求項１５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
PCT/JP2019/044263 2019-11-12 2019-11-12 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 WO2021095113A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2019/044263 WO2021095113A1 (ja) 2019-11-12 2019-11-12 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP2021520451A JPWO2021095113A1 (ja) 2019-11-12 2019-11-12 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/044263 WO2021095113A1 (ja) 2019-11-12 2019-11-12 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
WO2021095113A1 true WO2021095113A1 (ja) 2021-05-20

Family

ID=75911923

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/044263 WO2021095113A1 (ja) 2019-11-12 2019-11-12 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
JP (1) JPWO2021095113A1 (ja)
WO (1) WO2021095113A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347680A (ja) * 2004-06-07 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2006210818A (ja) * 2005-01-31 2006-08-10 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2008300843A (ja) * 2007-05-30 2008-12-11 Qimonda Ag トランジスタ、集積回路および集積回路形成方法
JP2012124536A (ja) * 2012-03-23 2012-06-28 Sumitomo Electric Ind Ltd 酸化膜電界効果トランジスタおよびその製造方法
JP2015032678A (ja) * 2013-08-02 2015-02-16 三菱電機株式会社 炭化珪素半導体装置の製造方法、炭化珪素半導体装置の製造工程の管理方法
WO2017169086A1 (ja) * 2016-03-30 2017-10-05 三菱電機株式会社 半導体装置およびその製造方法、電力変換装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219114A (ja) * 2009-03-13 2010-09-30 Tokyo Institute Of Technology 炭素電極及び炭素電極の製造方法、有機トランジスタ及び有機トランジスタの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347680A (ja) * 2004-06-07 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2006210818A (ja) * 2005-01-31 2006-08-10 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2008300843A (ja) * 2007-05-30 2008-12-11 Qimonda Ag トランジスタ、集積回路および集積回路形成方法
JP2012124536A (ja) * 2012-03-23 2012-06-28 Sumitomo Electric Ind Ltd 酸化膜電界効果トランジスタおよびその製造方法
JP2015032678A (ja) * 2013-08-02 2015-02-16 三菱電機株式会社 炭化珪素半導体装置の製造方法、炭化珪素半導体装置の製造工程の管理方法
WO2017169086A1 (ja) * 2016-03-30 2017-10-05 三菱電機株式会社 半導体装置およびその製造方法、電力変換装置

Also Published As

Publication number Publication date
JPWO2021095113A1 (ja) 2021-11-25

Similar Documents

Publication Publication Date Title
US8592267B2 (en) Semiconductor device and manufacturing method of the same
JP7042898B2 (ja) 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
CN107112362B (zh) 半导体装置及其制造方法、电力变换装置、三相电动机系统、汽车和铁路车辆
JP7138770B2 (ja) 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP6443531B2 (ja) 炭化珪素半導体装置
WO2020084736A1 (ja) 半導体装置、電力変換装置及び半導体装置の製造方法
JP2020109792A (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2007207935A (ja) 炭化珪素半導体素子の製造方法
JP6991370B2 (ja) 半導体装置及び電力変換装置
WO2023127023A1 (ja) 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP7047981B1 (ja) 炭化珪素半導体装置および電力変換装置
CN104810397A (zh) 一种超级结碳化硅mosfet器件及其制作方法
WO2021095113A1 (ja) 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
CN111640649A (zh) SiC外延晶片、半导体装置、电力转换装置
WO2017042963A1 (ja) 半導体装置およびその製造方法、パワーモジュール、電力変換装置並びに鉄道車両
WO2019003589A1 (ja) 半導体装置およびその製造方法
WO2021161436A1 (ja) 炭化珪素半導体装置および電力変換装置の製造方法
WO2022064613A1 (ja) 炭化珪素半導体装置および電力変換装置
WO2021038787A1 (ja) 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JPWO2018135146A1 (ja) 半導体装置および半導体装置の製造方法
JP2013232557A (ja) 炭化珪素半導体素子の製造方法
WO2022264212A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置を用いた電力変換装置
WO2022190269A1 (ja) 炭化珪素半導体装置とその製造方法、および、電力変換装置
JP7072148B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2021086896A (ja) 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2021520451

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19952145

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19952145

Country of ref document: EP

Kind code of ref document: A1