WO2022064613A1 - 炭化珪素半導体装置および電力変換装置 - Google Patents

炭化珪素半導体装置および電力変換装置 Download PDF

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洸太朗 川原
史郎 日野
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三菱電機株式会社
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Definitions

  • the present disclosure relates to a silicon carbide semiconductor device and a power conversion device composed of silicon carbide.
  • a forward current that is, a bipolar current
  • a stacking defect occurs in the crystal and the forward voltage shifts. ing. This is because the recombination energy when the minority carriers injected through the PN diode recombine with the majority carriers expands the stacking defects, which are surface defects, starting from the basal plane dislocations existing in the silicon carbide substrate. It is believed that. Since this stacking defect impedes the flow of current, the expansion of the stacking defect reduces the current and increases the forward voltage, which causes a decrease in the reliability of the semiconductor device.
  • Such an increase in the forward voltage also occurs in a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor) using silicon carbide.
  • the vertical MOSFET includes a parasitic PN diode (body diode) between the source and drain, and when a forward current flows through this body diode, the vertical MOSFET also causes the same reliability deterioration as the PN diode.
  • a body diode of a SiC- MOSFET is used as a freewheeling diode of a MOSFET, this deterioration of MOSFET characteristics may occur.
  • a Schottky barrier diode which is a unipolar diode is used in a semiconductor device which is a unipolar transistor such as a MOSFET.
  • a Schottky Barrier Diode As a method for solving the reliability problem due to the forward current energization of the parasitic PN diode as described above, a Schottky barrier diode (SBD:) which is a unipolar diode is used in a semiconductor device which is a unipolar transistor such as a MOSFET.
  • a Schottky Barrier Diode As a method for solving the reliability problem due to the forward current energization of the parasitic PN diode as described above, a Schottky barrier diode (SBD:) which is a unipolar diode is used in a semiconductor device which is a unipolar transistor such as a MOSFET.
  • a MOSFET having a built-in SBD and a built-in current sense function has been known
  • the sense pad In a semiconductor device having a current sense function, the sense pad has to have a large area to some extent due to the connection with the outside, but the entire lower part of the current sense pad is in the active current sense region where the sense current flows. Then, the invalid sense current becomes large and the loss increases. Therefore, a dummy sense region may be provided in the lower part of the current sense pad in addition to the active current sense region.
  • the silicon carbide semiconductor device and the power conversion device according to the present disclosure have a dummy sense region formed between the active region and the active sense region, and are on the first conductive type silicon carbide semiconductor substrate and the semiconductor substrate.
  • a first conductive type drift layer formed in the above, a plurality of second conductive type first well regions provided in the drift layer of the active region, and each formed adjacent to the first well region.
  • a second ohmic electrode provided on the second well region is provided in contact with the third separation region, is connected to the third separation region by a shot, and is electrically connected to the second ohmic electrode.
  • the connected gate pad is formed on the surface layer of the drift layer in the dummy sense region between the first well region and the second well region so as to be separated from the first well region and the second well region. It is provided with a second conductive type third well region in which neither the source electrode nor the sense pad is ohmically connected.
  • an ammeter capable of measuring a minute current is connected to the sense pad to prevent the occurrence of energization deterioration of the silicon carbide semiconductor device, and carbonization capable of measuring the sense current with high accuracy.
  • a silicon semiconductor device and a power conversion device can be provided.
  • the vertical direction refers to the normal direction of the semiconductor substrate of the silicon carbide semiconductor device
  • the horizontal direction refers to the surface direction of the semiconductor substrate.
  • the front side is the side on which the drift layer of the semiconductor substrate is formed, and the side opposite to the back side.
  • FIG. 1 is a schematic view of one chip of a silicon carbide MOSFET (SiC-PWM), which is a silicon carbide semiconductor device according to the first embodiment, as viewed from above.
  • SiC-PWM silicon carbide MOSFET
  • a source electrode 81 source pad
  • a gate pad 82 formed by being insulated from the source electrode 81, and similarly insulated from the source electrode 81.
  • the sense pad 83 is provided.
  • the lower part of the source electrode 81 substantially corresponds to the active region 101, and a MOSFET having an SBD is arranged in the active region 101.
  • FIG. 2 is an enlarged plan view of the vicinity of the sense pad 83 of FIG.
  • An active region 101 in which a MOSFET having a built-in SBD is arranged is formed in the lower part of the source electrode 81 around the sense pad 83, and an activity in which a MOSFET having a built-in SBD is arranged in a part of the lower part of the sense pad 83.
  • the sense region 102 is formed.
  • a dummy sense region 103 is formed in a region where the active sense region 102 is not formed in the lower part of the sense pad 83.
  • FIG. 3 is a cross-sectional view of a region corresponding to a region from the active region 101 shown in FIG. 2 to the active sense region 102 with the dummy sense region 103 interposed therebetween.
  • it is composed of n-type silicon carbide optically grown on the surface which is the first main surface of the semiconductor substrate 10 having a 4H polytype and being composed of n-type and low resistance silicon carbide.
  • the drift layer 20 is formed.
  • the plane orientation of the first main surface of the semiconductor substrate 10 is a plane inclined by 4 ° with respect to the c-axis in the (0001) plane.
  • a region composed of p-type silicon carbide is formed on the surface layer of the drift layer 20, and a plurality of well regions 30 are formed in the active region 101, and a plurality of sense well regions 31 are formed in the active sense region 102. However, in the dummy sense region 103, the dummy sense well region 32 is formed respectively.
  • an n-type first separation region 21 which is a part of the drift layer 20 is formed in the central portion of each of the plurality of well regions 30 in a plan view, and the inner third of the well regions 30 is formed. From the separated region 21 to the outside, a p-type well contact region 35 having a high impurity concentration and an n-type source region 40 having an n-type impurity concentration higher than that of the drift layer 20 are formed. At least a part of the first separation region 21 is adjacent to the well region 30.
  • the well region 30 is a first well region.
  • An n-type second separation region (JFET region) 22 that is a part of the drift layer 20 is formed between the well regions 30 of the active region 101.
  • a low-resistance polycrystalline silicon gate electrode 60 is formed on the second separated region 22 via a silicon oxide gate insulating film 50.
  • the ohmic electrode 70 is formed on the source region 40 and the well contact region 35, and the source electrode 81 is formed on the ohmic electrode 70 and the first separation region 21.
  • the first separation region 21 and the source electrode 81 are shotchi-bonded, and the source region 40 and the source electrode 81, and the well contact region 35 and the source electrode 81 are ohmic-connected, respectively.
  • the ohmic electrode 70 is a first ohmic electrode.
  • an n-type third separated region 23 which is a part of the drift layer 20, is formed in the central portion of each of the plurality of sensewell regions 31, and is inside the sensewell region 31. From the third separation region 23 to the outside, a p-type sense contact region 36 having a high impurity concentration and an n-type sense source region 41 having an n-type impurity concentration higher than that of the drift layer 20 are formed. At least a part of the third separation region 23 is adjacent to the sensewell region 31.
  • the sense well region 31 is a second well region.
  • a low-resistance polycrystalline silicon gate electrode 60 is formed on the fourth separated region 24 via a silicon oxide gate insulating film 50.
  • the sense ohmic electrode 71 is formed on the sense source region 41 and the sense contact region 36, and the sense pad 83 is formed on the sense ohmic electrode 71 and the third separated region 23.
  • the third separation region 23 and the sense pad 83 are shotki-bonded, and the sense source region 41 and the sense pad 83, and the sense contact region 36 and the sense pad 83 are ohmic connected, respectively.
  • the sense ohmic electrode 71 is a second ohmic electrode.
  • an SBD built-in MOSFET of a unit cell having the same size and the same structure as the active region 101 is formed.
  • the dummy sense well region 32 is formed so as not to be ohmicly connected to either the source electrode 81 or the sense pad 83.
  • a field insulating film 51 made of a gate insulating film 50 and silicon oxide having a film thickness larger than that of the gate insulating film 50 is formed on the upper portion of the dummy sense well region 32.
  • the sense pad 83 is formed on the dummy sense well region 32, but the dummy sense well region 32 and the sense pad 83 are shotki-connected and not ohmic-connected.
  • an n-type fifth separated region 25, which is a part of the drift layer 20, is formed between the well region 30 and the dummy sense well region 32.
  • An n-type fifth separated region 25, which is a part of the drift layer 20, is also formed between the sensewell region 31 and the dummy sensewell region 32.
  • the dummy sense well region 32 is a third well region.
  • an interlayer insulating film 55 made of silicon oxide is formed on the gate insulating film 50, the gate electrode 60 or the field insulating film 51.
  • the gate electrode 60 in the active region 101 and the gate electrode 60 in the active sense region are connected to each other, and these are provided on the gate pad 82 shown in FIG. 1 and the interlayer insulating film 55. It is electrically connected via a gate contact hole (not shown).
  • the source electrode 81 is in contact with the ohmic electrode 70 and the first separation region 21 through the first contact hole 90.
  • the sense pad 83 is in contact with the sense ohmic electrode 71 and the third separation region 23 through the second contact hole 91.
  • the sense pad 83 is in contact with the dummy sense well region 32 through the third contact hole 92.
  • the source electrode 81, the sense pad 83, and the gate pad 82 are made of the same electrode material such as Al.
  • a drain electrode 84 is formed on the back surface side of the semiconductor substrate 10.
  • a chemical vapor deposition method is performed on a semiconductor substrate 10 made of n-type low-resistance silicon carbide having a (0001) plane having an off-angle plane orientation of the first main plane and having a polytype of 4H.
  • CVD method Chemical Vapor Deposition: CVD method
  • an injection mask is formed in a predetermined region on the surface of the drift layer 20 by a photoresist or the like, and Al (aluminum), which is a p-type impurity, is ion-implanted.
  • Al aluminum
  • the depth of ion implantation of Al is set to about 0.5 ⁇ m or more and 3 ⁇ m or less, which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of the ion-implanted Al is in the range of 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 19 cm -3 or less, which is higher than the impurity concentration of the drift layer 20. Then remove the injection mask.
  • the regions into which Al ions have been implanted by this step are the well region 30, the sense well region 31, and the dummy sense well region 32.
  • the well contact region 35 and the sense contact region 36 are formed by ion-implanting Al into a predetermined region at an impurity concentration higher than that of the well region 30.
  • an injection mask is formed by a photoresist or the like so that predetermined locations inside the well region 30 and the sense well region 31 are opened, and N (nitrogen), which is an n-type impurity, is ion-implanted.
  • N nitrogen
  • the ion implantation depth of N is shallower than the thickness of the well region 30.
  • the impurity concentration of the ion-implanted N is in the range of 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm -3 or less, and exceeds the p-type impurity concentration in the well region 30.
  • the regions showing n type are the source region 40 and the sense source region 41.
  • the heat treatment apparatus performs annealing at a temperature of 1300 to 1900 ° C. for 30 seconds to 1 hour in an atmosphere of an inert gas such as argon (Ar) gas.
  • This annealing electrically activates the ion-implanted N and Al.
  • the film thickness is 0.5 ⁇ m or more on the semiconductor layer in a region other than the region substantially corresponding to the region in which the well region 30 and the sense well region 31 are formed.
  • a field insulating film 51 made of silicon oxide of 2 ⁇ m or less is formed. The field insulating film 51 is also formed on the dummy sense well region 32.
  • the silicon carbide surface that is not covered by the field insulating film 51 is thermally oxidized to form a silicon oxide film that is a gate insulating film 50 having a desired thickness.
  • a polycrystalline silicon film having conductivity is formed on the gate insulating film 50 and the field insulating film 51 by a reduced pressure CVD method, and the gate electrode 60 is formed by patterning the polycrystalline silicon film.
  • the interlayer insulating film 55 made of silicon oxide is formed by the reduced pressure CVD method.
  • the first contact hole 90 that penetrates the interlayer insulating film 55 and the gate insulating film 50 and reaches the well contact region 35 and the source region 40 in the active region 101, and the dummy sense well region 32 in the dummy sense region 103.
  • a third contact hole 92 to reach and a second contact hole 91 to reach the sense contact region 36 and the sense source region 41 of the active sense region 102 are formed.
  • a metal film containing Ni as a main component is formed on the back surface (second main surface) of the semiconductor substrate 10 and heat-treated to form a back surface ohmic electrode (not shown) on the back surface of the semiconductor substrate 10.
  • the interlayer insulating film 55 at a position that becomes a gate contact hole (not shown) on the gate electrode 60 in or near the region where the gate pad 82 is formed is removed.
  • a metal film to be shotki-connected to the drift layer 20 is deposited by a sputtering method or the like, and the first separation region 21 in the first contact hole 90 and the ohmic electrode 70 are subjected to patterning by a photoresist or the like.
  • the source electrode 81 is formed on the interlayer insulating film 55.
  • the source electrode 81 does not have to be composed of one kind of metal, and may be one in which two or more kinds of metals such as a laminated film such as Al and Ti are laminated. Further, the electrode of another material may be applied only to the portion where the shotki connection is made with the n-type region such as the first separation region 21 and the third separation region 23.
  • the gate pad 82 electrically separated from the source electrode 81 is formed on the gate electrode 60 in the gate contact hole, and the sense pad 83 electrically separated from the source electrode 81 is formed. It is formed on the third separation region 23 in the second contact hole 91 and the sense ohmic electrode 71.
  • the drain electrode 84 which is a metal film, is formed on the surface of the back surface ohmic electrode (not shown) formed on the back surface of the substrate, the silicon carbide semiconductor device of the present embodiment shown in FIGS. 1 to 3 is completed. do.
  • FIG. 4 is an electric circuit diagram of the structure of the silicon carbide semiconductor device of the present disclosure and its surroundings.
  • a MOSFET having terminals of the source electrode 81, the drain electrode 84, and the gate pad 82 is arranged, and in the active sense region 102, the terminals of the sense pad 83, the drain electrode 84, and the gate pad 82 are arranged.
  • the MOSFET for the sense to have is arranged.
  • the sense pad 83 is connected to an external ammeter.
  • the MOSFET is turned on / off by varying the voltage of the gate pad 82.
  • the diode connected in antiparallel to the MOSFET is a combination of the body diode of the MOSFET and the built-in SBD.
  • the drain voltage (voltage of the drain electrode 84) becomes lower than the source voltage (voltage of the source electrode 81), and a voltage of several V is generated between the source and drain.
  • an SBD that is turned on at a lower voltage than the body diode composed of the well region 30 and the drift layer 20 is formed between the first separation region 21 and the source electrode 81, so that in principle, the reflux current is generated. It flows through the SBD and no reflux current flows through the well region 30.
  • the sense source voltage (voltage of the sense pad 83) becomes a value closer to the source voltage when compared with the drain voltage.
  • the third separation region 23 An SBD is formed between the and the sense pad 83, and in principle, a reflux current flows through the SBD, and no reflux current flows in the sensewell region 31 during the reflux operation.
  • the SBD is not formed in this structure, but since the dummy sense well region 32 is not ohmicly connected to the source electrode 81 and is connected to the sense pad 83 by shotki, the source is connected even during the reflux operation. No current flows from the electrode 81 or the sense pad 83 to the drain electrode 84 through the dummy sense well region 32. That is, the forward current is suppressed from flowing through the pn junction between the dummy sense well region 32 and the drift layer 20.
  • the invalid current due to the sense current is increased without making the entire lower part of the sense pad for current sense into the active sense region. Further, by not connecting the dummy sense well region in the dummy sense region provided between the active region and the sense region to the source potential or the sense source potential, a forward current is applied to the pn diode during the reflux operation. It is possible to prevent the current from flowing and causing deterioration of energization. Therefore, according to the silicon carbide semiconductor device of the present embodiment, deterioration of energization can be suppressed without increasing the reactive current due to the sense current.
  • the sense current can be measured with high accuracy with a small-capacity ammeter without making the sense current ammeter large-capacity, and in that sense, the reliability of the element can be improved. Can be improved.
  • the SiC-MOS FET which is the silicon carbide semiconductor device of the present embodiment, has a gate electrode on the gate insulating film 50 and the field insulating film 51 on the dummy sense well region 32.
  • the structure on the dummy sense well region 32 may be another structure.
  • FIG. 5 is a cross-sectional view of another embodiment of the silicon carbide semiconductor device of the present embodiment.
  • the gate insulating film 50 is formed on the dummy sense well region 32, and the gate electrode 60 is not formed on the dummy sense well region 32.
  • FIG. 6 is a cross-sectional view of another embodiment of the silicon carbide semiconductor device of the present embodiment.
  • an n-type low resistance layer 42 made of silicon carbide is formed in the upper layer of the dummy sense well region 32.
  • a dummy sense ohmic electrode 72 is formed on the dummy sense well region 32, and the low resistance layer 42 and the sense pad 83 are ohmic connected through the third contact hole 92.
  • the impurity concentration of the n-type low resistance layer 42 may be in the range of 1 ⁇ 10 18 or more and 1 ⁇ 10 21 cm -3 or less, which is the same as the source region 40.
  • the sense pad 83 is ohmic-connected to the n-type low resistance layer 42, and is not ohmic-connected to the p-type dummy sensewell region 32. Further, the presence of the low resistance layer 42 can reduce the voltage generated in the dummy sense well region 32 during the switching operation.
  • FIG. 7 is a cross-sectional view of another embodiment of the silicon carbide semiconductor device of the present embodiment.
  • the upper portion of the dummy sense well region 32 is covered with the gate insulating film 50 or the field insulating film 51, and the dummy sense well region 32 is not connected to the source electrode 80 or the sense pad 83. Therefore, even with this structure, the silicon carbide semiconductor device and the silicon carbide semiconductor device capable of measuring the sense current with high accuracy by connecting an ammeter capable of measuring a minute current to the sense source electrode while preventing the occurrence of energization deterioration of the silicon carbide semiconductor device and the sense source electrode.
  • a power converter can be provided.
  • Embodiment 2 The SiC- MOSFET, which is the silicon carbide semiconductor device of the present embodiment, is different in that the gate-sense source capacitance is formed on the dummy sense well region 32 of the SiC- MOSFET of the first embodiment. Since other points are the same as those in the first embodiment, detailed description thereof will be omitted.
  • FIG. 8 is a cross-sectional view of the SiC- MOSFET of the silicon carbide semiconductor device of the present embodiment.
  • the gate insulating film 50 is formed on the dummy sense well region 32
  • the gate electrode 60 is formed on the gate insulating film 50.
  • the dummy sense well region 32 is shot key connected to the sense pad 83 at some point in the depth direction of the paper surface (not shown).
  • the gate electrode 60 may be formed on the entire region on the dummy sense well region 32 except for the Schottky connection portion, or may be partially on the dummy sense well region 32 as shown in the cross section in FIG. It may be formed in.
  • the SiC- MOSFET of the silicon carbide semiconductor device of the present embodiment since a capacitance can be added between the gate pad 82 and the sense pad 83, the electrostatic withstand capacity can be increased and the reliability of the device can be improved. be able to.
  • a low resistance n-type low resistance layer 42 is formed in the upper layer of the dummy sense well region 32. You may. By arranging the low resistance layer 42 facing the gate electrode 60 with the gate insulating film 50 interposed therebetween, the capacitance between the gate and the sense source can be further increased, and the capacitance fluctuation due to the gate voltage can be further reduced. ..
  • an SBD may be formed in the dummy sense well region 32.
  • the sixth separated region 26, which is a part of the drift layer 20 formed inside the dummy sense well region 32 in a plan view, and the sense pad 83 in the third contact hole 92 are shotki-connected.
  • the n-type low resistance layer 42 formed in the upper layer of the dummy sense well region 32 and the sense pad 83 in the third contact hole 92 are ohmic-connected to be low.
  • the resistance layer 42 and the gate electrode 60 may be opposed to each other via the gate insulating film 50.
  • Embodiment 3 The SiC-MOS FET, which is the silicon carbide semiconductor device of the present embodiment, is different from that of the first and second embodiments in that the MOSFETs in the active region 101 and the active sense region 102 are of the trench type. Since other points are the same as those of the first and second embodiments, detailed description thereof will be omitted.
  • FIG. 13 is a cross-sectional view of the SiC- MOSFET of the silicon carbide semiconductor device of the present embodiment.
  • a first trench 94 that penetrates the p-type well region 30 and the n-type source region 40 formed on the surface layer of the n-type drift layer 20 and reaches the drift layer 20 is formed.
  • a gate electrode 60 is formed in the first trench 94 via a gate insulating film 50.
  • a well contact region 35 is formed in a part of the well region 30, and a source electrode 81 is formed on the ohmic electrode 70 on the well contact region 35 and the source region 40.
  • the n-type first separation region 21 between the well region 30 and the well region 30 is a part of the drift layer 20, and is connected to the source electrode 81 formed on the well region 30 in a shotky manner to form an SBD. ..
  • a second trench 95 that penetrates the p-type sensewell region 31 and the n-type sense source region 41 formed on the surface layer of the n-type drift layer 20 and reaches the drift layer 20 is formed.
  • a gate electrode 60 is formed in the second trench 95 via a gate insulating film 50.
  • An interlayer insulating film 55 is formed on the gate electrode 60.
  • a sense contact region 36 is formed in a part of the sense well region 31, and a sense pad 83 is formed on the sense contact region 36 and the sense ohmic electrode 71 on the sense source region 41. These form a trench MOSFET.
  • the n-type third separation region 23 between the sensewell region 31 and the sensewell region 31 is a part of the drift layer 20, and is connected to the sense pad 83 formed on the drift layer 83 to form an SBD. ing.
  • the p-type dummy sense well region 32 is formed on the surface layer portion of the drift layer 20 in the dummy sense region 103 between the active region 101 and the active sense region 102.
  • An interlayer insulating film 55 is formed on the dummy sense well region 32 so as to cover the entire dummy sense well region 32.
  • the method for manufacturing the SiC- MOSFET which is the silicon carbide semiconductor device of the present embodiment, is the manufacture of the SiC-PWM, which is the silicon carbide semiconductor device of the first embodiment, except that the trench MOSFET is manufactured by a general manufacturing method. Since it is the same as the method, detailed description is omitted.
  • the first trench 94 of the active region 101 and the second trench 95 of the active sense region 102 may be formed at the same time.
  • the SiC- MOSFET which is the silicon carbide semiconductor device of the present embodiment, it is possible to suppress the deterioration of energization without increasing the reactive current due to the sense current.
  • a gate electrode 60 may be provided in the dummy sense well region 32 of the SiC- MOSFET, which is the silicon carbide semiconductor device of the present embodiment, via a gate insulating film. ..
  • An n-type low resistance layer 42 having low resistance is formed in the upper layer of the dummy sense well region 32, and the low resistance layer 42 and the sense pad 83 in the third contact hole 92 are connected to each other via the dummy sense ohmic electrode 72.
  • the low resistance layer 42 and the gate electrode 60 are opposed to each other via the gate insulating film 50.
  • the dummy sense well region 32 is not ohmicly connected to the sense pad 83 as in the first embodiment.
  • the capacitance between the gate and the sense source can be increased, and the reliability of the device can be further improved.
  • the dummy sense well region 32 is divided, a gate insulating film 50 and a gate electrode 60 are provided on each dummy sense well region 32, and the dummy sense well region 32 is provided.
  • An SBD may be provided in which the n-type seventh separation region 27 and the sense pad 83 are connected in a cross section.
  • it may have a cell structure in which the repetition cycle of the active region 101 and the repetition cycle of the dummy sense region 103 are the same.
  • the dummy sense well region 32 is not ohmic connected to either the source electrode 81 or the sense pad 83.
  • FIG. 16 is a cross-sectional view of another embodiment of the SiC- MOSFET, which is the silicon carbide semiconductor device of the present embodiment.
  • the MOSFET trench and the Schottky diode trench are separately formed in the active region 101 and the active sense region 102.
  • the trench for the Schottky diode in the active region 101 is the third trench 96
  • the trench for the Schottky diode in the active sense region 102 is the fourth trench 97.
  • the gate trench (first trench) 94 forming the MOSFET is formed so as to penetrate the well region 30 and the source region 40 and reach the drift layer 20, and is formed in the gate trench (first trench) 94.
  • a gate electrode 60 is formed in the gate electrode 60 via a gate insulating film 50.
  • the Schottky trench (third trench) 96 forming the Schottky diode is formed in the drift layer 20.
  • the gate trench (second trench) 95 forming the MOSFET is formed so as to penetrate the sense well region 31 and the sense source region 41 and reach the drift layer 20, and the gate trench (second trench) is formed.
  • a gate electrode 60 is formed via a gate insulating film 50.
  • the Schottky trench (fourth trench) 97 forming the Schottky diode is formed in the drift layer 20.
  • the dummy sense well region 32 is formed in the upper layer portion of the drift layer 20, and the entire upper portion thereof may be covered with the interlayer insulating film 55, or only a part thereof is covered with the interlayer insulating film 55. It may be covered.
  • the dummy sense well region 32 comes into contact with the source electrode 81 or the sense pad 83, it forms a Schottky bond with them. Since the dummy sense well region 32 is not ohmicly connected to either the source electrode 81 or the sense pad 83, the current from the source electrode 81 or the sense pad 83 to the drain electrode 84 through the dummy sense well region 32 even during the reflux operation. Not flowing. That is, the forward current is suppressed from flowing through the pn junction between the dummy sense well region 32 and the drift layer 20.
  • a gate electrode 60 may be provided on the dummy sense well region 32 via the gate insulating film 50.
  • An n-type low resistance layer 42 having low resistance is formed in the upper layer of the dummy sense well region 32, and the low resistance layer 42 and the sense pad 83 in the third contact hole 92 are ohmic-connected to form a low resistance layer.
  • the 42 and the gate electrode 60 face each other via the gate insulating film 50.
  • the dummy sense well region 32 is not ohmicly connected to the sense pad 83 as in the first embodiment.
  • FIG. 18 is a cross-sectional view of the silicon carbide semiconductor device of the present embodiment.
  • a dummy sense well region 32 is formed at intervals in the dummy sense well region 103, and a shot kit trench (fifth trench) 98 is formed between the dummy sense well regions 32.
  • a sense pad 83 is formed in the shot key trench (fifth trench) 98, and the sense pad 83 is connected to the drift layer 20 in the shot key.
  • a large-area Schottky diode can be formed in the dummy sense well region 32 as well, and the occurrence of energization deterioration in the dummy sense region 103 can be further reduced.
  • FIG. 19 is a cross-sectional view of a silicon carbide semiconductor device according to another embodiment of the present embodiment.
  • a trench (sixth trench) 99 that does not penetrate the dummy sense well region 32 is formed in the dummy sense well region 32, and a gate electrode 60 is formed in the trench via the gate insulating film 50.
  • An n-type low resistance layer 42 is formed in the upper layer of the dummy sense well region 32 and the bottom of the trench (sixth trench) 99, and faces the gate electrode 60 via the gate insulating film 50.
  • the dummy sense well region 32 When the depth of the sixth trench 99 is designed to be equivalent to that of the first to fourth trenches, the dummy sense well region 32 must be formed deeper than the other well regions, but this is before the formation of the sixth trench 99. It may be formed by high-energy ion implantation, or it may be formed by ion implantation in which the trench surface is inclined after the formation of the sixth trench 99.
  • the low resistance layer 42 may be formed as deep as the dummy sense well region 32, or may be formed at the same depth as the other source regions 40. According to the silicon carbide semiconductor device having the structure of FIG. 19, since the capacity between the gate and the sense source applied to the gate electrode 60 can be further increased, the electrostatic capacity can be increased and the reliability of the device can be further improved. Can be done.
  • FIG. 20 is a cross-sectional view of a silicon carbide semiconductor device having another structure according to the present embodiment.
  • the silicon carbide semiconductor device having the structure of FIG. 20 differs from that of FIG. 19 in that a plurality of structures similar to the gate trench (sixth trench) are continuously formed in the dummy sense region 103 without sandwiching the Schottky region. ..
  • the capacitance between the gate and the sense source applied to the gate electrode 60 can be further increased, so that the electrostatic capacity can be increased and the reliability of the device can be further improved. ..
  • the dummy sense well region 32 is mainly connected to the sense pad 83 or pn-junctioned.
  • the dummy sense well region 32 is connected to the source electrode 81 or pn-junctioned. You may let me.
  • the impurities concentration between the active region 101 and the dummy sense region 103 and between the active sense region 102 and the dummy sense region 103 are the same as those of the drift layer 20.
  • the concentration of n-type impurities in the region may be higher than that of the drift layer 20.
  • a source electrode 81 or a sense pad 83 is formed on the drift layer 20 between the active region 101 and the dummy sense region 103 and between the active sense region 102 and the dummy sense region 103, and the drift layer 20 and the drift layer 20 are formed.
  • a drift connection may be made between the source electrode 81 and the electrode of the sense pad 83. Further, for example, as shown in FIG.
  • the upper portion of the drift layer 20 between the active region 101 and the dummy sense region 103 and between the active sense region 102 and the dummy sense region 103 is formed by a film from the gate insulating film 50. It may be covered with an insulating film such as a thick field insulating film 51.
  • the gate insulating film does not necessarily have to be an oxide film such as SiO 2 , and the insulating film other than the oxide film, or the insulating film other than the oxide film and the oxide film It may be a combination of.
  • silicon oxide obtained by thermally oxidizing silicon carbide is used as the gate insulating film 50
  • it may be silicon oxide of the deposited film by the CVD method.
  • specific examples such as the crystal structure, the plane orientation of the main surface, the off-angle, and each injection condition have been described, but the applicable range is not limited to these numerical ranges.
  • the silicon carbide semiconductor device of the so-called vertical MOSFET has been described, but it can also be applied to a MOSFET having a super junction structure.
  • Embodiment 4 the silicon carbide semiconductor device according to the above-described first to third embodiments is applied to a power conversion device.
  • the present disclosure is not limited to a specific power conversion device, the case where the present disclosure is applied to a three-phase inverter will be described below as the fourth embodiment.
  • FIG. 21 is a block diagram showing a configuration of a power conversion system to which the power conversion device according to the present embodiment is applied.
  • the power conversion system shown in FIG. 21 includes a power supply 150, a power conversion device 200, and a load 300.
  • the power supply 150 is a DC power supply and supplies DC power to the power conversion device 200.
  • the power supply 100 can be configured with various things, for example, it can be configured with a DC system, a solar cell, a storage battery, or it can be configured with a rectifier circuit or an AC / DC converter connected to an AC system. May be good.
  • the power supply 150 may be configured by a DC / DC converter that converts the DC power output from the DC system into a predetermined power.
  • the power conversion device 200 is a three-phase inverter connected between the power supply 150 and the load 300, converts the DC power supplied from the power supply 150 into AC power, and supplies AC power to the load 300.
  • the power conversion device 200 includes a main conversion circuit 201 that converts DC power into AC power and outputs it, and a drive circuit 202 that outputs a drive signal that drives each switching element of the main conversion circuit 201.
  • a control circuit 203 that outputs a control signal for controlling the drive circuit 202 to the drive circuit 202 is provided.
  • the drive circuit 202 off-controls each normally-off type switching element by making the voltage of the gate electrode and the voltage of the source electrode the same potential.
  • the load 300 is a three-phase electric motor driven by AC power supplied from the power conversion device 200.
  • the load 300 is not limited to a specific application, and is an electric motor mounted on various electric devices.
  • the load 300 is used as an electric motor for a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an air conditioner.
  • the main conversion circuit 201 includes a switching element and a freewheeling diode (not shown), and by switching the switching element, the DC power supplied from the power supply 150 is converted into AC power and supplied to the load 300.
  • the main conversion circuit 201 is a two-level three-phase full bridge circuit, and has six switching elements and each switching element. It can consist of six anti-parallel freewheeling diodes.
  • the silicon carbide semiconductor device according to any one of the above-described embodiments 1 to 6 is applied to each switching element of the main conversion circuit 201.
  • the six switching elements are connected in series for each of the two switching elements to form an upper and lower arm, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit. Then, the output terminals of each upper and lower arm, that is, the three output terminals of the main conversion circuit 201 are connected to the load 300.
  • the drive circuit 202 generates a drive signal for driving the switching element of the main conversion circuit 201 and supplies it to the control electrode of the switching element of the main conversion circuit 201. Specifically, according to the control signal from the control circuit 203 described later, a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrode of each switching element.
  • the drive signal is a voltage signal (on signal) equal to or higher than the threshold voltage of the switching element
  • the drive signal is a voltage equal to or lower than the threshold voltage of the switching element. It becomes a signal (off signal).
  • the control circuit 203 controls the switching element of the main conversion circuit 201 so that the desired power is supplied to the load 300. Specifically, the time (on time) in which each switching element of the main conversion circuit 201 should be in the on state is calculated based on the electric power to be supplied to the load 300. For example, the main conversion circuit 201 can be controlled by PWM control that modulates the on-time of the switching element according to the voltage to be output. Then, a control command (control signal) is output to the drive circuit 202 so that an on signal is output to the switching element that should be turned on at each time point and an off signal is output to the switching element that should be turned off.
  • the drive circuit 202 outputs an on signal or an off signal as a drive signal to the control electrode of each switching element according to this control signal.
  • the silicon carbide semiconductor device according to the first to third embodiments is applied as the switching element of the main conversion circuit 201, so that the power consumption is low and the reliability of high-speed switching is improved. A conversion device can be realized.
  • the present disclosure is not limited to this, and can be applied to various power conversion devices.
  • a two-level power conversion device is used, but a three-level or multi-level power conversion device may be used, and when power is supplied to a single-phase load, the present disclosure is disclosed to a single-phase inverter. You may apply it.
  • the present disclosure can be applied to a DC / DC converter or an AC / DC converter.
  • the power conversion device to which the present disclosure is applied is not limited to the case where the above-mentioned load is an electric motor, and is, for example, a power source for a discharge machine, a laser machine, an induction heating cooker, or a non-contact power supply system. It can be used as a device, and can also be used as a power conditioner for a photovoltaic power generation system, a power storage system, or the like.

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Abstract

本発明の炭化珪素半導体装置は、活性領域（１０１）と活性センス領域（１０２）との間に形成されたダミーセンス領域（１０３）を有し、第１導電型のドリフト層を備え、活性領域（１０１）には、ソース電極と接続された第２導電型の第１ウェル領域（３０）を含むＳＢＤ内蔵ＭＯＳＦＥＴが形成され、活性センス領域（１０２）には、センスパッド（８３）と接続された第２導電型の第２ウェル領域（３１）を含むＳＢＤ内蔵ＭＯＳＦＥＴが形成され、ダミーセンス領域（１０３）には、ソース電極（８１）とセンスパッド（８３）とのいずれともオーミック接続されない、第２導電型の第３ウェル領域（３２）がｎ型のドリフト層（２０）の上層部に形成される。活性領域（１０１）のＳＢＤ内蔵ＭＯＳＦＥＴと活性センス領域（１０２）のＳＢＤ内蔵ＭＯＳＦＥＴとのゲート電極（５０）はゲートパッド（８２）に接続される。

Description

炭化珪素半導体装置および電力変換装置
　本開示は、炭化珪素で構成される炭化珪素半導体装置および電力変換装置に関するものである。
　炭化珪素（ＳｉＣ）を用いて構成されるＰＮダイオードに関して、順方向電流すなわちバイポーラ電流を流し続けると、結晶中に積層欠陥が発生して順方向電圧がシフトするという信頼性上の問題が知られている。これは、ＰＮダイオードを通して注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーにより、炭化珪素基板に存在する基底面転位などを起点として、面欠陥である積層欠陥が拡張するためだと考えられている。この積層欠陥は、電流の流れを阻害するため、積層欠陥の拡張により電流が減少し順方向電圧を増加させ、半導体装置の信頼性の低下を引き起こす。
　このような順方向電圧の増加は、炭化珪素を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）においても同様に発生する。縦型ＭＯＳＦＥＴは、ソース・ドレイン間に寄生ＰＮダイオード（ボディダイオード）を備えており、順方向電流がこのボディダイオードに流れると、縦型ＭＯＳＦＥＴにおいてもＰＮダイオードと同様の信頼性低下を引き起こす。ＳｉＣ－ＭＯＳＦＥＴのボディダイオードをＭＯＳＦＥＴの還流ダイオードとして用いる場合には、このＭＯＳＦＥＴ特性の低下が発生する場合がある。
　上記のような寄生ＰＮダイオードへの順方向電流通電による信頼性上の問題を解決する方法として、ＭＯＳＦＥＴ等のユニポーラ型のトランジスタである半導体装置に、ユニポーラ型のダイオードであるショットキバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）を還流ダイオードとして内蔵させて使用する方法があり、ＳＢＤを内蔵させたＭＯＳＦＥＴに、電流センス機能を内蔵させたものが知られていた（例えば特許文献１）。
国内公開公報ＷＯ２０１４／１６２９６９ ｐ１９～ｐ２１
　電流センス機能を持つ半導体装置において、センスパッドは、外部との接続のために電流センスパッドがある程度大きな面積にならざるを得ないが、電流センスパッド下部を全てセンス電流が流れる活性電流センス領域にすると、無効なセンス電流が大きくなり損失が増加する。そこで、電流センスパッド下部には、活性電流センス領域と別に、ダミーセンス領域を設けることがある。
　特許文献１のように、ＳＢＤを内蔵させたＭＯＳＦＥＴのダミーセンス領域のｐ型ウェル領域を電流センスパッドに接続すると、還流動作時には、センスパッドに接続された電流計に大きな還流電流が流れ、センス動作時には、微小電流が電流計を流れることになる。センス電流を高精度で検出するためには、電流計の電流容量を小さくしたいが、ダミーセンス領域からの大きな還流電流が電流計に流れることを考えると、電流計の破壊を防ぐために電流計の電流容量を大きくしておく必要があり、センス電流の高精度化と還流電流耐性を両立させることが難しかった。また、ＳＢＤを内蔵させたＭＯＳＦＥＴのダミーセンス領域のドリフト層の導電型と反対の導電型のウェル領域を主電流が流れるソースパッドに接続することで還流動作時も電流計に大電流が流れないようにすることも考えられるが、センスパッドの面積を保ったままこれを行うには電流センス領域を余計に広くとる必要があり、ＭＯＳＦＥＴの活性領域を狭めてしまう。 さらに、ダミーセンス領域のウェル領域とソースパッドを接続した場合、還流動作時にダミーセンス領域のｐ型ウェル領域とｎ型のドリフト層との間にできるｐｎダイオードに順方向電流が流れ、通電劣化が発生する場合があった。
　本開示にかかる炭化珪素半導体装置および電力変換装置は、活性領域と活性センス領域との間に形成されたダミーセンス領域を有し、第１導電型の炭化珪素の半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記活性領域の前記ドリフト層に複数設けられた第２導電型の第１ウェル領域と、それぞれの前記第１ウェル領域に隣接して形成された複数の第１導電型の第１離間領域と、前記第１ウェル領域上に設けられた第１オーミック電極と、前記第１ウェル領域の表層部に形成された第１導電型のソース領域と、前記第１離間領域に接して設けられ、前記第１離間領域とショットキ接続し、また、前記第１オーミック電極に電気的に接続されたソース電極と、前記第１ウェル領域と離間して前記活性センス領域の前記ドリフト層の表層に設けられた第２導電型の第２ウェル領域と、それぞれの前記第２ウェル領域に隣接して形成された複数の第１導電型の第３離間領域と、前記第２ウェル領域上に設けられた第２オーミック電極と、前記第３離間領域に接して設けられ、前記第３離間領域とショットキ接続し、また、前記第２オーミック電極に電気的に接続され、前記活性センス領域とダミーセンス領域とに形成されたセンスパッドと、前記第２ウェル領域の表層部に形成された第１導電型のセンスソース領域と、前記第１ウェル領域と前記第２ウェル領域とに接して形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１ウェル領域と前記第２ウェル領域とに対向して形成されたゲート電極と、前記ゲート電極に電気的に接続されたゲートパッドと、前記第１ウェル領域と前記第２ウェル領域との間のダミーセンス領域内の前記ドリフト層の表層に前記第１ウェル領域と前記第２ウェル領域と離間して形成され、前記ソース電極と前記センスパッドとのいずれともオーミック接続されない、第２導電型の第３ウェル領域とを備えたものである。
　本開示にかかる炭化珪素半導体装置によれば、炭化珪素半導体装置の通電劣化の発生を防止しながら、センスパッドには微小電流を測定できる電流計を接続して高精度でセンス電流を測定できる炭化珪素半導体装置および電力変換装置を提供できる。
この発明の実施の形態１に係る炭化珪素半導体装置の平面図である。 この発明の実施の形態１に係る炭化珪素半導体装置の一部の平面図である。 この発明の実施の形態１に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置およびその周辺の構成の電気回路図である。 この発明の実施の形態１の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態１の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態１の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態２の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態２の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態３に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態３の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態３の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態３の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態３の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態３の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態３の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態３の別の形態に係る炭化珪素半導体装置の一部の断面図である。 この発明の実施の形態４に係る電力変換装置の構成を示す模式図である。
　以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。さらに、本開示において縦方向とは炭化珪素半導体装置の半導体基板の法線方向を指し、横方向とは、半導体基板の面方向を言う。また、表面側とは、半導体基板のドリフト層が形成される側で、裏面側とはその反対側を言う。
　実施の形態１．
　まず、本開示の実施の形態１にかかる炭化珪素半導体装置の構成を説明する。なお、本開示において第１導電型をｎ型、第２導電型をｐ型として説明する。
　図１は、実施の形態１にかかる炭化珪素半導体装置である炭化珪素ＭＯＳＦＥＴ（ＳｉＣ－ＭＯＳＦＥＴ）の１チップを上面から見た模式図である。図１において、チップのほぼ全面に設けられた主電流が流れるソース電極８１（ソースパッド）と、ソース電極８１と絶縁されて形成されたゲートパッド８２と、同じくソース電極８１と絶縁されて形成されたセンスパッド８３が設けられている。ソース電極８１の下部はほぼ活性領域１０１に対応し、活性領域１０１にはＳＢＤを内蔵したＭＯＳＦＥＴが配置されている。
　図２は、図１のセンスパッド８３近傍を拡大した平面図である。センスパッド８３の周囲のソース電極８１の下部にはＳＢＤを内蔵したＭＯＳＦＥＴが配置された活性領域１０１が形成され、センスパッド８３の下部の一部には、ＳＢＤを内蔵したＭＯＳＦＥＴが配置された活性センス領域１０２が形成されている。センスパッド８３の下部で活性センス領域１０２が形成されていない領域には、ダミーセンス領域１０３が形成されている。
　図３は、図２に示した活性領域１０１からダミーセンス領域１０３を挟んで活性センス領域１０２に至る領域に対応する領域の断面図である。
　図３において、４Ｈのポリタイプを有しｎ型で低抵抗の炭化珪素で構成される半導体基板１０の第１の主面である表面上にエピタキシャル成長された、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。半導体基板１０の第１の主面の面方位は、（０００１）面でｃ軸に対して４°傾斜されている面である。
　ドリフト層２０の表層部には、ｐ型の炭化珪素で構成される領域が形成されており、活性領域１０１においては複数のウェル領域３０が、活性センス領域１０２おいては複数のセンスウェル領域３１が、ダミーセンス領域１０３においてはダミーセンスウェル領域３２がそれぞれ形成されている。
　活性領域１０１において、複数のウェル領域３０のそれぞれの平面視で中央部には、ドリフト層２０の一部であるｎ型の第１離間領域２１が形成されており、ウェル領域３０の内部の第１離間領域２１から外側に向かって、高不純物濃度でｐ型のウェルコンタクト領域３５、ドリフト層２０よりｎ型不純物濃度が高いｎ型のソース領域４０がそれぞれ形成されている。第１離間領域２１は、その少なくとも一部がウェル領域３０に隣接している。ウェル領域３０は、第１ウェル領域である。
　活性領域１０１のウェル領域３０の間には、ドリフト層２０の一部であるｎ型の第２離間領域（ＪＦＥＴ領域）２２が形成されている。第２離間領域２２上には、酸化珪素のゲート絶縁膜５０を介して低抵抗多結晶珪素のゲート電極６０が形成されている。
　ソース領域４０上およびウェルコンタクト領域３５上にはオーミック電極７０が形成されており、オーミック電極７０上および第１離間領域２１上にはソース電極８１が形成されている。第１離間領域２１とソース電極８１とはショットキ接合し、ソース領域４０とソース電極８１と、および、ウェルコンタクト領域３５とソース電極８１とは、それぞれオーミック接続されている。オーミック電極７０は、第１オーミック電極である。
　また、活性センス領域１０２において、複数のセンスウェル領域３１のそれぞれの中央部には、ドリフト層２０の一部であるｎ型の第３離間領域２３が形成されており、センスウェル領域３１の内部の第３離間領域２３から外側に向かって、高不純物濃度でｐ型のセンスコンタクト領域３６、ドリフト層２０よりｎ型不純物濃度が高いｎ型のセンスソース領域４１がそれぞれ形成されている。第３離間領域２３は、その少なくとも一部がセンスウェル領域３１に隣接している。センスウェル領域３１は、第２ウェル領域である。
　活性センス領域１０２のセンスウェル領域３１の間には、ドリフト層２０の一部であるｎ型の第４離間領域（ＪＦＥＴ領域）２４が形成されている。第４離間領域２４上には、酸化珪素のゲート絶縁膜５０を介して低抵抗多結晶珪素のゲート電極６０が形成されている。
　センスソース領域４１上およびセンスコンタクト領域３６上にはセンスオーミック電極７１が形成されており、センスオーミック電極７１上および第３離間領域２３上にはセンスパッド８３が形成されている。第３離間領域２３とセンスパッド８３とはショットキ接合し、センスソース領域４１とセンスパッド８３と、および、センスコンタクト領域３６とセンスパッド８３とは、それぞれオーミック接続されている。センスオーミック電極７１は、第２オーミック電極である。
　活性センス領域１０２には、活性領域１０１と同じ大きさで同じ構造の単位セルのＳＢＤ内蔵ＭＯＳＦＥＴが形成されている。
　ダミーセンス領域１０３においては、ダミーセンスウェル領域３２がソース電極８１、センスパッド８３のいずれにもオーミック接続されないようにして形成されている。
　ダミーセンスウェル領域３２の上部には、ゲート絶縁膜５０、ゲート絶縁膜５０より膜厚の大きい酸化珪素からなるフィールド絶縁膜５１が形成されている。図３の断面図においては、ダミーセンスウェル領域３２上にセンスパッド８３が形成されているが、ダミーセンスウェル領域３２とセンスパッド８３とはショットキ接続されており、オーミック接続されていない。
　ここで、ウェル領域３０とダミーセンスウェル領域３２との間には、ドリフト層２０の一部であるｎ型の第５離間領域２５が形成されている。センスウェル領域３１とダミーセンスウェル領域３２との間にも、ドリフト層２０の一部であるｎ型の第５離間領域２５が形成されている。ダミーセンスウェル領域３２は、第３ウェル領域である。
　また、活性領域１０１からダミーセンス領域１０３、活性センス領域１０２にかけて、ゲート絶縁膜５０、ゲート電極６０またはフィールド絶縁膜５１上には酸化珪素からなる層間絶縁膜５５が形成されている。
　図示はしていないが、活性領域１０１のゲート電極６０と活性センス領域のゲート電極６０とは互いにつながっており、これらは、図１で示したゲートパッド８２と、層間絶縁膜５５に設けられたゲートコンタクトホール（図示せず）を経由して電気的に接続されている。
　図３の断面図において、活性領域１０１ではソース電極８１が第１コンタクトホール９０を通してオーミック電極７０と第１離間領域２１とに接触している。活性センス領域１０２ではセンスパッド８３が第２コンタクトホール９１を通してセンスオーミック電極７１と第３離間領域２３とに接触している。ダミーセンス領域１０３ではセンスパッド８３が第３コンタクトホール９２を通してダミーセンスウェル領域３２と接触している。
　また、ソース電極８１とセンスパッド８３とゲートパッド８２とはＡｌなどの同じ電極材料で形成されている。
　さらに、半導体基板１０の裏面側にはドレイン電極８４が形成されている。
　次に、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法について説明する。
　まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、化学気相堆積法（ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、１×１０１４以上、１×１０１７ｃｍ－３以下の不純物濃度でｎ型、５μｍ以上、１００μｍ以下の厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
　つづいて、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５μｍ以上、３μｍ以下程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下の範囲でありドリフト層２０の不純物濃度より高くする。その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域がウェル領域３０、センスウェル領域３１およびダミーセンスウェル領域３２となる。
　同様に、所定の領域にウェル領域３０の不純物濃度より高い不純物濃度でＡｌをイオン注入することにより、ウェルコンタクト領域３５とセンスコンタクト領域３６とを形成する。
　つづいて、ウェル領域３０およびセンスウェル領域３１の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さはウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下の範囲であり、ウェル領域３０のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０およびセンスソース領域４１となる。
　次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００から１９００℃の温度で、３０秒から１時間のアニールを行う。このアニールにより、イオン注入されたＮ及びＡｌを電気的に活性化させる。
　つづいて、ＣＶＤ法、フォトリソグラフィー技術等を用いて、ウェル領域３０、センスウェル領域３１が形成された領域にほぼ対応する領域以外の領域の半導体層の上に、膜厚が０．５μｍ以上、２μｍ以下の酸化珪素からなるフィールド絶縁膜５１を形成する。フィールド絶縁膜５１は、ダミーセンスウェル領域３２上にも形成される。
　次に、フィールド絶縁膜５１に覆われていない炭化珪素表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。つづいて、ゲート絶縁膜５０とフィールド絶縁膜５１との上に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。つづいて、層間絶縁膜５５とゲート絶縁膜５０を貫き、活性領域１０１内のウェルコンタクト領域３５とソース領域４０とに到達する第１コンタクトホール９０、ダミーセンス領域１０３内のダミーセンスウェル領域３２に到達する第３コンタクトホール９２、および、活性センス領域１０２のセンスコンタクト領域３６とセンスソース領域４１とに到達する第２コンタクトホール９１を形成する。
　次に、スパッタ法等によりＮｉを主成分とする金属膜を形成後、６００℃以上１０００℃以下の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と、第１コンタクトホール９０内、第２コンタクトホール９１内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の残留した金属膜をウェットエッチングにより除去する。これにより、オーミック電極７０およびセンスオーミック電極７１が形成される。
　つづいて、半導体基板１０の裏面（第２主面）にＮｉを主成分とする金属膜を形成、熱処理することにより、半導体基板１０の裏側に裏面オーミック電極（図示せず）を形成する。
　次に、フォトレジスト等によるパターニングを用いて、ゲートパッド８２が形成される領域またはその近傍のゲート電極６０上のゲートコンタクトホール（図示せず）となる位置の層間絶縁膜５５を除去する。
　つづいて、スパッタ法等により、ドリフト層２０とショットキ接続する金属膜を堆積し、フォトレジスト等によるパターニングを用いて、第１コンタクトホール９０内の第１離間領域２１とオーミック電極７０との上、および、層間絶縁膜５５上にソース電極８１を形成する。ソース電極８１は、１種類の金属で構成されている必要は無く、ＡｌとＴｉなど積層膜など２種類以上の金属が積層されたものであってもよい。また、第１離間領域２１や第３離間領域２３などのｎ型の領域とショットキ接続する箇所だけに別の材料の電極を適用してもよい。このソース電極８１の形成と同時に、ソース電極８１と電気的に分離されたゲートパッド８２をゲートコンタクトホール内のゲート電極６０上に形成し、ソース電極８１と電気的に分離されたセンスパッド８３を第２コンタクトホール９１内の第３離間領域２３とセンスオーミック電極７１との上に形成する。
　さらに、基板の裏面に形成された裏面オーミック電極（図示せず）の表面に金属膜であるドレイン電極８４を形成すれば、図１～３に示した本実施の形態の炭化珪素半導体装置が完成する。
　次に、本開示の本実施の形態の炭化珪素半導体装置の主に還流動作の場合について説明する。
　本開示の炭化珪素半導体装置の電気回路図を説明する。図４は、本開示の炭化珪素半導体装置およびその周辺の構成の電気回路図である。ここで、活性領域１０１では、ソース電極８１とドレイン電極８４とゲートパッド８２との端子を有するＭＯＳＦＥＴが配置され、活性センス領域１０２では、センスパッド８３とドレイン電極８４とゲートパッド８２との端子を有するセンス用のＭＯＳＦＥＴが配置される。センスパッド８３は外部の電流計と接続される。ゲートパッド８２の電圧を変動させることによりＭＯＳＦＥＴのオン／オフを行なう。ＭＯＳＦＥＴに逆並列に接続されているダイオードは、ＭＯＳＦＥＴのボディダイオードと内蔵されたＳＢＤを合わせたものである。
　還流動作では、ソース電圧（ソース電極８１の電圧）に対しドレイン電圧（ドレイン電極８４の電圧）が低くなり、ソース・ドレイン間に数Ｖの電圧が発生する。活性領域１０１においては、第１離間領域２１とソース電極８１との間に、ウェル領域３０とドリフト層２０からなるボディダイオードより低電圧でオンするＳＢＤが形成されているので、原則として還流電流がＳＢＤに流れ、ウェル領域３０には還流電流は流れない。
　活性センス領域１０２においても、センスソース電圧（センスパッド８３の電圧）がドレイン電圧と比較するとソース電圧に近い値になるので、活性センス領域１０２においても活性領域１０１と同様に、第３離間領域２３とセンスパッド８３と間にＳＢＤが形成されて原則として還流電流がＳＢＤに流れ、還流動作時にはセンスウェル領域３１には還流電流は流れない。
　ダミーセンス領域１０３において、この構造ではＳＢＤが形成されていないが、ダミーセンスウェル領域３２がソース電極８１とはオーミック接続されず、センスパッド８３とショットキ接続されているため、還流動作時においてもソース電極８１もしくはセンスパッド８３からダミーセンスウェル領域３２を通してドレイン電極８４へ電流が流れない。つまり、ダミーセンスウェル領域３２とドリフト層２０との間のｐｎ接合に順方向電流が流れることが抑制される。
　このように、本実施の形態の炭化珪素半導体装置では、電流センス機能を持つＳＢＤ内蔵ＭＯＳＦＥＴにおいて、電流センス用のセンスパッドの下部全てを活性センス領域にしないでセンス電流による無効電流を増加させることを防止でき、さらに、活性領域とセンス領域との間に設けるダミーセンス領域内のダミーセンスウェル領域をソース電位にもセンスソース電位にも接続しないことによって、還流動作時にｐｎダイオードに順方向電流が流れて通電劣化が発生することを抑制することができる。
　したがって、本実施の形態の炭化珪素半導体装置によれば、センス電流による無効電流を増加させることなく、通電劣化を抑制することができる。また、ダミーセンス領域を設けているので、センス電流の電流計を大容量のものにしないで小容量の電流計でセンス電流を高精度で測定することができ、その意味でも素子の信頼性を向上させることができる。
  本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴは、図３にその断面図を示したように、ダミーセンスウェル領域３２上のゲート絶縁膜５０とフィールド絶縁膜５１との上にゲート電極６０が形成されているが、ダミーセンスウェル領域３２上の構造は他の構造であってもよい。
　図５は、本実施の形態の炭化珪素半導体装置の別の形態の断面図である。図５において、ダミーセンスウェル領域３２上にはゲート絶縁膜５０が形成されており、ダミーセンスウェル領域３２上にはゲート電極６０が形成されていない。この構造にすることにより、ダミーセンスウェル領域３２の電位がオン／オフにより変動するゲート電極６０の電位により変動することを抑制することができ、この点で、信頼性をより高くすることができる。
　図６は、本実施の形態の炭化珪素半導体装置の別の形態の断面図である。図５の構造に加えて、ダミーセンスウェル領域３２の上層部に炭化珪素からなるｎ型の低抵抗層４２が形成されている。ここでは、ダミーセンスウェル領域３２上にダミーセンスオーミック電極７２が形成され、第３コンタクトホール９２を通じて低抵抗層４２とセンスパッド８３とがオーミック接続されている。ｎ型の低抵抗層４２の不純物濃度は、ソース領域４０と同じ１×１０１８以上、１×１０２１ｃｍ－３以下の範囲であればよい。
　ここでは、センスパッド８３がｎ型の低抵抗層４２とオーミック接続され、ｐ型のダミーセンスウェル領域３２とはオーミック接続されていない。また、低抵抗層４２があることで、スイッチング動作時にダミーセンスウェル領域３２内に発生する電圧を低減することができる。
　また、ダミーセンスウェル領域３２上が完全に絶縁膜で覆われていてもよい。図７は、本実施の形態の炭化珪素半導体装置の別の形態の断面図である。図７において、ダミーセンスウェル領域３２の上部はゲート絶縁膜５０またはフィールド絶縁膜５１で覆われていて、ダミーセンスウェル領域３２はソース電極８０ともセンスパッド８３とも接続されていない。したがって、本構造によっても、炭化珪素半導体装置の通電劣化の発生を防止しながら、センスソース電極には微小電流を測定できる電流計を接続して高精度でセンス電流を測定できる炭化珪素半導体装置および電力変換装置を提供できる。
　実施の形態２．
　本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴは、実施の形態１のＳｉＣ－ＭＯＳＦＥＴのダミーセンスウェル領域３２上にゲート・センスソース間容量を形成している点が異なる。その他の点については、実施の形態１と同様であるので、詳しい説明は省略する。
　図８は、本実施の形態の炭化珪素半導体装置のＳｉＣ－ＭＯＳＦＥＴの断面図である。図８において、ダミーセンスウェル領域３２上にゲート絶縁膜５０が形成され、ゲート絶縁膜５０の上にゲート電極６０が形成されている。ダミーセンスウェル領域３２は紙面奥行き方向のどこかの箇所でセンスパッド８３とショットキ接続している（図示せず）。ゲート電極６０は、ショットキ接続箇所を除いてダミーセンスウェル領域３２上の全領域上に形成されていてもよいし、図９にその断面図を示すように、ダミーセンスウェル領域３２上の一部分上に形成されていてもよい。
　本実施の形態の炭化珪素半導体装置のＳｉＣ－ＭＯＳＦＥＴによれば、ゲートパッド８２とセンスパッド８３との間に容量を付加することができるので、静電耐量を増加でき、素子の信頼性を高めることができる。
 また、本実施の形態の炭化珪素半導体装置のＳｉＣ－ＭＯＳＦＥＴは、図１０にその断面模式図を示すように、ダミーセンスウェル領域３２の上層部に低抵抗でｎ型の低抵抗層４２を形成してもよい。ゲート絶縁膜５０を挟んで低抵抗層４２をゲート電極６０と対向させて配置することにより、ゲート・センスソース間容量をより増大させることができ、ゲート電圧による容量変動をより小さくすることができる。
　さらに、図１１にその断面図を示すように、ダミーセンスウェル領域３２にＳＢＤを形成してもよい。図１１では、平面視でダミーセンスウェル領域３２の内部に形成されたドリフト層２０の一部である第６離間領域２６と第３コンタクトホール９２内のセンスパッド８３とがショットキ接続している。ダミーセンスウェル領域３２内にＳＢＤを形成することにより、ダミーセンス領域１０３の通電劣化の発生をより低減することができる。
　また、図１２にその断面図を示すように、ダミーセンスウェル領域３２の上層部に形成されたｎ型の低抵抗層４２と第３コンタクトホール９２内のセンスパッド８３とをオーミック接続させ、低抵抗層４２とゲート電極６０とをゲート絶縁膜５０を介して対向させてもよい。この構造により、ゲート・センスソース間容量を増加させたまま、通電劣化の発生を防止できる。
　実施の形態３．
　本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴは、活性領域１０１および活性センス領域１０２のＭＯＳＦＥＴがトレンチ型である点が実施の形態１、２のものと異なる。その他の点については、実施の形態１、２と同様であるので、詳しい説明は省略する。
　図１３は、本実施の形態の炭化珪素半導体装置のＳｉＣ－ＭＯＳＦＥＴの断面図である。図１３において、活性領域１０１では、ｎ型のドリフト層２０の表層部に形成されたｐ型のウェル領域３０、ｎ型のソース領域４０を貫通してドリフト層２０に達する第１トレンチ９４が形成されており、第１トレンチ９４内にはゲート絶縁膜５０を介してゲート電極６０が形成されている。ウェル領域３０の一部にはウェルコンタクト領域３５が形成され、ウェルコンタクト領域３５上とソース領域４０上のオーミック電極７０の上にはソース電極８１が形成されている。これらでトレンチＭＯＳＦＥＴを形成している。
　ウェル領域３０とウェル領域３０との間のｎ型の第１離間領域２１は、ドリフト層２０の一部であり、その上に形成されたソース電極８１とショットキ接続してＳＢＤを形成している。
　活性センス領域１０２では、ｎ型のドリフト層２０の表層部に形成されたｐ型のセンスウェル領域３１、ｎ型のセンスソース領域４１を貫通してドリフト層２０に達する第２トレンチ９５が形成されており、第２トレンチ９５内にはゲート絶縁膜５０を介してゲート電極６０が形成されている。ゲート電極６０の上には層間絶縁膜５５が形成されている。センスウェル領域３１の一部にはセンスコンタクト領域３６が形成され、センスコンタクト領域３６上とセンスソース領域４１上のセンスオーミック電極７１の上にはセンスパッド８３が形成されている。これらでトレンチＭＯＳＦＥＴを形成している。センスウェル領域３１とセンスウェル領域３１との間のｎ型の第３離間領域２３は、ドリフト層２０の一部であり、その上に形成されたセンスパッド８３とショットキ接続してＳＢＤを形成している。
　活性領域１０１と活性センス領域１０２との間のダミーセンス領域１０３には、ドリフト層２０の表層部にｐ型のダミーセンスウェル領域３２が形成されているのは実施の形態１と同様である。ダミーセンスウェル領域３２上にはダミーセンスウェル領域３２全体を覆うように層間絶縁膜５５が形成されている。
　本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴの製造方法は、トレンチＭＯＳＦＥＴを一般的な製造方法で製造すること以外は、実施の形態１の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴの製造方法と同様であるので、詳しい説明は省略する。活性領域１０１の第１トレンチ９４と活性センス領域１０２の第２トレンチ９５とは、同時に形成してもよい。
　本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴにおいても、センス電流による無効電流を増加させることなく、通電劣化を抑制することができる。
　なお、本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴのダミーセンスウェル領域３２には、図１４にその断面図を示すように、ゲート絶縁膜を介してゲート電極６０を設けてもよい。ダミーセンスウェル領域３２の上層部には低抵抗でｎ型の低抵抗層４２が形成されており、低抵抗層４２と第３コンタクトホール９２内のセンスパッド８３とはダミーセンスオーミック電極７２を介してオーミック接続し、低抵抗層４２とゲート電極６０とはゲート絶縁膜５０を介して対向している。ダミーセンスウェル領域３２は、実施の形態１と同様にセンスパッド８３とオーミック接続されていない。図１４の構造を採用することにより、ゲート・センスソース間容量を増大させ、素子の信頼性をより高くすることができる。また、図１５にその断面図を示すように、ダミーセンスウェル領域３２を分割し、個々のダミーセンスウェル領域３２上にゲート絶縁膜５０とゲート電極６０とを設け、ダミーセンスウェル領域３２間のｎ型の第７離間領域２７とセンスパッド８３とがショットキ接続するＳＢＤを設けてもよい。ここで、活性領域１０１の繰り返し周期とダミーセンス領域１０３の繰り返し周期を同じにしたセル構造を有していてもよい。
　ここでも、ダミーセンスウェル領域３２は、ソース電極８１、センスパッド８３のいずれともオーミック接続されていない。
　また、ショットキダイオードは、トレンチＭＯＳのトレンチと別に設けたトレンチ内に設けてよい。図１６は、本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴの別の形態の断面図である。図１６の構造のＳｉＣ－ＭＯＳＦＥＴでは、活性領域１０１および活性センス領域１０２において、ＭＯＳＦＥＴ用トレンチとショットキダイオード用のトレンチが別々に形成されている。活性領域１０１のショットキダイオード用のトレンチは、第３トレンチ９６であり、活性センス領域１０２のショットキダイオード用のトレンチは、第４トレンチ９７である。
　活性領域１０１では、ＭＯＳＦＥＴを形成するゲートトレンチ（第１トレンチ）９４が、ウェル領域３０とソース領域４０とを貫通してドリフト層２０に達するように形成され、ゲートトレンチ（第１トレンチ）９４内にはゲート絶縁膜５０を介してゲート電極６０が形成されている。ショットキダイオードを形成するショットキトレンチ（第３トレンチ）９６は、ドリフト層２０に形成されている。
　活性センス領域１０２では、ＭＯＳＦＥＴを形成するゲートトレンチ（第２トレンチ）９５が、センスウェル領域３１とセンスソース領域４１とを貫通してドリフト層２０に達するように形成され、ゲートトレンチ（第２トレンチ）９５内にはゲート絶縁膜５０を介してゲート電極６０が形成されている。ショットキダイオードを形成するショットキトレンチ（第４トレンチ）９７は、ドリフト層２０に形成されている。
　ダミーセンス領域１０３では、ダミーセンスウェル領域３２がドリフト層２０の上層部に形成されており、その上部は全域を層間絶縁膜５５で覆われていても良いし、一部だけ層間絶縁膜５５で覆われていても良い。ダミーセンスウェル領域３２がソース電極８１またはセンスパッド８３に接触する場合は、これらとショットキ接合を形成している。ダミーセンスウェル領域３２がソース電極８１とセンスパッド８３とのどちらにもオーミック接続されていないので、還流動作時においてもソース電極８１もしくはセンスパッド８３からダミーセンスウェル領域３２を通してドレイン電極８４へ電流は流れない。つまり、ダミーセンスウェル領域３２とドリフト層２０の間のｐｎ接合に順方向電流が流れることが抑制される。
　ここで、ダミーセンス領域１０３において、図１７にその断面図を示すように、ダミーセンスウェル領域３２上にゲート絶縁膜５０を介してゲート電極６０を設けてもよい。ダミーセンスウェル領域３２の上層部には低抵抗でｎ型の低抵抗層４２が形成されており、低抵抗層４２と第３コンタクトホール９２内のセンスパッド８３とはオーミック接続し、低抵抗層４２とゲート電極６０とはゲート絶縁膜５０を介して対向している。なお、ダミーセンスウェル領域３２は、実施の形態１と同様にセンスパッド８３とオーミック接続されていない。このようにすることで、ゲート・センスソース間容量を増加させることができるため、静電耐量を増加でき、素子の信頼性を高めることができる。
　さらに、ダミーセンス領域１０３において、トレンチ型のショットキトレンチ（第５トレンチ）９８を設けてもよい。図１８は、本実施の形態の炭化珪素半導体装置の断面図である。図１８において、ダミーセンス領域１０３内に間隔を空けてダミーセンスウェル領域３２を形成し、ダミーセンスウェル領域３２の間にショットキトレンチ（第５トレンチ）９８を形成する。ショットキトレンチ（第５トレンチ）９８内にはセンスパッド８３が形成され、センスパッド８３がドリフト層２０とショットキ接続している。図１８の構造によれば、ダミーセンスウェル領域３２にも大面積のショットキダイオードを形成でき、ダミーセンス領域１０３の通電劣化の発生をより低減することができる。
　また、図１９は、本実施の形態の別の実施の形態の炭化珪素半導体装置の断面図である。図１９において、ダミーセンスウェル領域３２内にダミーセンスウェル領域３２を貫通しないトレンチ（第６トレンチ）９９を形成し、そのトレンチ内にゲート絶縁膜５０を介してゲート電極６０が形成されている。ダミーセンスウェル領域３２の上層部およびトレンチ（第６トレンチ）９９の底には、ｎ型の低抵抗層４２が形成されており、ゲート絶縁膜５０を介してゲート電極６０に対向している。第６トレンチ９９の深さを第１から第４トレンチと同等程度に設計した場合、ダミーセンスウェル領域３２は他のウェル領域よりも深く形成しなければならないが、これは第６トレンチ９９形成前に高エネルギーのイオン注入によって行ってもよいし、第６トレンチ９９形成後にトレンチ面に傾斜をつけたイオン注入を行なうことによって形成してもよい。低抵抗層４２は、ダミーセンスウェル領域３２と同様に深くまで形成しても良いし、他のソース領域４０と同時に同じ深さに形成してもよい。
　図１９の構造の炭化珪素半導体装置によれば、ゲート電極６０に付加されるゲート・センスソース間容量をより大きくすることができるため、静電耐量を増加でき、素子の信頼性をより高めることができる。
　図２０は、本実施の形態の別の構造の炭化珪素半導体装置の断面図である。図２０の構造の炭化珪素半導体装置では、ダミーセンス領域１０３において、ゲートトレンチ（第６トレンチ）と同様の構造がショットキ領域を挟まず複数連続して形成されている点が図１９のものと異なる。このような構造の炭化珪素半導体装置では、ゲート電極６０に付加されるゲート・センスソース間容量をより大きくすることができるため、静電耐量を増加でき、素子の信頼性をより高めることができる。
　実施の形態１～３において、ダミーセンスウェル領域３２を主にセンスパッド８３とショットキ接続またはｐｎ接合させる例について説明してきたが、ダミーセンスウェル領域３２は、ソース電極８１とショットキ接続させるまたはｐｎ接合させてもよい。
　なお、実施の形態１～３において、活性領域１０１とダミーセンス領域１０３との間、および、活性センス領域１０２とダミーセンス領域１０３との間は、ドリフト層２０と同じ不純物濃度としていたが、これらの領域のｎ型不純物濃度をドリフト層２０より高くしてもよい。また、活性領域１０１とダミーセンス領域１０３との間、および、活性センス領域１０２とダミーセンス領域１０３との間のドリフト層２０の上部にソース電極８１またはセンスパッド８３を形成し、ドリフト層２０とソース電極８１またはセンスパッド８３の電極との間をショットキ接続させてもよい。さらに、例えば図１２に示したように、活性領域１０１とダミーセンス領域１０３との間、および、活性センス領域１０２とダミーセンス領域１０３との間のドリフト層２０の上部をゲート絶縁膜５０より膜厚が大きいフィールド絶縁膜５１などの絶縁膜で覆ってもよい。
　また、実施の形態１～３においては、ｐ型不純物としてアルミニウム（Ａｌ）を用いたが、ｐ型不純物がホウ素（Ｂ）またはガリウム（Ｇａ）であってもよい。ｎ型不純物は、窒素（Ｎ）で無く燐（Ｐ）であってもよい。実施の形態１～４で説明したＭＯＳＦＥＴにおいては、ゲート絶縁膜は、必ずしもＳｉＯ２などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。また、ゲート絶縁膜５０として炭化珪素を熱酸化した酸化珪素を用いた例を主に示したが、ＣＶＤ法による堆積膜の酸化珪素であってもよい。また、上記実施形態では、結晶構造、主面の面方位、オフ角および各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。さらに、上記実施形態では、いわゆる縦型ＭＯＳＦＥＴの炭化珪素半導体装置について説明したが、スーパージャンクション構造を有するＭＯＳＦＥＴにも適用することができる。
　　実施の形態４．
　本実施の形態は、上述した実施の形態１～３にかかる炭化珪素半導体装置を電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに本開示を適用した場合について説明する。
　図２１は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　図２１に示す電力変換システムは、電源１５０、電力変換装置２００、負荷３００から構成される。電源１５０は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１５０を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　電力変換装置２００は、電源１５０と負荷３００の間に接続された三相のインバータであり、電源１５０から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１８に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
　駆動回路２０２は、ノーマリオフ型の各スイッチング素子を、ゲート電極の電圧とソース電極の電圧とを同電位にすることによってオフ制御している。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１５０から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１～６のいずれかにかかる炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１～３にかかる炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
　本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。
　また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
　１０　半導体基板、２０　ドリフト層、２１　第１離間領域、２２　第２離間領域、２３　第３離間領域、２４　第４離間領域、第５離間領域、３０　ウェル領域、３１　センスウェル領域、３２　ダミーセンスウェル領域、３５　ウェルコンタクト領域、３６　センスコンタクト領域、４０　ソース領域、４１　センスソース領域、４２　低抵抗層、５０　ゲート絶縁膜、５１　フィールド絶縁膜、５５　層間絶縁膜、６０　ゲート電極、７０　オーミック電極、７１　センスオーミック電極、７２　ダミーセンスオーミック電極、８１　ソース電極、８２　ゲートパッド、８３　センスパッド、８４　ドレイン電極、９０　第１コンタクトホール、９１　第２コンタクトホール、９２　第３コンタクトホール、９４　第１トレンチ、９５　第２トレンチ、９６　第３トレンチ、９７　第４トレンチ、９８　第５トレンチ、９９　第６トレンチ、１０１　活性領域、１０２　活性センス領域、１０３　ダミーセンス領域、１５０　電源、２００、電力変換装置、２０１　主変換回路、２０２　駆動回路、２０３　制御回路、３００　負荷。

Claims (13)

  1. 　活性領域（１０１）と活性センス領域（１０２）との間に形成されたダミーセンス領域（１０３）を有し、
    　第１導電型の炭化珪素の半導体基板（１０）と、
    　前記半導体基板（１０）上に形成された第１導電型のドリフト層（２０）と、
    　前記活性領域（１０１）の前記ドリフト層（２０）に複数設けられた第２導電型の第１ウェル領域（３０）と、
    　それぞれの前記第１ウェル領域（３０）に隣接して形成された複数の第１導電型の第１離間領域（２１）と、
    　前記第１ウェル領域（３０）上に設けられた第１オーミック電極（７０）と、
    　前記第１ウェル領域（３０）の表層部に形成された第１導電型のソース領域（４０）と、
    　前記第１離間領域（２１）に接して設けられ、前記第１離間領域（２１）とショットキ接続し、また、前記第１オーミック電極（７０）に電気的に接続されたソース電極（８１）と、
    　前記第１ウェル領域（３０）と離間して前記活性センス領域（１０２）の前記ドリフト層の表層に設けられた第２導電型の第２ウェル領域（３１）と、
    　それぞれの前記第２ウェル領域（３１）に隣接して形成された複数の第１導電型の第３離間領域（２３）と、
    　前記第２ウェル領域（３１）上に設けられた第２オーミック電極（７１）と、

    　前記第３離間領域（２３）に接して設けられ、前記第３離間領域（２３）とショットキ接続し、また、前記第２オーミック電極（７１）に電気的に接続され、前記活性センス領域（１０２）とダミーセンス領域（１０３）とに形成されたセンスパッド（８３）と、
    　前記第２ウェル領域（３１）の表層部に形成された第１導電型のセンスソース領域（４１）と、
    　前記第１ウェル領域（３０）と前記第２ウェル領域（３１）とに接して形成されたゲート絶縁膜（５０）と、
    　前記ゲート絶縁膜（５０）を介して前記第１ウェル領域（３０）と前記第２ウェル領域（３１）とに対向して形成されたゲート電極（６０）と、
    　前記ゲート電極（６０）に電気的に接続されたゲートパッド（８２）と、
    　前記第１ウェル領域（３０）と前記第２ウェル領域（３１）との間のダミーセンス領域（１０３）内の前記ドリフト層（２０）の表層に前記第１ウェル領域（３０）と前記第２ウェル領域（３１）と離間して形成され、前記ソース電極（８１）と前記センスパッド（８３）とのいずれともオーミック接続されない、第２導電型の第３ウェル領域（３２）と
    を備えたことを特徴とする炭化珪素半導体装置。
  2. 　前記第３ウェル領域（３２）は、前記センスパッド（８３）とショットキ接続されることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　前記第３ウェル領域（３２）の上層部に第１導電型の低抵抗層（４２）を有し、前記低抵抗層（４２）が前記センスパッド（８３）とオーミック接続されることを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 　平面視で前記第３ウェル領域（３２）内に第１導電型の第４離間領域（２４）を有し、前記第４離間領域（２４）と前記センスパッド（８３）とがショットキ接続することを特徴とする請求項１から３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記第３ウェル領域（３２）に接する前記ゲート絶縁膜（５０）を有し、前記第３ウェル領域（３２）に接する前記ゲート絶縁膜（５０）に接する前記ゲート電極（６０）を備えたことを特徴とする請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記活性領域（１０１）および前記活性センス領域（１０２）において、前記第１ウェル領域（３０）上に前記ゲート絶縁膜（５０）を介して前記ゲート電極（６０）が形成されていることを特徴とする請求項１から５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記活性領域（１０１）において、前記ソース領域（４０）と前記第１ウェル領域（３０）とを貫通する第１トレンチ（９４）に接して前記ゲート絶縁膜（５０）が形成されており、前記活性センス領域（１０２）において、前記センスソース領域（４１）と前記第２ウェル領域（３１）とを貫通する第２トレンチ（９５）に接して前記ゲート絶縁膜（５０）が形成されていることを特徴とする請求項１から５のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記活性領域（１０１）において、前記第１トレンチ（９４）と別に設けられた第３トレンチ（９６）内に形成された前記ソース電極（８１）が前記第１離間領域（２１）とショットキ接続し、前記活性センス領域（１０２）において、前記第２トレンチ（９５）と別に設けられた第４トレンチ（９７）内に形成された前記センスパッド（８３）が前記第３離間領域（２３）とショットキ接続することを特徴とする請求項７に記載の炭化珪素半導体装置。
  9. 　前記ダミーセンス領域（１０３）は、前記活性領域（１０１）と同じ繰り返し周期のセル構造を有していることを特徴とする請求項１から８のいずれか１項に記載の炭化珪素半導体装置。
  10. 　前記ダミーセンス領域（１０３）内に第５トレンチ（９８）を有し、前記第５トレンチ（９８）内に形成された前記センスパッド（８３）が前記ドリフト層（２０）とショットキ接続することを特徴とする請求項９に記載の炭化珪素半導体装置。
  11. 　前記ダミーセンス領域（１０３）内に第６トレンチ（９９）を有し、前記第６トレンチ（９９）内に前記ゲート絶縁膜（５０）を介して前記ゲート電極（６０）が形成されていることを特徴とする請求項９または１０に記載の炭化珪素半導体装置。
  12. 　前記第６トレンチ（９９）は、前記ドリフト層（２０）と接していないことを特徴とする請求項１１に記載の炭化珪素半導体装置。
  13. 　請求項１から１２のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路（２０１）と、
    　前記炭化珪素半導体装置の前記ゲート電極（６０）の電圧を前記ソース電極（８１）の電圧と同じにすることによってオフ動作させ、前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路（２０２）と、
    　前記駆動回路（２０２）を制御する制御信号を前記駆動回路（２０２）に出力する制御回路（２０３）と、
    　を備えた電力変換装置。
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