CN116325176A - 碳化硅半导体装置以及电力变换装置 - Google Patents

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Abstract

本发明的碳化硅半导体装置具有形成于活性区域(101)与活性感测区域(102)之间的虚设感测区域(103)，具备第1导电类型的漂移层，在活性区域(101)，形成包括与源极电极连接的第2导电类型的第1阱区域(30)的SBD内置MOSFET，在活性感测区域(102)，形成包括与感测焊盘(83)连接的第2导电类型的第2阱区域(31)的SBD内置MOSFET，在虚设感测区域(103)，在n型的漂移层(20)的上层部形成与源极电极(81)和感测焊盘(83)中的任意一个都不欧姆连接的、第2导电类型的第3阱区域(32)。活性区域(101)的SBD内置MOSFET和活性感测区域(102)的SBD内置MOSFET的栅极电极(50)与栅极焊盘(82)连接。

Description

碳化硅半导体装置以及电力变换装置
技术领域
本公开涉及由碳化硅构成的碳化硅半导体装置以及电力变换装置。
背景技术
关于使用碳化硅(SiC)构成的PN二极管，已知在持续流过正向电流即双极性电流时，在结晶中发生层叠缺陷而正向电压移位这样的可靠性上的问题。认为其原因为，由于经由PN二极管注入的少数载流子与多数载流子再结合时的再结合能量，以存在于碳化硅基板的基底面位错等为起点，作为面缺陷的层叠缺陷扩展。该层叠缺陷阻碍电流的流动，所以由于层叠缺陷的扩展，电流减少而使正向电压增加，引起半导体装置的可靠性降低。
这样的正向电压的增加在使用碳化硅的纵型MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中也同样地发生。纵型MOSFET在源极/漏极之间具备寄生PN二极管(体二极管)，在该体二极管中流过正向电流时，在纵型MOSFET中也引起与PN二极管同样的可靠性降低。在将SiC-MOSFET的体二极管用作MOSFET的回流二极管的情况下，有时该MOSFET特性降低。
作为解决如上述的由于向寄生PN二极管的正向电流通电引起的可靠性上的问题的方法，已知有在作为MOSFET等单极性型的晶体管的半导体装置中将作为单极性型的二极管的肖特基势垒二极管(SBD：Schottky Barrier Diode)作为回流二极管内置而使用的方法，在内置有SBD的MOSFET内置有电流感测功能(例如专利文献1)。
现有技术文献
专利文献
专利文献1：国内公开公报WO2014/162969p19～p21
发明内容
在具有电流感测功能的半导体装置中，关于感测焊盘，为了与外部连接，电流感测焊盘不得不成为大到某种程度的面积，但在使电流感测焊盘下部全部成为流过感测电流的活性电流感测区域时，无效的感测电流变大而损耗增加。因此，在电流感测焊盘下部，有时与活性电流感测区域独立地设置虚设感测区域。
如专利文献1，如果将内置有SBD的MOSFET的虚设感测区域的p型阱区域连接到电流感测焊盘，则在回流动作时，在与感测焊盘连接的电流计中流过大的回流电流，在感测动作时，在电流计中流过微小电流。为了高精度地检测感测电流，希望减小电流计的电流容量，但在考虑在电流计中流过来自虚设感测区域的大的回流电流时，为了防止电流计的破坏，需要增大电流计的电流容量，难以同时确保感测电流的高精度化和回流电流抗性。另外，虽然还考虑通过将与内置有SBD的MOSFET的虚设感测区域的漂移层的导电类型相反的导电类型的阱区域连接到流过主电流的源极焊盘来防止在回流动作时在电流计中也流过大电流，但为了原样地保持感测焊盘的面积而将其实现，需要富余地增大电流感测区域，使MOSFET的活性区域变窄。进而，在将虚设感测区域的阱区域和源极焊盘连接的情况下，在回流动作时在虚设感测区域的p型阱区域与n型的漂移层之间形成的pn二极管中流过正向电流，有时发生通电劣化。
本公开所涉及的碳化硅半导体装置以及电力变换装置具有形成于活性区域与活性感测区域之间的虚设感测区域，具备：第1导电类型的碳化硅的半导体基板；第1导电类型的漂移层，形成于所述半导体基板上；第2导电类型的第1阱区域，在所述活性区域的所述漂移层设置有多个；多个第1导电类型的第1离开区域，与各个所述第1阱区域邻接地形成；第1欧姆电极，设置于所述第1阱区域上；第1导电类型的源极区域，形成于所述第1阱区域的表层部；源极电极，与所述第1离开区域相接地设置，与所述第1离开区域肖特基连接并且与所述第1欧姆电极电连接；第2导电类型的第2阱区域，离开所述第1阱区域地设置于所述活性感测区域的所述漂移层的表层；多个第1导电类型的第3离开区域，与各个所述第2阱区域邻接地形成；第2欧姆电极，设置于所述第2阱区域上；感测焊盘，与所述第3离开区域相接地设置，与所述第3离开区域肖特基连接并且与所述第2欧姆电极电连接，形成于所述活性感测区域和虚设感测区域；第1导电类型的感测源极区域，形成于所述第2阱区域的表层部；栅极绝缘膜，与所述第1阱区域和所述第2阱区域相接地形成；栅极电极，隔着所述栅极绝缘膜与所述第1阱区域和所述第2阱区域对置地形成；栅极焊盘，与所述栅极电极电连接；以及第2导电类型的第3阱区域，在所述第1阱区域与所述第2阱区域之间的虚设感测区域内的所述漂移层的表层离开所述第1阱区域和所述第2阱区域地形成，与所述源极电极和所述感测焊盘中的任意一个都不欧姆连接。
根据本公开所涉及的碳化硅半导体装置，能够提供能够在防止碳化硅半导体装置发生通电劣化的同时对感测焊盘连接能够测定微小电流的电流计而高精度地测定感测电流的碳化硅半导体装置以及电力变换装置。
附图说明
图1是本发明的实施方式1所涉及的碳化硅半导体装置的俯视图。
图2是本发明的实施方式1所涉及的碳化硅半导体装置的一部分的俯视图。
图3是本发明的实施方式1所涉及的碳化硅半导体装置的一部分的剖面图。
图4是本发明的实施方式1所涉及的碳化硅半导体装置及其周边的结构的电路图。
图5是本发明的实施方式1的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图6是本发明的实施方式1的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图7是本发明的实施方式1的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图8是本发明的实施方式2所涉及的碳化硅半导体装置的一部分的剖面图。
图9是本发明的实施方式2的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图10是本发明的实施方式2的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图11是本发明的实施方式2所涉及的碳化硅半导体装置的一部分的剖面图。
图12是本发明的实施方式2所涉及的碳化硅半导体装置的一部分的剖面图。
图13是本发明的实施方式3所涉及的碳化硅半导体装置的一部分的剖面图。
图14是本发明的实施方式3的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图15是本发明的实施方式3的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图16是本发明的实施方式3的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图17是本发明的实施方式3的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图18是本发明的实施方式3的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图19是本发明的实施方式3的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图20是本发明的实施方式3的其他方式所涉及的碳化硅半导体装置的一部分的剖面图。
图21是示出本发明的实施方式4所涉及的电力变换装置的结构的示意图。
(符号说明)
10：半导体基板；20：漂移层；21：第1离开区域；22：第2离开区域；23：第3离开区域；24：第4离开区域；第5离开区域；30：阱区域；31：感测阱区域；32：虚设感测阱区域；35：阱接触区域；36：感测接触区域；40：源极区域；41：感测源极区域；42：低电阻层；50：栅极绝缘膜；51：场绝缘膜；55：层间绝缘膜；60：栅极电极；70：欧姆电极；71：感测欧姆电极；72：虚设感测欧姆电极；81：源极电极；82：栅极焊盘；83：感测焊盘；84：漏极电极；90：第1接触孔；91：第2接触孔；92：第3接触孔；94：第1沟槽；95：第2沟槽；96：第3沟槽；97：第4沟槽；98：第5沟槽；99：第6沟槽；101：活性区域；102：活性感测区域；103：虚设感测区域；150：电源；200；电力变换装置；201：主变换电路；202：驱动电路；203：控制电路；300：负载。
具体实施方式
以下，参照附图，说明实施方式。此外，附图是示意地示出的图，在不同的附图中分别示出的图像的尺寸以及位置的相互关系不一定正确地记载，而可适当地变更。另外，在以下的说明中，对同样的构成要素附加相同的符号而图示，它们的名称以及功能也相同。因此，有时省略关于它们的详细的说明。进而，在本公开中，纵向是指碳化硅半导体装置的半导体基板的法线方向，横向是指半导体基板的面方向。另外，表面侧是指半导体基板的形成有漂移层的一侧，背面侧是指其相反的一侧。
实施方式1.
首先，说明本公开的实施方式1的碳化硅半导体装置的结构。此外，在本公开中，将第1导电类型设为n型、将第2导电类型设为p型进行说明。
图1是从上表面观察作为实施方式1的碳化硅半导体装置的碳化硅MOSFET(SiC-MOSFET)的1个芯片的示意图。在图1中，设置有：设置于芯片的大致整面的流过主电流的源极电极81(源极焊盘)、与源极电极81绝缘地形成的栅极焊盘82以及同样地与源极电极81绝缘地形成的感测焊盘83。源极电极81的下部大致与活性区域101对应，在活性区域101配置有内置SBD的MOSFET。
图2是将图1的感测焊盘83附近放大的俯视图。在感测焊盘83的周围的源极电极81的下部形成有配置有内置SBD的MOSFET的活性区域101，在感测焊盘83的下部的一部分形成有配置有内置SBD的MOSFET的活性感测区域102。在感测焊盘83的下部未形成活性感测区域102的区域，形成有虚设感测区域103。
图3是与从图2所示的活性区域101夹着虚设感测区域103到达活性感测区域102的区域对应的区域的剖面图。
在图3中，形成有在具有4H的多型、由n型且低电阻的碳化硅构成的半导体基板10的第1主面即表面上外延生长的、由n型的碳化硅构成的漂移层20。半导体基板10的第1主面的面方位是(0001)面且相对c轴倾斜4°的面。
在漂移层20的表层部，形成有由p型的碳化硅构成的区域，在活性区域101形成有多个阱区域30，在活性感测区域102形成有多个感测阱区域31，在虚设感测区域103形成有虚设感测阱区域32。
在活性区域101，在多个阱区域30各自的俯视时的中央部，形成有作为漂移层20的一部分的n型的第1离开区域21，从阱区域30的内部的第1离开区域21朝向外侧，分别形成有高杂质浓度且p型的阱接触区域35、n型杂质浓度比漂移层20高的n型的源极区域40。第1离开区域21的至少一部分与阱区域30邻接。阱区域30是第1阱区域。
在活性区域101的阱区域30之间，形成有作为漂移层20的一部分的n型的第2离开区域(JFET区域)22。在第2离开区域22上，隔着氧化硅的栅极绝缘膜50形成有低电阻多晶硅的栅极电极60。
在源极区域40上以及阱接触区域35上形成有欧姆电极70，在欧姆电极70上以及第1离开区域21上形成有源极电极81。第1离开区域21和源极电极81肖特基接合，源极区域40和源极电极81以及阱接触区域35和源极电极81分别欧姆连接。欧姆电极70是第1欧姆电极。
另外，在活性感测区域102，在多个感测阱区域31各自的中央部，形成有作为漂移层20的一部分的n型的第3离开区域23，从感测阱区域31的内部的第3离开区域23朝向外侧，分别形成有高杂质浓度且p型的感测接触区域36、n型杂质浓度比漂移层20高的n型的感测源极区域41。第3离开区域23的至少一部分与感测阱区域31邻接。感测阱区域31是第2阱区域。
在活性感测区域102的感测阱区域31之间，形成有作为漂移层20的一部分的n型的第4离开区域(JFET区域)24。在第4离开区域24上，隔着氧化硅的栅极绝缘膜50形成有低电阻多晶硅的栅极电极60。
在感测源极区域41上以及感测接触区域36上形成有感测欧姆电极71，在感测欧姆电极71上以及第3离开区域23上形成有感测焊盘83。第3离开区域23和感测焊盘83肖特基接合，感测源极区域41和感测焊盘83以及感测接触区域36和感测焊盘83分别欧姆连接。感测欧姆电极71是第2欧姆电极。
在活性感测区域102，形成有与活性区域101相同的大小且相同的构造的单位单元的SBD内置MOSFET。
在虚设感测区域103，以与源极电极81、感测焊盘83中的任意一个都不欧姆连接的方式形成有虚设感测阱区域32。
在虚设感测阱区域32的上部，形成有栅极绝缘膜50、膜厚比栅极绝缘膜50大的由氧化硅构成的场绝缘膜51。在图3的剖面图中，在虚设感测阱区域32上形成有感测焊盘83，但虚设感测阱区域32和感测焊盘83肖特基连接而不欧姆连接。
在此，在阱区域30与虚设感测阱区域32之间，形成有作为漂移层20的一部分的n型的第5离开区域25。在感测阱区域31与虚设感测阱区域32之间，也形成有作为漂移层20的一部分的n型的第5离开区域25。虚设感测阱区域32是第3阱区域。
另外，从活性区域101到虚设感测区域103、活性感测区域102，在栅极绝缘膜50、栅极电极60或者场绝缘膜51上，形成有由氧化硅构成的层间绝缘膜55。
虽然未图示，活性区域101的栅极电极60和活性感测区域的栅极电极60相互连接，它们经由设置于层间绝缘膜55的栅极接触孔(未图示)与图1所示的栅极焊盘82电连接。
在图3的剖面图中，在活性区域101源极电极81经由第1接触孔90与欧姆电极70和第1离开区域21接触。在活性感测区域102感测焊盘83经由第2接触孔91与感测欧姆电极71和第3离开区域23接触。在虚设感测区域103感测焊盘83经由第3接触孔92与虚设感测阱区域32接触。
另外，源极电极81、感测焊盘83以及栅极焊盘82由Al等相同的电极材料形成。
进而，在半导体基板10的背面侧形成有漏极电极84。
接下来，说明作为本实施方式的碳化硅半导体装置的SBD内置SiC-MOSFET的制造方法。
首先，在第1主面的面方位是具有倾斜角的(0001)面、且具有4H的多型的、由n型且低电阻的碳化硅构成的半导体基板10之上，通过化学气相沉积法(chemical VaporDeposition：CVD法)，以1×1014以上且1×1017cm-3以下的杂质浓度，使由n型、5μm以上且100μm以下的厚度的碳化硅构成的漂移层20外延生长。
接着，在漂移层20的表面的预定的区域中通过光致抗蚀剂等形成注入掩模，对作为p型的杂质的Al(铝)进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5μm以上且3μm以下程度。另外，离子注入的Al的杂质浓度是1×1017cm-3以上且1×1019cm-3以下的范围，高于漂移层20的杂质浓度。之后，去除注入掩模。通过本工序注入Al离子的区域成为阱区域30、感测阱区域31以及虚设感测阱区域32。
同样地，通过在预定的区域以比阱区域30的杂质浓度高的杂质浓度对Al进行离子注入，形成阱接触区域35和感测接触区域36。
接着，以使阱区域30以及感测阱区域31的内侧的预定的部位开口的方式通过光致抗蚀剂等形成注入掩模，对作为n型的杂质的N(氮)进行离子注入。N的离子注入深度比阱区域30的厚度浅。另外，离子注入的N的杂质浓度是1×1018cm-3以上且1×1021cm-3以下的范围，超过阱区域30的p型的杂质浓度。在本工序中注入N的区域中的呈现n型的区域成为源极区域40以及感测源极区域41。
接下来，通过热处理装置，在氩(Ar)气等惰性气体气氛中，在1300到1900℃的温度下，进行30秒到1小时的退火。通过该退火，使离子注入的N以及Al电活性化。
接着，使用CVD法、光刻技术等，在与形成有阱区域30、感测阱区域31的区域大致对应的区域以外的区域的半导体层之上，形成膜厚为0.5μm以上且2μm以下的由氧化硅构成的场绝缘膜51。在虚设感测阱区域32上也形成场绝缘膜51。
接下来，对未被场绝缘膜51覆盖的碳化硅表面进行热氧化来形成期望的厚度的作为栅极绝缘膜50的氧化硅膜。接着，在栅极绝缘膜50和场绝缘膜51之上，通过减压CVD法形成具有导电性的多结晶硅膜，对其进行构图，从而形成栅极电极60。接下来，通过减压CVD法形成由氧化硅构成的层间绝缘膜55。接着，形成贯通层间绝缘膜55和栅极绝缘膜50而到达活性区域101内的阱接触区域35和源极区域40的第1接触孔90、到达虚设感测区域103内的虚设感测阱区域32的第3接触孔92以及到达活性感测区域102的感测接触区域36和感测源极区域41的第2接触孔91。
接下来，在通过溅射法等形成以Ni为主成分的金属膜之后，进行600℃以上且1000℃以下的温度的热处理，使以Ni为主成分的金属膜和第1接触孔90内、第2接触孔91内的碳化硅层反应，在碳化硅层与金属膜之间形成硅化物。接着，通过湿蚀刻去除反应而成的硅化物以外的残留的金属膜。由此，形成欧姆电极70以及感测欧姆电极71。
接着，在半导体基板10的背面(第2主面)形成以Ni为主成分的金属膜并进行热处理，从而在半导体基板10的背侧形成背面欧姆电极(未图示)。
接下来，使用利用光致抗蚀剂等的构图，去除形成栅极焊盘82的区域或者其附近的成为栅极电极60上的栅极接触孔(未图示)的位置的层间绝缘膜55。
接着，通过溅射法等，沉积与漂移层20肖特基连接的金属膜，使用利用光致抗蚀剂等的构图，在第1接触孔90内的第1离开区域21和欧姆电极70之上以及层间绝缘膜55上形成源极电极81。源极电极81无需由1种金属构成，也可以是Al和Ti等的层叠膜等层叠2种以上的金属而成的例子。另外，也可以仅在与第1离开区域21、第3离开区域23等n型的区域肖特基连接的部位应用不同的材料的电极。与该源极电极81的形成同时，在栅极接触孔内的栅极电极60上形成与源极电极81电分离的栅极焊盘82，在第2接触孔91内的第3离开区域23和感测欧姆电极71之上形成与源极电极81电分离的感测焊盘83。
进而，如果在形成于基板的背面的背面欧姆电极(未图示)的表面形成作为金属膜的漏极电极84，则图1～3所示的本实施方式的碳化硅半导体装置完成。
接下来，说明本公开的本实施方式的碳化硅半导体装置的主要是回流动作的情况。
说明本公开的碳化硅半导体装置的电路图。图4是本公开的碳化硅半导体装置及其周边的结构的电路图。在此，在活性区域101，配置具有源极电极81、漏极电极84以及栅极焊盘82的端子的MOSFET，在活性感测区域102，配置具有感测焊盘83、漏极电极84以及栅极焊盘82的端子的感测用的MOSFET。感测焊盘83与外部的电流计连接。通过使栅极焊盘82的电压变动，进行MOSFET的导通/截止。与MOSFET反并联地连接的二极管是将MOSFET的体二极管和内置的SBD合起来的结构。
在回流动作中，相对源极电压(源极电极81的电压)，漏极电压(漏极电极84的电压)变低，在源极/漏极之间产生几V的电压。在活性区域101，在第1离开区域21与源极电极81之间，形成有在比由阱区域30和漂移层20构成的体二极管低的电压下导通的SBD，所以原则上在SBD中流过回流电流，在阱区域30中不流过回流电流。
在活性感测区域102，感测源极电压(感测焊盘83的电压)也成为相比于漏极电压更接近源极电压的值，所以在活性感测区域102中也与活性区域101同样地，在第3离开区域23与感测焊盘83之间形成SBD，原则上在SBD中流过回流电流，在回流动作时在感测阱区域31中不流过回流电流。
在虚设感测区域103，在该构造中未形成SBD，但虚设感测阱区域32不与源极电极81欧姆连接，而与感测焊盘83肖特基连接，所以在回流动作时也不会从源极电极81或者感测焊盘83经由虚设感测阱区域32向漏极电极84流过电流。即，抑制在虚设感测阱区域32与漂移层20之间的pn结中流过正向电流。
这样，在本实施方式的碳化硅半导体装置中，在具有电流感测功能的SBD内置MOSFET中，不使电流感测用的感测焊盘的下部全部成为活性感测区域而能够防止由于感测电流引起的无效电流增加，进而，通过将设置于活性区域与感测区域之间的虚设感测区域内的虚设感测阱区域既不连接到源极电位也不连接到感测源极电位，能够抑制在回流动作时在pn二极管中流过正向电流而发生通电劣化。
因此，根据本实施方式的碳化硅半导体装置，不会增加由于感测电流引起的无效电流，而能够抑制通电劣化。另外，设置有虚设感测区域，所以无需使感测电流的电流计成为大容量的器件而能够用小容量的电流计高精度地测定感测电流，在该意义下也能够提高元件的可靠性。
在作为本实施方式的碳化硅半导体装置的SiC-MOSFET中，如在图3中其剖面图所示，在虚设感测阱区域32上的栅极绝缘膜50和场绝缘膜51上形成有栅极电极60，但虚设感测阱区域32上的构造也可以是其他构造。
图5是本实施方式的碳化硅半导体装置的其他方式的剖面图。在图5中，在虚设感测阱区域32上形成有栅极绝缘膜50，在虚设感测阱区域32上未形成栅极电极60。通过成为该构造，能够抑制虚设感测阱区域32的电位由于通过导通/截止变动的栅极电极60的电位而变动，在该方面能够进一步提高可靠性。
图6是本实施方式的碳化硅半导体装置的其他方式的剖面图。除了图5的构造以外，在虚设感测阱区域32的上层部形成有由碳化硅构成的n型的低电阻层42。在此，在虚设感测阱区域32上形成有虚设感测欧姆电极72，经由第3接触孔92将低电阻层42和感测焊盘83欧姆连接。n型的低电阻层42的杂质浓度是与源极区域40相同的1×1018以上且1×1021cm-3以下的范围即可。
在此，感测焊盘83与n型的低电阻层42欧姆连接，与p型的虚设感测阱区域32未欧姆连接。另外，通过有低电阻层42，能够降低在开关动作时在虚设感测阱区域32内产生的电压。
另外，也可以虚设感测阱区域32上完全用绝缘膜覆盖。图7是本实施方式的碳化硅半导体装置的其他方式的剖面图。在图7中，虚设感测阱区域32的上部用栅极绝缘膜50或者场绝缘膜51覆盖，虚设感测阱区域32与源极电极80和感测焊盘83都未连接。因此，通过本构造，也能够提供能够在防止碳化硅半导体装置发生通电劣化的同时对感测源极电极连接能够测定微小电流的电流计而高精度地测定感测电流的碳化硅半导体装置以及电力变换装置。
实施方式2.
作为本实施方式的碳化硅半导体装置的SiC-MOSFET在实施方式1的SiC-MOSFET的虚设感测阱区域32上形成有栅极/感测源极间电容的方面不同。其他方面与实施方式1相同，所以省略详细的说明。
图8是本实施方式的碳化硅半导体装置的SiC-MOSFET的剖面图。在图8中，在虚设感测阱区域32上形成有栅极绝缘膜50，在栅极绝缘膜50之上形成有栅极电极60。虚设感测阱区域32在纸面纵深方向的某个部位与感测焊盘83肖特基连接(未图示)。栅极电极60既可以除了肖特基连接部位以外形成于虚设感测阱区域32上的全部区域上，也可以如在图9中其剖面图所示，形成于虚设感测阱区域32上的一部分上。
根据本实施方式的碳化硅半导体装置的SiC-MOSFET，能够在栅极焊盘82与感测焊盘83之间附加电容，所以能够增加静电耐量，能够提高元件的可靠性。
另外，本实施方式的碳化硅半导体装置的SiC-MOSFET也可以如在图10中其剖面示意图所示，在虚设感测阱区域32的上层部形成低电阻且n型的低电阻层42。通过夹着栅极绝缘膜50与栅极电极60对置地配置低电阻层42，能够进一步增大栅极/感测源极间电容，能够进一步减小由于栅极电压引起的电容变动。
进而，也可以如在图11中其剖面图所示，在虚设感测阱区域32形成SBD。在图11中，作为在俯视时形成于虚设感测阱区域32的内部的漂移层20的一部分的第6离开区域26和第3接触孔92内的感测焊盘83肖特基连接。通过在虚设感测阱区域32内形成SBD，能够进一步降低虚设感测区域103发生通电劣化。
另外，也可以如在图12中其剖面图所示，使形成于虚设感测阱区域32的上层部的n型的低电阻层42和第3接触孔92内的感测焊盘83欧姆连接，使低电阻层42和栅极电极60隔着栅极绝缘膜50对置。通过该构造，能够原样地增加栅极/感测源极间电容，防止发生通电劣化。
实施方式3.
在作为本实施方式的碳化硅半导体装置的SiC-MOSFET中，活性区域101以及活性感测区域102的MOSFET为沟槽型的方面与实施方式1、2不同。其他方面与实施方式1、2相同，所以省略详细的说明。
图13是本实施方式的碳化硅半导体装置的SiC-MOSFET的剖面图。在图13中，在活性区域101，形成有贯通形成于n型的漂移层20的表层部的p型的阱区域30、n型的源极区域40而到达漂移层20的第1沟槽94，在第1沟槽94内隔着栅极绝缘膜50形成有栅极电极60。在阱区域30的一部分形成有阱接触区域35，在阱接触区域35上和源极区域40上的欧姆电极70之上形成有源极电极81。由它们形成沟槽MOSFET。
阱区域30与阱区域30之间的n型的第1离开区域21是漂移层20的一部分，与形成于其上的源极电极81肖特基连接而形成有SBD。
在活性感测区域102，形成有贯通形成于n型的漂移层20的表层部的p型的感测阱区域31、n型的感测源极区域41而到达漂移层20的第2沟槽95，在第2沟槽95内隔着栅极绝缘膜50形成有栅极电极60。在栅极电极60之上形成有层间绝缘膜55。在感测阱区域31的一部分形成有感测接触区域36，在感测接触区域36上和感测源极区域41上的感测欧姆电极71之上形成有感测焊盘83。由它们形成沟槽MOSFET。感测阱区域31与感测阱区域31之间的n型的第3离开区域23是漂移层20的一部分，与形成于其上的感测焊盘83肖特基连接而形成有SBD。
在活性区域101与活性感测区域102之间的虚设感测区域103，在漂移层20的表层部形成p型的虚设感测阱区域32的情况与实施方式1相同。在虚设感测阱区域32上以覆盖虚设感测阱区域32整体的方式形成有层间绝缘膜55。
作为本实施方式的碳化硅半导体装置的SiC-MOSFET的制造方法除了用一般的制造方法制造沟槽MOSFET以外，与作为实施方式1的碳化硅半导体装置的SiC-MOSFET的制造方法相同，所以省略详细的说明。活性区域101的第1沟槽94和活性感测区域102的第2沟槽95也可以同时形成。
在作为本实施方式的碳化硅半导体装置的SiC-MOSFET中，也不会增加由于感测电流引起的无效电流而能够抑制通电劣化。
此外，也可以在作为本实施方式的碳化硅半导体装置的SiC-MOSFET的虚设感测阱区域32，如在图14中其剖面图所示，隔着栅极绝缘膜设置栅极电极60。在虚设感测阱区域32的上层部形成有低电阻且n型的低电阻层42，低电阻层42和第3接触孔92内的感测焊盘83经由虚设感测欧姆电极72欧姆连接，低电阻层42和栅极电极60隔着栅极绝缘膜50对置。虚设感测阱区域32与实施方式1同样地与感测焊盘83不欧姆连接。通过采用图14的构造，能够增大栅极/感测源极间电容，进一步提高元件的可靠性。另外，也可以如在图15中其剖面图所示，分割虚设感测阱区域32，在各个虚设感测阱区域32上设置栅极绝缘膜50和栅极电极60，设置虚设感测阱区域32之间的n型的第7离开区域27和感测焊盘83肖特基连接的SBD。在此，也可以具有使活性区域101的反复周期和虚设感测区域103的反复周期相同的单元构造。
在此，虚设感测阱区域32也与源极电极81、感测焊盘83中的任意一个都未欧姆连接。
另外，肖特基二极管也可以设置于与沟槽MOS的沟槽独立地设置的沟槽内。图16是作为本实施方式的碳化硅半导体装置的SiC-MOSFET的其他方式的剖面图。在图16的构造的SiC-MOSFET中，在活性区域101以及活性感测区域102，分别形成有MOSFET用沟槽和肖特基二极管用的沟槽。活性区域101的肖特基二极管用的沟槽是第3沟槽96，活性感测区域102的肖特基二极管用的沟槽是第4沟槽97。
在活性区域101，以贯通阱区域30和源极区域40而到达漂移层20的方式形成有形成MOSFET的栅极沟槽(第1沟槽)94，在栅极沟槽(第1沟槽)94内隔着栅极绝缘膜50形成有栅极电极60。形成肖特基二极管的肖特基沟槽(第3沟槽)96形成于漂移层20。
在活性感测区域102，以贯通感测阱区域31和感测源极区域41而到达漂移层20的方式形成有形成MOSFET的栅极沟槽(第2沟槽)95，在栅极沟槽(第2沟槽)95内隔着栅极绝缘膜50形成有栅极电极60。形成肖特基二极管的肖特基沟槽(第4沟槽)97形成于漂移层20。
在虚设感测区域103，虚设感测阱区域32形成于漂移层20的上层部，既可以其上部全域用层间绝缘膜55覆盖，也可以仅一部分用层间绝缘膜55覆盖。在虚设感测阱区域32与源极电极81或者感测焊盘83接触的情况下，与它们形成肖特基结。虚设感测阱区域32与源极电极81和感测焊盘83中的任意一个都不欧姆连接，所以在回流动作时也不会从源极电极81或者感测焊盘83经由虚设感测阱区域32向漏极电极84流过电流。即，抑制在虚设感测阱区域32与漂移层20之间的pn结中流过正向电流。
在此，在虚设感测区域103，也可以如在图17中其剖面图所示，在虚设感测阱区域32上隔着栅极绝缘膜50设置栅极电极60。在虚设感测阱区域32的上层部形成有低电阻且n型的低电阻层42，低电阻层42和第3接触孔92内的感测焊盘83欧姆连接，低电阻层42和栅极电极60隔着栅极绝缘膜50对置。此外，虚设感测阱区域32与实施方式1同样地与感测焊盘83不欧姆连接。由此，能够增加栅极/感测源极间电容，所以能够增加静电耐量，能够提高元件的可靠性。
进而，在虚设感测区域103，也可以设置沟槽型的肖特基沟槽(第5沟槽)98。图18是本实施方式的碳化硅半导体装置的剖面图。在图18中，在虚设感测区域103内隔开间隔形成虚设感测阱区域32，在虚设感测阱区域32之间形成肖特基沟槽(第5沟槽)98。在肖特基沟槽(第5沟槽)98内形成感测焊盘83，感测焊盘83与漂移层20肖特基连接。根据图18的构造，在虚设感测阱区域32也能够形成大面积的肖特基二极管，能够进一步降低虚设感测区域103发生通电劣化。
另外，图19是本实施方式的其他实施方式的碳化硅半导体装置的剖面图。在图19中，在虚设感测阱区域32内形成未贯通虚设感测阱区域32的沟槽(第6沟槽)99，在该沟槽内隔着栅极绝缘膜50形成有栅极电极60。在虚设感测阱区域32的上层部以及沟槽(第6沟槽)99的底部，形成有n型的低电阻层42，隔着栅极绝缘膜50与栅极电极60对置。在将第6沟槽99的深度设计成与第1至第4沟槽同等的程度的情况下，虚设感测阱区域32必须形成得比其他阱区域更深，其既可以在形成第6沟槽99前通过高能量的离子注入进行，也可以在形成第6沟槽99后进行对沟槽面附加倾斜的离子注入来形成。低电阻层42既可以与虚设感测阱区域32同样地形成至深部，也可以与其他源极区域40同时形成到相同的深度。
根据图19的构造的碳化硅半导体装置，能够进一步增大附加到栅极电极60的栅极/感测源极间电容，所以能够增加静电耐量，能够进一步提高元件的可靠性。
图20是本实施方式的其他构造的碳化硅半导体装置的剖面图。在图20的构造的碳化硅半导体装置中，在虚设感测区域103，不夹着肖特基区域连续形成有多个与栅极沟槽(第6沟槽)同样的构造的方面与图19不同。在这样的构造的碳化硅半导体装置中，能够进一步增大附加到栅极电极60的栅极/感测源极间电容，所以能够增加静电耐量，能够进一步提高元件的可靠性。
在实施方式1～3中，说明了使虚设感测阱区域32主要与感测焊盘83肖特基连接或者pn接合的例子，但虚设感测阱区域32也可以与源极电极81肖特基连接或者pn接合。
此外，在实施方式1～3中，活性区域101与虚设感测区域103之间以及活性感测区域102与虚设感测区域103之间成为与漂移层20相同的杂质浓度，但也可以使这些区域的n型杂质浓度高于漂移层20。另外，也可以在活性区域101与虚设感测区域103之间以及活性感测区域102与虚设感测区域103之间的漂移层20的上部形成源极电极81或者感测焊盘83，使漂移层20与源极电极81或者感测焊盘83的电极之间肖特基连接。进而，也可以例如如图12所示，用膜厚比栅极绝缘膜50大的场绝缘膜51等绝缘膜，覆盖活性区域101与虚设感测区域103之间以及活性感测区域102与虚设感测区域103之间的漂移层20的上部。
另外，在实施方式1～3中，作为p型杂质使用了铝(Al)，但p型杂质也可以是硼(B)或者镓(Ga)。n型杂质也可以并非氮(N)而是磷(P)。在实施方式1～4中说明的MOSFET中，栅极绝缘膜无需一定为SiO2等的氧化膜，也可以是氧化膜以外的绝缘膜或者氧化膜以外的绝缘膜和氧化膜的组合。另外，主要示出了作为栅极绝缘膜50使用了对碳化硅进行热氧化而成的氧化硅的例子，但也可以是利用CVD法的沉积膜的氧化硅。另外，在上述实施方式中，使用具体的例子说明了结晶构造、主面的面方位、倾斜角以及各注入条件等，但应用范围不限于这些数值范围。进而，在上述实施方式中，说明了所谓纵型MOSFET的碳化硅半导体装置，但还能够应用于具有超级结构造的MOSFET。
实施方式4.
本实施方式是将上述实施方式1～3所涉及的碳化硅半导体装置应用于电力变换装置的例子。本公开不限定于特定的电力变换装置，但以下，作为实施方式4，说明将本公开应用于三相的逆变器的情况。
图21示出应用本实施方式的电力变换装置的电力变换系统的结构的框图。
图21所示的电力变换系统由电源150、电力变换装置200、负载300构成。电源150是直流电源，对电力变换装置200供给直流电力。电源100能够由各种例子构成，例如，既能够由直流体系、太阳能电池、蓄电池构成，也可以由与交流体系连接的整流电路、AC/DC转换器构成。另外，电源150也可以由将从直流体系输出的直流电力变换为预定的电力的DC/DC转换器构成。
电力变换装置200是连接于电源150与负载300之间的三相的逆变器，将从电源150供给的直流电力变换为交流电力，对负载300供给交流电力。如图18所示，电力变换装置200具备：主变换电路201，将直流电力变换为交流电力而输出；驱动电路202，输出驱动主变换电路201的各开关元件的驱动信号；以及控制电路203，将控制驱动电路202的控制信号输出给驱动电路202。
驱动电路202通过使栅极电极的电压和源极电极的电压成为同电位，对常断型的各开关元件进行截止控制。
负载300是通过从电力变换装置200供给的交流电力驱动的三相的电动机。此外，负载300不限于特定的用途，是搭载于各种电气设备的电动机，例如被用作面向混合动力汽车、电动汽车、铁路车辆、电梯或者空调设备的电动机。
以下，详细说明电力变换装置200。主变换电路201具备开关元件和回流二极管(未图示)，通过开关元件开关，将从电源150供给的直流电力变换为交流电力，供给到负载300。主变换电路201的具体的电路结构有各种例子，但本实施方式的主变换电路201是2电平的三相全桥电路，能够由6个开关元件和与各个开关元件反并联的6个回流二极管构成。在主变换电路201的各开关元件中，应用上述实施方式1～6中的任意实施方式所涉及的碳化硅半导体装置。关于6个开关元件，针对每2个开关元件串联连接而构成上下支路，各上下支路构成全桥电路的各相(U相、V相、W相)。而且，各上下支路的输出端子、即主变换电路201的3个输出端子与负载300连接。
驱动电路202生成驱动主变换电路201的开关元件的驱动信号，供给到主变换电路201的开关元件的控制电极。具体而言，依照来自后述控制电路203的控制信号，将使开关元件成为导通状态的驱动信号和使开关元件成为截止状态的驱动信号输出给各开关元件的控制电极。在将开关元件维持为导通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(导通信号)，在将开关元件维持为截止状态的情况下，驱动信号成为开关元件的阈值电压以下的电压信号(截止信号)。
控制电路203以对负载300供给期望的电力的方式控制主变换电路201的开关元件。具体而言，根据应供给到负载300的电力，计算主变换电路201的各开关元件应成为导通状态的时间(导通时间)。例如，能够通过根据应输出的电压调制开关元件的导通时间的PWM控制，控制主变换电路201。而且，以在各时间点向应成为导通状态的开关元件输出导通信号，向应成为截止状态的开关元件输出截止信号的方式，向驱动电路202输出控制指令(控制信号)。驱动电路202依照该控制信号，向各开关元件的控制电极输出导通信号或者截止信号作为驱动信号。
在本实施方式所涉及的电力变换装置中，作为主变换电路201的开关元件应用实施方式1～3所涉及的碳化硅半导体装置，所以能够实现低损耗并且提高高速开关的可靠性的电力变换装置。
在本实施方式中，说明了将本公开应用于2电平的三相逆变器的例子，但本公开不限于此，能够应用于各种电力变换装置。在本实施方式中，设为2电平的电力变换装置，但也可以是3电平、多电平的电力变换装置，在对单相负载供给电力的情况下，也可以将本公开应用于单相的逆变器。另外，在对直流负载等供给电力的情况下，还能够将本公开应用于DC/DC转换器、AC/DC转换器。
另外，应用本公开的电力变换装置不限定于上述负载是电动机的情况，例如，既能够用作放电加工机、激光加工机或者感应加热烹调器、非接触器供电系统的电源装置，进而也能够用作太阳能发电系统、蓄电系统等的功率调节器。

Claims (13)

1.一种碳化硅半导体装置，其特征在于，
所述碳化硅半导体装置具有形成于活性区域(101)与活性感测区域(102)之间的虚设感测区域(103)，
所述碳化硅半导体装置具备：
第1导电类型的碳化硅的半导体基板(10)；
第1导电类型的漂移层(20)，形成于所述半导体基板(10)上；
第2导电类型的第1阱区域(30)，在所述活性区域(101)的所述漂移层(20)设置有多个；
多个第1导电类型的第1离开区域(21)，与各个所述第1阱区域(30)邻接地形成；
第1欧姆电极(70)，设置于所述第1阱区域(30)上；
第1导电类型的源极区域(40)，形成于所述第1阱区域(30)的表层部；
源极电极(81)，与所述第1离开区域(21)相接地设置，与所述第1离开区域(21)肖特基连接并且与所述第1欧姆电极(70)电连接；
第2导电类型的第2阱区域(31)，离开所述第1阱区域(30)地设置于所述活性感测区域(102)的所述漂移层的表层；
多个第1导电类型的第3离开区域(23)，与各个所述第2阱区域(31)邻接地形成；
第2欧姆电极(71)，设置于所述第2阱区域(31)上；
感测焊盘(83)，与所述第3离开区域(23)相接地设置，与所述第3离开区域(23)肖特基连接并且与所述第2欧姆电极(71)电连接，形成于所述活性感测区域(102)和虚设感测区域(103)；
第1导电类型的感测源极区域(41)，形成于所述第2阱区域(31)的表层部；
栅极绝缘膜(50)，与所述第1阱区域(30)和所述第2阱区域(31)相接地形成；
栅极电极(60)，隔着所述栅极绝缘膜(50)与所述第1阱区域(30)和所述第2阱区域(31)对置地形成；
栅极焊盘(82)，与所述栅极电极(60)电连接；以及
第2导电类型的第3阱区域(32)，在所述第1阱区域(30)与所述第2阱区域(31)之间的虚设感测区域(103)内的所述漂移层(20)的表层离开所述第1阱区域(30)和所述第2阱区域(31)地形成，与所述源极电极(81)和所述感测焊盘(83)中的任意一个都不欧姆连接。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述第3阱区域(32)与所述感测焊盘(83)肖特基连接。
3.根据权利要求1所述的碳化硅半导体装置，其特征在于，
在所述第3阱区域(32)的上层部具有第1导电类型的低电阻层(42)，所述低电阻层(42)与所述感测焊盘(83)欧姆连接。
4.根据权利要求1至3中的任意一项所述的碳化硅半导体装置，其特征在于，
在俯视时在所述第3阱区域(32)内具有第1导电类型的第4离开区域(24)，所述第4离开区域(24)和所述感测焊盘(83)肖特基连接。
5.根据权利要求1至4中的任意一项所述的碳化硅半导体装置，其特征在于，
所述碳化硅半导体装置具有与所述第3阱区域(32)相接的所述栅极绝缘膜(50)，所述碳化硅半导体装置具备和与所述第3阱区域(32)相接的所述栅极绝缘膜(50)相接的所述栅极电极(60)。
6.根据权利要求1至5中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述活性区域(101)以及所述活性感测区域(102)，在所述第1阱区域(30)上隔着所述栅极绝缘膜(50)形成有所述栅极电极(60)。
7.根据权利要求1至5中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述活性区域(101)，与贯通所述源极区域(40)和所述第1阱区域(30)的第1沟槽(94)相接地形成有所述栅极绝缘膜(50)，在所述活性感测区域(102)，与贯通所述感测源极区域(41)和所述第2阱区域(31)的第2沟槽(95)相接地形成有所述栅极绝缘膜(50)。
8.根据权利要求7所述的碳化硅半导体装置，其特征在于，
在所述活性区域(101)，形成于与所述第1沟槽(94)独立地设置的第3沟槽(96)内的所述源极电极(81)与所述第1离开区域(21)肖特基连接，在所述活性感测区域(102)，形成于与所述第2沟槽(95)独立地设置的第4沟槽(97)内的所述感测焊盘(83)与所述第3离开区域(23)肖特基连接。
9.根据权利要求1至8中的任意一项所述的碳化硅半导体装置，其特征在于，
所述虚设感测区域(103)具有与所述活性区域(101)相同的反复周期的单元构造。
10.根据权利要求9所述的碳化硅半导体装置，其特征在于，
在所述虚设感测区域(103)内具有第5沟槽(98)，形成于所述第5沟槽(98)内的所述感测焊盘(83)与所述漂移层(20)肖特基连接。
11.根据权利要求9或者10所述的碳化硅半导体装置，其特征在于，
在所述虚设感测区域(103)内具有第6沟槽(99)，在所述第6沟槽(99)内隔着所述栅极绝缘膜(50)形成有所述栅极电极(60)。
12.根据权利要求11所述的碳化硅半导体装置，其特征在于，
所述第6沟槽(99)不与所述漂移层(20)相接。
13.一种电力变换装置，具备：
主变换电路(201)，具有权利要求1至12中的任意一项所述的碳化硅半导体装置，该主变换电路(201)将输入的电力变换而输出；
驱动电路(202)，通过使所述碳化硅半导体装置的所述栅极电极(60)的电压与所述源极电极(81)的电压相同而进行截止动作，将驱动所述碳化硅半导体装置的驱动信号输出给所述碳化硅半导体装置；以及
控制电路(203)，将控制所述驱动电路(202)的控制信号输出给所述驱动电路(202)。
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