以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
<半導体装置>
本発明の一実施の形態である半導体装置を、図面を参照して説明する。本実施の形態の半導体装置は、SiCからなる縦型MISFETを備えたものである。
図1は、実施の形態1の半導体装置の要部断面図である。図2は、実施の形態1の半導体装置の上面図である。図1は、図2のA−A線に沿った断面図である。なお、図2においては、理解を簡単にするために、ソース電極20(図1参照)および層間絶縁膜23(図1参照)を除去した(透視した)状態を図示している。また、図2においては、理解を簡単にするために、n−型エピタキシャル層12、p型ボディ領域13、n+型ソース領域14のうち、第1ゲート電極19または第2ゲート電極22に覆われた部分を破線により図示している。さらに、図2においては、理解を簡単にするために、層間絶縁膜23(図1参照)に形成されたソースコンタクト孔(開口部)24の底面の外周を二点鎖線により図示している。
図1および図2に示すように、本実施の形態1の半導体装置である縦型MISFET50は、n+型SiC基板10、ドレイン電極11、n−型エピタキシャル層12、p型ボディ領域13、n+型ソース領域14、p+型ボディコンタクト領域15を有する。また、縦型MISFET50は、第1ゲート絶縁膜18、第1ゲート電極19、ソース電極20、第2ゲート絶縁膜21および第2ゲート電極22を有する。
n+型SiC基板10は、例えば窒素(N)やリン(P)などのn型不純物を導入した炭化珪素(SiC)からなるn型半導体基板(第1導電型の半導体基板)である。n+型SiC基板10の不純物濃度は、比較的高濃度であり、例えば1×1018〜1×1021cm−3程度とすることができる。また、n+型SiC基板10の厚さを、例えば50〜500μm程度とすることができる。
ドレイン電極11は、n+型SiC基板10の下面に形成された電極である。ドレイン電極11は、n+型SiC基板10と電気的に接続されている。ドレイン電極11として、例えばチタン(Ti)、ニッケル(Ni)、金(Au)などを積層した導電膜を用いることができる。このような導電膜を用いることで、ドレイン電極11とn+型SiC基板10とを、低抵抗で電気的に接続することができる。
なお、本願明細書では、ある基板の下面に、または、ある層の下面に形成されているということは、その基板の下面よりも下側に、または、その層の下面よりも下側に形成されていることを含むものとする。
n−型エピタキシャル層12は、n+型SiC基板10の上面に形成されており、例えば窒素(N)やリン(P)などのn型不純物を導入した炭化珪素(SiC)からなるn型半導体層(第1導電型の半導体層)である。n−型エピタキシャル層12の不純物濃度は、n+型SiC基板10の不純物濃度よりも低濃度であり、例えば1×1014〜1×1017cm−3程度とすることができる。また、n−型エピタキシャル層12の厚さを、例えば5〜50μm程度とすることができる。
n−型エピタキシャル層12を、例えばエピタキシャル成長法により形成することができる。あるいは、例えばイオン注入法によりアルミニウム(Al)やホウ素(B)などのp型不純物をn+型SiC基板10の全面に注入し、n+型SiC基板10のn型不純物の不純物濃度を低下させる方法により、n−型エピタキシャル層12を形成することもできる(以下の実施の形態においても同様)。
なお、本願明細書では、ある基板の上面に、または、ある層の上面に形成されているということは、その基板の上面よりも上側に、または、その層の上面よりも上側に形成されていることを含むものとする。
p型ボディ領域13は、n−型エピタキシャル層12の上層部に形成されており、例えばアルミニウム(Al)やホウ素(B)などのp型不純物が拡散した炭化珪素(SiC)からなるp型半導体領域(第2導電型の半導体領域)である。p型ボディ領域13の不純物濃度を例えば1×1016〜1×1018cm−3程度とすることができる。また、p型ボディ領域13の厚さを、例えば1〜2μm程度とすることができる。
n+型ソース領域14は、p型ボディ領域13の上層部に形成されており、例えば窒素(N)やリン(P)などのn型不純物を導入した炭化珪素(SiC)からなるn型半導体領域(第1導電型の半導体領域)である。n+型ソース領域14の不純物濃度は、n−型エピタキシャル層12の不純物濃度よりも高濃度であり、例えば1×1018〜1×1021cm−3程度とすることができる。また、n+型ソース領域14の厚さを、例えば100〜500nm程度とすることができる。
p+型ボディコンタクト領域15は、p型ボディ領域13の上層部に形成されており、例えばアルミニウム(Al)やホウ素(B)などのp型不純物が拡散した炭化珪素(SiC)からなるp型半導体領域(第2導電型の半導体領域)である。p+型ボディコンタクト領域15の不純物濃度は、p型ボディ領域13の不純物濃度よりも高濃度であり、例えば1×1018〜1×1021cm−3程度とすることができる。また、p+型ボディコンタクト領域15の厚さを、例えば100〜500nm程度とすることができる。
n−型エピタキシャル層12の上層部であって、隣り合う2つのp型ボディ領域13に挟まれた領域はJFET(Junction Field Effect Transistor)領域16である。また、p型ボディ領域13の上層部であって、n+型ソース領域14とJFET領域16とに挟まれた部分、すなわち、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分は、チャネル領域17である。
第1ゲート絶縁膜18は、p型ボディ領域13の上層部であって、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分の上面、すなわち、チャネル領域17の上面に、形成された絶縁膜である。第1ゲート絶縁膜18は、例えば酸化シリコン(SiO2)、酸窒化シリコン(SiON)、酸化アルミニウム(Al2O3)または酸化ハフニウム(HfO2)などからなり、例えば熱酸化法やCVD(Chemical Vapor Deposition)法などにより形成されている。また、第1ゲート絶縁膜18の厚さを、例えば数十nm程度とすることができる。
第1ゲート電極19は、第1ゲート絶縁膜18上に形成された電極である。また、第1ゲート電極19は、p型ボディ領域13の上層部であって、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分の上面、すなわち、チャネル領域17の上面に、第1ゲート絶縁膜18を介して形成された電極である。第1ゲート電極19は、例えばポリシリコンなどからなり、例えばCVD法などにより形成された導電膜である。
ソース電極20は、n+型ソース領域14の上面に形成された電極である。ソース電極20として、例えばチタン(Ti)やアルミニウム(Al)などからなる導電膜を用いることができる。このような導電膜を用いることで、ソース電極20とn+型ソース領域14とを、低抵抗で電気的に接続することができる。
第2ゲート絶縁膜21は、p+型ボディコンタクト領域15の上面に形成された絶縁膜である。第2ゲート絶縁膜21は、例えば酸化シリコン(SiO2)、酸窒化シリコン(SiON)、酸化アルミニウム(Al2O3)、または、例えば酸化ハフニウム(HfO2)などの高誘電率材料からなり、例えば熱酸化法やCVD法などにより形成されている。また、第2ゲート絶縁膜21の厚さを、例えば数十nm程度とすることができる。
第2ゲート電極22は、第2ゲート絶縁膜21上に形成された電極である。また、第2ゲート電極22は、p+型ボディコンタクト領域15の上面に第2ゲート絶縁膜21を介して形成された電極である。第2ゲート電極22は、例えばポリシリコンなどからなり、例えばCVD法などにより形成された導電膜である。
本実施の形態1では、図2に示すように、第2ゲート電極22は、第1ゲート電極19と電気的に接続されている。なお、第2ゲート電極22は、図1に示す断面よりも奥側(または手前側)の位置で、第1ゲート電極19と接続されている。
第1ゲート電極19上および第2ゲート電極22上には、層間絶縁膜23が形成されており、層間絶縁膜23上には、ソース電極20が形成されている。ソース電極20のうち層間絶縁膜23上の部分と、第1ゲート電極19および第2ゲート電極22のうち層間絶縁膜23に覆われた部分とは、直接接していない。層間絶縁膜23の材料として、例えばPSG(Phospho Silicate Glass)または酸化シリコンなどを用いることができる。
層間絶縁膜23には、n+型ソース領域14上の領域に、ソースコンタクト孔(開口部)24が形成されている。ソースコンタクト孔(開口部)24の底面には、n+型ソース領域14の上面が露出している。ソース電極20は、層間絶縁膜23上に、および、ソースコンタクト孔(開口部)24の底面および内壁を覆うように、形成されている。このような構造により、ソース電極20は、層間絶縁膜23に形成されたソースコンタクト孔(開口部)24を介して、n+型ソース領域14と電気的に接続されている。
<半導体装置の動作>
続いて、本実施の形態1の半導体装置である縦型MISFET50の動作について説明する。
図3は、図1において、縦型MISFETがオン状態のときに電子が流れる経路を模式的に示した図である。
本実施の形態1の半導体装置である縦型MISFET50をオン状態にするオン動作においては、第1ゲート電極19に、ソース電極20に対して正のゲート電圧VGS(VGS>0V)を印加する。このとき、p型ボディ領域13の上層部であって、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分、すなわち、チャネル領域17には、反転層が形成される。したがって、電子は、図3に経路をPS1として示すように、ソース電極20から、n+型ソース領域14、チャネル領域17に形成された反転層、n−型エピタキシャル層12、および、n+型SiC基板10を通して、ドレイン電極11に流れる。すなわち、電流は、ドレイン電極11から、n+型SiC基板10、n−型エピタキシャル層12、チャネル領域17に形成された反転層、および、n+型ソース領域14を通して、ソース電極20に流れる。
一方、縦型MISFET50をオフ状態にするオフ動作においては、第1ゲート電極19に、ソース電極20に対して負または零のゲート電圧VGS(VGS≦0V)を印加する。このとき、チャネル領域17に形成されていた反転層を消滅させることで、電流が遮断される。
本実施の形態1では、p+型ボディコンタクト領域15の上面に、第2ゲート絶縁膜21を介して第2ゲート電極22が形成されている。また、第2ゲート電極22は、第1ゲート電極19と電気的に接続されている。したがって、オン動作の際に、第1ゲート電極19に、ソース電極20に対して正のゲート電圧VGS(VGS>0V)を印加することで、第2ゲート電極22にも、ソース電極20に対して正のゲート電圧VGSを印加することになる。第2ゲート電極22に正のゲート電圧VGSを印加することで、第2ゲート絶縁膜21およびp+型ボディコンタクト領域15を介して、p型ボディ領域13の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
<半導体装置の製造工程>
次に、本実施の形態1の半導体装置の製造工程の例を、図面を参照して説明する。図4〜図14は、実施の形態1の半導体装置の製造工程中の要部断面図である。
まず、n+型SiC基板10を用意する。
このn+型SiC基板10を用意する工程では、図4に示すように、例えば窒素(N)やリン(P)などのn型不純物を導入した炭化珪素(SiC)からなるn+型SiC基板10を用意する。前述したように、n+型SiC基板10の不純物濃度は、比較的高濃度であり、例えば1×1018〜1×1021cm−3程度とすることができる。また、n+型SiC基板10の厚さを、例えば50〜500μm程度とすることができる。
次いで、n−型エピタキシャル層12を形成する。
このn−型エピタキシャル層12を形成する工程では、図5に示すように、n+型SiC基板10の上面に、エピタキシャル成長法によりn−型エピタキシャル層12を形成する。具体的には、例えばSi原子含有ガス(SiH4ガス)、Cl原子含有ガス(HClガス)、C原子含有ガス(C3H8ガス)および還元ガス(H2ガス)等を用い、基板温度を例えば1500〜1800℃程度にすることで、炭化珪素(SiC)からなるn−型エピタキシャル層12を形成する。
n−型エピタキシャル層12には、例えば窒素(N)、リン(P)または砒素(As)などのn型不純物が導入される。前述したように、n−型エピタキシャル層12の不純物濃度を、例えば1×1014〜1×1017cm−3程度とすることができ、n−型エピタキシャル層12の厚さを、例えば5〜50μm程度とすることができる。
次いで、p型ボディ領域13を形成する。
このp型ボディ領域13を形成する工程では、n−型エピタキシャル層12上にレジスト膜R1を塗布する。そして、塗布されたレジスト膜R1に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図6に示すように、レジスト膜R1をパターニングする。レジスト膜R1のパターニングは、n−型エピタキシャル層12のうち、p型ボディ領域13が形成される領域が露出するように行われる。そして、パターニングされたレジスト膜R1をマスクにしたイオン注入法により、n−型エピタキシャル層12に例えばアルミニウム(Al)やホウ素(B)などのp型不純物を導入する。これにより、n−型エピタキシャル層12の上層部に、p型ボディ領域13が形成される。p型ボディ領域13の不純物濃度については、前述したように、例えば1×1016〜1×1018cm−3程度とすることができる。また、p型ボディ領域13の厚さを、例えば1〜2μm程度とすることができる。
なお、p型ボディ領域13を形成する工程については、その工程の後、例えば1700℃程度で熱処理を行い、注入した不純物を活性化させることができる。
次いで、n+型ソース領域14を形成する。
このn+型ソース領域14を形成する工程では、パターニングされたレジスト膜R1を除去した後、n−型エピタキシャル層12上にレジスト膜R2を塗布する。そして、塗布されたレジスト膜R2に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図7に示すように、レジスト膜R2をパターニングする。レジスト膜R2のパターニングは、p型ボディ領域13のうち、n+型ソース領域14が形成される領域が露出するように行われる。そして、パターニングされたレジスト膜R2をマスクにしたイオン注入法により、p型ボディ領域13に例えば窒素(N)やリン(P)などのn型不純物を導入する。これにより、p型ボディ領域13の上層部に、n+型ソース領域14が形成される。n+型ソース領域14の不純物濃度については、前述したように、例えば1×1018〜1×1021cm−3程度とすることができる。また、n+型ソース領域14の厚さを、例えば100〜500nm程度とすることができる。
次いで、p+型ボディコンタクト領域15を形成する。
このp+型ボディコンタクト領域15を形成する工程では、パターニングされたレジスト膜R2を除去した後、n−型エピタキシャル層12上にレジスト膜R3を塗布する。そして、塗布されたレジスト膜R3に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図8に示すように、レジスト膜R3をパターニングする。レジスト膜R3のパターニングは、p型ボディ領域13またはn+型ソース領域14のうち、p+型ボディコンタクト領域15が形成される領域が露出するように行われる。そして、パターニングされたレジスト膜R3をマスクにしたイオン注入法により、p型ボディ領域13またはn+型ソース領域14に、例えばアルミニウム(Al)やホウ素(B)からなるp型不純物を導入する。これにより、p型ボディ領域13の上層部に、p+型ボディコンタクト領域15が形成される。p+型ボディコンタクト領域15の不純物濃度については、前述したように、例えば1×1018〜1×1021cm−3程度とすることができる。また、p+型ボディコンタクト領域15の厚さを、例えば100〜500nm程度とすることができる。
なお、n+型ソース領域14およびp+型ボディコンタクト領域15を形成する工程については、上記した順番で行う場合に限られず、適切にパターニングされたレジスト膜をマスクに用いるものであれば、いずれの順番で行ってもよい。また、n+型ソース領域14およびp+型ボディコンタクト領域15を形成する工程については、各工程の後、または、全ての工程が終わった後、例えば1700℃程度で熱処理を行い、注入した不純物を活性化させることができる。
次いで、絶縁膜31を形成する。
この絶縁膜31を形成する工程では、図9に示すように、n−型エピタキシャル層12上に、すなわち、p型ボディ領域13、n+型ソース領域14およびp+型ボディコンタクト領域15が形成されたn−型エピタキシャル層12の上面に、絶縁膜31を形成する。絶縁膜31は、例えば酸化シリコン(SiO2)、酸窒化シリコン(SiON)、酸化アルミニウム(Al2O3)または酸化ハフニウム(HfO2)などからなり、例えば熱酸化法やCVD法により形成することができる。また、絶縁膜31の厚さを、例えば数十nm程度とすることができる。
なお、このとき、図9に示すように、絶縁膜31は、n+型ソース領域14およびp+型ボディコンタクト領域15の上面に形成される。また、絶縁膜31は、p型ボディ領域13のうちn+型ソース領域14およびp+型ボディコンタクト領域15のいずれも形成されていない部分の上面に形成される。さらに、絶縁膜31は、n−型エピタキシャル層12のうちp型ボディ領域13、n+型ソース領域14およびp+型ボディコンタクト領域15のいずれも形成されていない部分の上面に形成される。
次いで、導電膜32を形成する。
この導電膜32を形成する工程では、図10に示すように、絶縁膜31上に導電膜32を形成する。導電膜32は、例えばリン(P)や砒素(As)などのn型不純物が高濃度で拡散したポリシリコンなどからなり、例えばCVD法などにより形成することができる。
次いで、第1ゲート絶縁膜18、第1ゲート電極19、第2ゲート絶縁膜21および第2ゲート電極22を形成する。
この第1ゲート絶縁膜18、第1ゲート電極19、第2ゲート絶縁膜21および第2ゲート電極22を形成する工程では、フォトリソグラフィ技術およびドライエッチング技術により、導電膜32および絶縁膜31を加工(パターニング)する。例えばフォトリソグラフィ技術によりパターニングされたレジスト膜をマスクにしたドライエッチング技術により加工(パターニング)することで、図11に示すように、第1ゲート絶縁膜18、第1ゲート電極19、第2ゲート絶縁膜21および第2ゲート電極22を形成する。第1ゲート絶縁膜18および第2ゲート絶縁膜21は、絶縁膜31(図10参照)からなり、第1ゲート電極19および第2ゲート電極22は、導電膜32(図10参照)からなる。
このとき、形成されるレジスト膜のパターンについては、第1ゲート絶縁膜18および第1ゲート電極19を形成するためのライン部のパターンが、p型ボディ領域13の上層部であって、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分上に形成されたものとする。また、形成されるレジスト膜のパターンについては、第2ゲート絶縁膜21および第2ゲート電極22を形成するためのライン部のパターンが、p+型ボディコンタクト領域15上に形成されたものとする。これにより、第2ゲート絶縁膜21および第2ゲート電極22を、第1ゲート絶縁膜18および第1ゲート電極19と同時に形成することができ、工程を簡略化することができる。このとき、第1ゲート絶縁膜18と第2ゲート絶縁膜21は、同じ材料からなり、同じ厚さを有する。また、第1ゲート電極19と第2ゲート電極22とは、同じ材料からなり、同じ厚さを有する。
上記した工程を行うことにより、p型ボディ領域13の上面に、第1ゲート絶縁膜18を介して第1ゲート電極19が形成される。そして、p型ボディ領域13の上層部であって、n+型ソース領域14とJFET領域16とに挟まれた部分、すなわち、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分が、チャネル領域17となる。また、n−型エピタキシャル層12の上層部であって、隣り合う2つのp型ボディ領域13に挟まれた領域は、JFET領域16となる。
また、上記した工程を行うことにより、p+型ボディコンタクト領域15の上面に、第2ゲート絶縁膜21を介して第2ゲート電極22が形成される。
なお、第1ゲート絶縁膜18および第1ゲート電極19を形成した後に、第2ゲート絶縁膜21および第2ゲート電極22を形成することもできる。このときは、最初に、絶縁膜31および導電膜32を加工(パターニング)することで、第1ゲート絶縁膜18および第1ゲート電極19を形成する。次いで、絶縁膜31および導電膜32とは、それぞれ材料や厚さが異なる絶縁膜および導電膜を形成し、形成した導電膜および絶縁膜を加工(パターニング)することで、第2ゲート絶縁膜21および第2ゲート電極22を形成する。
次いで、層間絶縁膜23を形成する。
この層間絶縁膜23を形成する工程では、図12に示すように、n−型エピタキシャル層12上に、すなわち、第1ゲート絶縁膜18、第1ゲート電極19、第2ゲート絶縁膜21および第2ゲート電極22が形成されたn−型エピタキシャル層12の上面に、層間絶縁膜23を形成する。層間絶縁膜23として、例えば酸化シリコン膜を用いることができ、例えばCVD法により形成することができる。
次いで、ソースコンタクト孔(開口部)24を形成する。
このソースコンタクト孔(開口部)24を形成する工程では、図13に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜23にソースコンタクト孔(開口部)24を形成する。ソースコンタクト孔(開口部)24は、n+型ソース領域14上の領域に形成される。ソースコンタクト孔(開口部)24の底面には、n+型ソース領域14の上面が露出する。
次いで、ソース電極20を形成する。
このソース電極20を形成する工程では、図14に示すように、層間絶縁膜23上に、および、ソースコンタクト孔(開口部)24の底面および内壁を覆うように、例えばアルミニウム(Al)などからなる導電膜を、例えば蒸着法やスパッタ法などにより堆積することで、ソース電極20を形成する。
次いで、ドレイン電極11を形成する。
このドレイン電極11を形成する工程では、n+型SiC基板10の下面に、例えばチタン(Ti)と金(Au)とを積層した導電膜を、例えば蒸着法またはスパッタ法などにより堆積することで、ドレイン電極11を形成する。これにより、図1に示したような、縦型MISFET50を製造することができる。
なお、図1では図示を省略するが、ドレイン電極11を形成した後、縦型MISFET50の上面および下面にパッシベーション膜を形成することができる。次いで、形成されたパッシベーション膜のうち、ドレイン電極11、第1ゲート電極19、ソース電極20および第2ゲート電極22の各電極を外部と電気的に接続するためのパッド領域となる部分に開口部を形成することができる。
<縦型MISFETにおけるオン抵抗と閾値電圧について>
続いて、縦型MISFETにおけるオン抵抗と閾値電圧の関係について、比較例1の半導体装置と比較しながら説明する。
図15は、比較例1の半導体装置の要部断面図である。図16は、図15において、縦型MISFETがオン状態のときに電子が流れる経路を模式的に示した図である。
図15において、比較例1の半導体装置である縦型MISFET150のn+型SiC基板10、ドレイン電極11、n−型エピタキシャル層12は、それぞれ上記縦型MISFET50のn+型SiC基板10、ドレイン電極11、n−型エピタキシャル層12に相当するものである(図1参照)。また、縦型MISFET150のp型ボディ領域13、n+型ソース領域14、p+型ボディコンタクト領域15は、それぞれ上記縦型MISFET50のp型ボディ領域13、n+型ソース領域14、p+型ボディコンタクト領域15に相当するものである(図1参照)。また、縦型MISFET150のJFET領域16、チャネル領域17は、それぞれ上記縦型MISFET50のJFET領域16、チャネル領域17に相当するものである(図1参照)。また、縦型MISFET150の第1ゲート絶縁膜18、第1ゲート電極19、ソース電極20、層間絶縁膜23は、それぞれ上記縦型MISFET50の第1ゲート絶縁膜18、第1ゲート電極19、ソース電極20、層間絶縁膜23に相当するものである(図1参照)。
しかし、比較例1の半導体装置である縦型MISFET150には、上記縦型MISFET50に形成されていた第2ゲート絶縁膜21(図1参照)および第2ゲート電極22(図1参照)が形成されていない。
また、縦型MISFET150では、層間絶縁膜23には、n+型ソース領域14上およびp+型ボディコンタクト領域15上の領域に、ソースコンタクト孔(開口部)24が形成されている。ソースコンタクト孔(開口部)24の底面には、n+型ソース領域14の上面およびp+型ボディコンタクト領域15の上面が露出している。ソース電極20は、層間絶縁膜23上およびソースコンタクト孔(開口部)24の底面および内壁を覆うように形成されている。また、このような構造により、ソース電極20は、層間絶縁膜23に形成されたソースコンタクト孔(開口部)24を介して、n+型ソース領域14およびp+型ボディコンタクト領域15と電気的に接続されている。
比較例1の半導体装置である縦型MISFET150をオン状態にするオン動作においては、第1ゲート電極19に、ソース電極20に対して正のゲート電圧VGS(VGS>0V)を印加する。
このとき、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分、すなわち、チャネル領域17には、反転層が形成される。したがって、電子は、図16に経路をPS2として示すように、ソース電極20から、n+型ソース領域14、チャネル領域17に形成された反転層、n−型エピタキシャル層12、および、n+型SiC基板10を通して、ドレイン電極11に流れる。すなわち、電流は、ドレイン電極11から、n+型SiC基板10、n−型エピタキシャル層12、チャネル領域17に形成された反転層、および、n+型ソース領域14を通して、ソース電極20に流れる。
一方、縦型MISFET150をオフ状態にするオフ動作においては、第1ゲート電極19に、ソース電極20に対して負または零のゲート電圧VGS(VGS≦0V)を印加する。このとき、チャネル領域17に形成されていた反転層を消滅させることで、電流が遮断される。
ここで、本実施の形態1の縦型MISFET50を実施例1とする。このとき、比較例1の縦型MISFET150と、実施例1の縦型MISFET50のそれぞれについて、オン状態において、伝導帯エネルギーおよび電子移動度の、チャネル領域17の表面からの深さに対する依存性を、シミュレーションにより計算した。伝導帯エネルギーおよび電子移動度について得られたシミュレーションの結果を、それぞれ図17および図18に示す。
図17および図18では、比較例1の縦型MISFET150についての結果を点線で示し、実施例1の縦型MISFET50についての結果を実線で示している。また、図17および図18では、縦軸は、それぞれ伝導帯エネルギー、電子移動度を表し、横軸は、ともにチャネル領域17の表面からの深さを表している。ここで、チャネル領域17の表面とは、チャネル領域17と第1ゲート絶縁膜18との界面を意味するものとする。そして、チャネル領域17の表面、すなわち、チャネル領域17と第1ゲート絶縁膜18との界面において、深さを0とする。
図17の点線に示すように、比較例1の縦型MISFET150がオン状態のときは、チャネル領域17の表面からの深さが所定の値以上の領域(図17に示す例では深さが0.15μm程度以上の領域)では、深さに関わらず伝導帯エネルギーは略一定である。また、チャネル領域17の表面からの深さが所定の値未満の領域(図17に示す例では深さが0.15μm程度未満の領域)では、深さが小さくなるほど伝導帯エネルギーが低下し、伝導帯エネルギーに比較的大きな勾配が発生する。これは、第1ゲート電極19に印加されたゲート電圧VGS(VGS>0V)により、p型ボディ領域13の上層部であるチャネル領域17のうち、第1ゲート絶縁膜18との界面近傍の部分に、キャリアとなる電子が蓄積した反転層が形成されることに相当する。
その結果、図18の点線に示すように、比較例1の縦型MISFET150がオン状態のときは、チャネル領域17を流れる電子の電子移動度の分布は、チャネル領域17のうち第1ゲート絶縁膜18との界面近傍の部分に集中し、深さ方向にあまり広がらないことが分かる。すなわち、比較例1の縦型MISFET150がオン状態のときは、チャネル領域17を流れる電子の深さ方向の分布は、チャネル領域17のうち第1ゲート絶縁膜18との界面近傍の部分に集中し、深さ方向にあまり広がらない。
ところがSiCからなる縦型MISFETにおいては、チャネル領域のうちゲート絶縁膜との界面近傍の部分に、多量の界面準位が存在するというSiC特有の問題がある。そのため、比較例1の縦型MISFET150においては、チャネル領域17を流れる電子が、界面準位に捕獲または散乱されることで電子移動度(移動度)が低下し、オン抵抗が増加してしまうという問題がある。
このようなオン抵抗の増加の問題を解決し、さらにオン抵抗を低減するために、チャネル領域のうちゲート絶縁膜との界面近傍の部分にn型不純物を注入(カウンター注入)する埋め込みチャネル技術を用いることも考えられる。しかし、埋め込みチャネル技術を用い、カウンター注入を行うことで、チャネル領域のうちゲート絶縁膜との界面近傍の部分におけるp型不純物の不純物濃度が低下するため、縦型MISFETの閾値電圧が低下する。その結果、ゲート電極に正のゲート電圧を印加しないときも反転層が形成されやすくなり、ゲート電極に正のゲート電圧を印加しないときに電流を遮断する動作、いわゆるノーマリオフ動作を確実に行うことが困難になるという問題がある。
また、比較例1の縦型MISFET150がオフ状態のときであっても、ドレイン電極11に高い電圧が印加されたときに、その高い電圧によりチャネル領域17に電流が流れてしまい、いわゆるパンチスルー耐性が低下するという問題がある。
さらに、比較例1の縦型MISFET150において、ドレイン電極11に、ソース電極20に対して負の電圧VDS(VDS<0V)を印加した場合に、p型ボディ領域13とn−型エピタキシャル層12とで構成されたpnダイオードに順方向のバイアス(電圧)が印加されることとなる。そのため、第1ゲート電極19に、ソース電極20に対して負のゲート電圧VGS(VGS<0V)を印加してチャネル領域17を流れる電流を遮断していても、ソース電極20からp+型ボディコンタクト領域15を通してドレイン電極11に電流が流れてしまうという問題がある。
<本実施の形態の主要な特徴と効果>
一方、本実施の形態1(実施例1)の半導体装置である縦型MISFET50(図1参照)では、p+型ボディコンタクト領域15の上面に、第2ゲート絶縁膜21を介して第2ゲート電極22が形成されている。
また、縦型MISFET50では、層間絶縁膜23には、n+型ソース領域14上の領域にソースコンタクト孔(開口部)24が形成されている。ソースコンタクト孔(開口部)24の底面には、n+型ソース領域14の上面が露出している。ソース電極20は、層間絶縁膜23上に、および、ソースコンタクト孔(開口部)24の底面および内壁を覆うように、形成されている。このような構造により、ソース電極20は、層間絶縁膜23に形成されたソースコンタクト孔(開口部)24を介して、n+型ソース領域14と電気的に接続されている。
図17の実線に示すように、本実施の形態1(実施例1)の縦型MISFET50がオン状態のときも、チャネル領域17の表面からの深さが所定の値以上の領域(図17に示す例では深さが0.1μm程度以上の領域)では、深さに関わらず伝導帯エネルギーは略一定である。また、チャネル領域17の表面からの深さが所定の値未満の領域(図17に示す例では深さが0.1μm程度未満のとき)では、深さが小さくなるほど伝導帯エネルギーが低下し、伝導帯エネルギーに勾配が発生する。これは、第1ゲート電極19に印加されたゲート電圧VGS(VGS>0V)により、p型ボディ領域13の上層部であるチャネル領域17のうち、第1ゲート絶縁膜18との界面近傍の部分に、キャリアとなる電子が蓄積した反転層が形成されることに相当する。
しかし、本実施の形態1(実施例1)の縦型MISFET50がオン状態のときは、第1ゲート電極19と電気的に接続されている第2ゲート電極22にも、ソース電極20に対して正のゲート電圧VGS(VGS>0V)を印加することになる。第2ゲート電極22にゲート電圧を印加することで、第2ゲート絶縁膜21およびp+型ボディコンタクト領域15を介して、p型ボディ領域13の電位、特にp型ボディ領域13の上層部であるチャネル領域17のうち、第1ゲート絶縁膜18との界面から少し離れた部分における電位が変調される。そのため、本実施の形態1(実施例1)の縦型MISFET50がオン状態のときは、比較例1の縦型MISFET150がオン状態のときに比べ、特にチャネル領域17の表面からの深さが所定の値以上の領域(図17に示す例では深さが0.1μm程度以上の領域)で、伝導帯エネルギーが大幅に引き下げられる(変調される)。
その結果、本実施の形態1(実施例1)において、チャネル領域17の表面からの深さが所定の値未満の領域(図17に示す例では深さが0.1μm程度未満の領域)で伝導帯エネルギーに発生する勾配は、比較例1において伝導帯エネルギーに発生する勾配に比べて小さい。
また、図18の実線に示すように、本実施の形態1(実施例1)の縦型MISFET50がオン状態のときは、チャネル領域17を流れる電子の電子移動度の分布は、チャネル領域17のうち第1ゲート絶縁膜18との界面近傍の部分には集中しないことが分かる。すなわち、本実施の形態1(実施例1)の縦型MISFET50がオン状態のときは、チャネル領域17を流れる電子の深さ方向の分布は、比較例1の縦型MISFET150がオン状態のときに比べ、チャネル領域17の深さ方向に広がる。そのため、本実施の形態1の縦型MISFET50においては、比較例1の縦型MISFET150に比べ、チャネル領域17を流れる電子が、界面準位に捕獲または散乱されにくくなり、電子移動度(移動度)が低下しにくくなるため、オン抵抗を低減することができる。
したがって、オン抵抗を低減するために、埋め込みチャネル技術を用いる必要がないため、縦型MISFETの閾値電圧が低下するおそれがなく、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
また、上記したようなチャネル領域17における伝導帯エネルギーの引き下げ(変調)の効果、および、チャネル領域17を流れる電子の電子移動度の分布を深さ方向に広げる効果を考慮した上で、p型ボディ領域13の不純物濃度がより高濃度になるように、構造を設計することも可能である。p型ボディ領域13の不純物濃度をより高濃度にすることで、本実施の形態1の縦型MISFET50のオン抵抗を増加させることなく、閾値電圧が高くなるように、構造を設計することができる。
また、本実施の形態1の縦型MISFET50をオフ状態にするオフ動作においては、第1ゲート電極19に、ソース電極20に対して負または零のゲート電圧VGS(VGS≦0V)を印加する。このとき、第1ゲート電極19に電気的に接続された第2ゲート電極22にも、第1ゲート電極19と等しいゲート電圧VGS(VGS≦0V)が印加されることになる。そして、縦型MISFET50がオフ状態のときは、チャネル領域17の伝導帯エネルギーは、比較例1のMISFET150がオフ状態のときに比べて引き上げられる(変調される)。したがって、チャネル領域17を流れる電流の遮断性が高くなり、ドレイン電極11に高い電圧が印加されたときに、その高い電圧によりチャネル領域17に電流が流れることを防止でき、パンチスルー耐性を向上させることができる。
上記したように、本実施の形態1の縦型MISFET50においては、第2ゲート電極22にゲート電圧を印加し、p型ボディ領域13の電位を変調することで、チャネル領域17を流れる電流の制御性が高くなる。そのため、縦型MISFETのオン状態とオフ状態とを切り替えるスイッチング動作をさらに高速化することができる。あるいは、ゲート電圧の切り替え幅(振幅)をより小さくした場合でも確実に縦型MISFETを制御することができる。
さらに、本実施の形態1の縦型MISFET50では、ソース電極20とp+型ボディコンタクト領域15が直接接していない。このため、ドレイン電極11に、ソース電極20に対して負の電圧VDS(VDS<0V)を印加した場合にも、ソース電極20からp+型ボディコンタクト領域15を通してドレイン電極11に電流が流れることを防止または抑制することができる。
<実施の形態1の第1変形例>
図19は、実施の形態1の第1変形例の半導体装置の要部断面図である。
実施の形態1では、第2ゲート電極22が、p+型ボディコンタクト領域15の上面に、第2ゲート絶縁膜21を介して形成されている例について説明した。しかし、実施の形態1は、第2ゲート電極22が、p+型ボディコンタクト領域15の上面に、第2ゲート絶縁膜21を介して形成されている場合には限定されない。したがって、第2ゲート電極22が、p+型ボディコンタクト領域15の上面に、直接形成されていてもよい。このような構造を有する縦型MISFET50aを、実施の形態1の第1変形例として、図19に示す。
第2ゲート電極22が、p+型ボディコンタクト領域15の上面に直接形成されていること、および、第2ゲート絶縁膜21(図1参照)が形成されていないことを除き、図19に示す縦型MISFET50aは、図1に示す縦型MISFET50の構造と同様の構造を有している。
このように、第2ゲート電極22がp+型ボディコンタクト領域15の上面に直接形成されている場合でも、第2ゲート電極22にゲート電圧を印加することで、p+型ボディコンタクト領域15を介して、p型ボディ領域13の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
<実施の形態1の第2変形例>
図20は、実施の形態1の第2変形例の半導体装置の上面図である。なお、図20においては、理解を簡単にするために、ソース電極20(図1参照)および層間絶縁膜23(図1参照)を除去した(透視した)状態を図示している。また、図20においては、理解を簡単にするために、n−型エピタキシャル層12、p型ボディ領域13、n+型ソース領域14のうち、第1ゲート電極19または第2ゲート電極22に覆われた部分を破線により図示している。さらに、図20においては、理解を簡単にするために、層間絶縁膜23(図1参照)に形成されたソースコンタクト孔(開口部)24の底面の外周を二点鎖線により図示している。
実施の形態1では、第2ゲート電極22が第1ゲート電極19と電気的に接続されている例について説明した。しかし、実施の形態1は、第2ゲート電極22が第1ゲート電極19と電気的に接続されている場合には限定されない。したがって、第2ゲート電極22が第1ゲート電極19と電気的に接続されておらず、各々に印加されるゲート電圧が独立して制御されるものであってもよい。このような構造を有する縦型MISFET50bを、実施の形態1の第2変形例として、図20に示す。
第1ゲート電極19と第2ゲート電極22が電気的に接続されておらず、各々に印加されるゲート電圧が独立して制御されることを除き、図20に示す縦型MISFET50bは、図1に示す縦型MISFET50の構造と同様の構造を有している。
なお、図示を省略するが、各第1ゲート電極19は、ソースコンタクト孔(開口部)24とは別に層間絶縁膜23に形成されたコンタクト孔(開口部)の底面に露出しており、そのコンタクト孔(開口部)に形成された導電膜を介して、互いに電気的に接続されている。また、各第2ゲート電極22についても同様である。
このように、第2ゲート電極22が第1ゲート電極19と電気的に接続されていない場合でも、第2ゲート電極22にゲート電圧を印加することで、第2ゲート絶縁膜21およびp+型ボディコンタクト領域15を介して、p型ボディ領域13の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。また、第2ゲート電極22に印加されるゲート電圧を、第1ゲート電極19に印加されるゲート電圧と独立して制御することができる。そのため、例えば第2ゲート電極22に第1ゲート電極19に印加されるゲート電圧よりも高いゲート電圧を印加することにより、さらなるオン抵抗の低減を実現することができる。
また、好適には、各第2ゲート電極22に印加されるゲート電圧を個別に調整することができる。例えば一対の第1ゲート電極19と第2ゲート電極22を含む素子を複数並列に配置して動作させる場合には、各素子の製造後における特性がばらついていると、均一に動作しないおそれがある。しかし、各素子の特性にばらつきが存在する場合でも、各素子に含まれる第2ゲート電極22に印加されるゲート電圧を個別に調整することで、製造後にばらついていた各素子の特性を、電気的に均一に揃えることができる。さらに、各素子に対して、配線レイアウトや各素子の発熱状態の違いに対応して、第2ゲート電極22に印加されるゲート電圧を個別に調整することにより、半導体装置としての特性をさらに向上させることができる。
(実施の形態2)
<半導体装置>
次に、本発明の実施の形態2の半導体装置について説明する。前述した実施の形態1では、第1ゲート絶縁膜および第1ゲート電極がn−型エピタキシャル層の上面に形成されている。それに対して、実施の形態2では、第1ゲート絶縁膜および第1ゲート電極がn−型エピタキシャル層に形成されたトレンチ(溝部)の内部に形成されている。
図21は、実施の形態2の半導体装置の要部断面図である。
図21に示すように、本実施の形態2の半導体装置である縦型MISFET50cは、実施の形態1の半導体装置である縦型MISFET50と同様の構造を有する。すなわち、縦型MISFET50cは、縦型MISFET50と同様に、n+型SiC基板10、ドレイン電極11、n−型エピタキシャル層12、p型ボディ領域13、n+型ソース領域14およびp+型ボディコンタクト領域15を有する。また、縦型MISFET50cは、縦型MISFET50と同様に、ソース電極20、第2ゲート絶縁膜21および第2ゲート電極22を有する。
ただし、本実施の形態2の半導体装置である縦型MISFET50cでは、実施の形態1の半導体装置である縦型MISFET50と異なり、n−型エピタキシャル層12の上層部にトレンチ(溝部)25が形成されている。
トレンチ(溝部)25は、p型ボディ領域13、n+型ソース領域14を貫通するように形成されており、トレンチ(溝部)25の内壁には、p型ボディ領域13の側面およびn+型ソース領域14の側面が露出している。トレンチ(溝部)25の内壁には、第1ゲート絶縁膜18cが形成されている。すなわち、第1ゲート絶縁膜18cは、トレンチ(溝部)25の内壁に露出したp型ボディ領域13の側面およびn+型ソース領域14の側面に形成されている。また、内壁に第1ゲート絶縁膜18cが形成されたトレンチ(溝部)25を埋め込むように、第1ゲート電極19cが形成されている。すなわち、第1ゲート電極19cは、トレンチ(溝部)25の内壁に露出したp型ボディ領域13の側面およびn+型ソース領域14の側面に、第1ゲート絶縁膜18cを介して形成されている。
さらに、本実施の形態2の半導体装置である縦型MISFET50cには、実施の形態1の半導体装置である縦型MISFET50と異なり、n−型エピタキシャル層12の上層部であって、隣り合う2つのp型ボディ領域13に挟まれた領域が存在しない。したがって、本実施の形態2の半導体装置である縦型MISFET50cは、JFET領域16(図1参照)を有しない。また、本実施の形態2では、チャネル領域17cは、p型ボディ領域13のうちトレンチ(溝部)25の内壁に露出した側面部であって、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分である。
<半導体装置の動作>
続いて、本実施の形態2の半導体装置である縦型MISFET50cの動作について説明する。
図22は、図21において、縦型MISFETがオン状態のときに電子が流れる経路を模式的に示した図である。
本実施の形態2の半導体装置である縦型MISFET50cをオン状態にするオン動作においても、実施の形態1と同様に、第1ゲート電極19cに、ソース電極20に対して正のゲート電圧VGS(VGS>0V)を印加する。このとき、p型ボディ領域13のうちトレンチ(溝部)25に露出した側面部であって、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分、すなわち、チャネル領域17cには、反転層が形成される。したがって、電子は、図22に経路をPS3として示すように、ソース電極20から、n+型ソース領域14、チャネル領域17cに形成された反転層、n−型エピタキシャル層12、および、n+型SiC基板10を通して、ドレイン電極11に流れる。すなわち、電流は、ドレイン電極11から、n+型SiC基板10、n−型エピタキシャル層12、チャネル領域17cに形成された反転層、および、n+型ソース領域14を通して、ソース電極20に流れる。
また、縦型MISFET50cをオフ状態にするオフ動作においても、実施の形態1と同様に、第1ゲート電極19cに、ソース電極20に対して負または零のゲート電圧VGS(VGS≦0V)を印加する。このとき、チャネル領域17cに形成されていた反転層を消滅させることで、電流が遮断される。
本実施の形態2でも、実施の形態1と同様に、p+型ボディコンタクト領域15の上面に、第2ゲート絶縁膜21を介して第2ゲート電極22が形成されている。また、第2ゲート電極22は、第1ゲート電極19cと電気的に接続されている。したがって、オン動作の際に、第1ゲート電極19cに、ソース電極20に対して正のゲート電圧VGS(VGS>0V)を印加することで、第2ゲート電極22にも、ソース電極20に対して正のゲート電圧VGS(VGS>0V)を印加することになる。第2ゲート電極22にゲート電圧を印加することで、第2ゲート絶縁膜21およびp+型ボディコンタクト領域15を介して、p型ボディ領域13の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
一方、本実施の形態2の半導体装置(縦型MISFET50c)は、実施の形態1の半導体装置(縦型MISFET50)に形成されていたJFET領域16(図1参照)を有しない。縦型MISFET50では、オン状態のときに、チャネル領域17(図1参照)を通過した電子は、隣り合うp型ボディ領域13に挟まれた狭い領域であるJFET領域16を通過しなくてはならない。したがって、JFET領域16における抵抗が比較的高い場合には、縦型MISFETのオン抵抗を低減することが困難になることがある。
しかし、本実施の形態2の半導体装置(縦型MISFET50c)では、チャネル領域17cを通過した電子がJFET領域16(図1参照)のような狭い領域を通ることがないため、実施の形態1に比べ、縦型MISFETのオン抵抗を低減することが容易になる。
また、縦型MISFET50cをオフ状態にするオフ動作においても、第1ゲート電極19cに、ソース電極20に対して負または零のゲート電圧VGS(VGS≦0V)を印加することで、第2ゲート電極22にも、ソース電極20に対して負または零のゲート電圧VGS(VGS≦0V)を印加することになる。縦型MISFET50cがオフ状態のときは、チャネル領域17cの伝導帯エネルギーは、第2ゲート電極22にゲート電圧を印加しないときに比べて引き上げられる(変調される)。したがって、チャネル領域17cを流れる電流の遮断性が高くなり、ドレイン電極11に高い電圧が印加されたときに、その高い電圧によりチャネル領域17cに電流が流れることを防止でき、パンチスルー耐性を向上させることができる。
<半導体装置の製造工程>
次に、本実施の形態2の半導体装置の製造工程の例を、図面を参照して説明する。図23〜図27は、実施の形態2の半導体装置の製造工程中の要部断面図である。
本実施の形態2の半導体装置(縦型MISFET50c)の製造工程については、n+型SiC基板10を用意する工程からp+型ボディコンタクト領域15を形成する工程までの各工程については、実施の形態1の半導体装置(縦型MISFET50)の製造工程における各工程と同様であり、その説明を省略する。また、p+型ボディコンタクト領域15を形成する工程まで行われた状態の半導体装置の要部断面図を、図23に示す。
ただし、本実施の形態2では、p型ボディ領域13を形成する工程において、n−型エピタキシャル層12の全面にp型不純物を導入し、n+型ソース領域14を形成する工程において、p型ボディ領域13の全面にn型不純物を導入する。
なお、実施の形態1と同様に、n+型ソース領域14およびp+型ボディコンタクト領域15を形成する工程については、いずれの順番で行ってもよい。また、p型ボディ領域13を形成する工程、n+型ソース領域14およびp+型ボディコンタクト領域15を形成する工程については、各工程の後、または、全ての工程が終わった後、例えば1700℃程度で熱処理を行い、注入した不純物を活性化させることができる。
次いで、トレンチ(溝部)25を形成する。
このトレンチ(溝部)25を形成する工程では、n−型エピタキシャル層12上に、すなわち、n+型ソース領域14およびp+型ボディコンタクト領域15の上面に、レジスト膜R4を塗布する。そして、塗布されたレジスト膜R4に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図24に示すように、レジスト膜R4をパターニングする。レジスト膜R4のパターニングは、n+型ソース領域14の上面のうちトレンチ(溝部)25が形成される部分が露出するように行われる。そして、パターニングされたレジスト膜R4をマスクとし、フォトリソグラフィ技術およびエッチング技術を用いることにより、トレンチ(溝部)25を形成する。
トレンチ(溝部)25は、n+型ソース領域14およびp型ボディ領域13を貫通するように、形成される。トレンチ(溝部)25の内壁には、p型ボディ領域13の側面およびn+型ソース領域14の側面が露出する。
次いで、絶縁膜31cを形成する。
この絶縁膜31cを形成する工程では、パターニングされたレジスト膜R4を除去した後、図25に示すように、n−型エピタキシャル層12上に、および、トレンチ(溝部)25の内壁に、絶縁膜31cを形成する。絶縁膜31cは、実施の形態1における絶縁膜31(図9参照)と同様に、例えば酸化シリコン(SiO2)、酸窒化シリコン(SiON)、酸化アルミニウム(Al2O3)または酸化ハフニウム(HfO2)などからなり、例えば熱酸化法やCVD法により形成することができる。また、絶縁膜31cの厚さを、例えば数十nm程度とすることができる。
なお、このとき、図25に示すように、絶縁膜31cは、n+型ソース領域14およびp+型ボディコンタクト領域15の上面に形成される。また、絶縁膜31cは、トレンチ(溝部)25の内壁に露出したn+型ソース領域14の側面に形成され、トレンチ(溝部)25の内壁に露出したp型ボディ領域13の側面に形成される。また、絶縁膜31cは、トレンチ(溝部)25の内壁および底面に露出したn−型エピタキシャル層12の表面に形成される。
次いで、導電膜32cを形成する。
この導電膜32cを形成する工程では、図26に示すように、絶縁膜31c上に導電膜32cを形成する。このとき、内壁および底面に絶縁膜31cが形成されたトレンチ(溝部)25では、トレンチ(溝部)25を埋め込むように、導電膜32cを形成する。導電膜32cは、実施の形態1における導電膜32と同様に、例えばリン(P)や砒素(As)などのn型不純物が高濃度で拡散したポリシリコンなどからなり、例えばCVD法などにより形成することができる。
次いで、第1ゲート絶縁膜18c、第1ゲート電極19c、第2ゲート絶縁膜21および第2ゲート電極22を形成する。
この第1ゲート絶縁膜18c、第1ゲート電極19c、第2ゲート絶縁膜21および第2ゲート電極22を形成する工程では、フォトリソグラフィ技術およびドライエッチング技術により、導電膜32cおよび絶縁膜31cを加工(パターニング)する。例えばフォトリソグラフィ技術によりパターニングされたレジスト膜をマスクにしたドライエッチング技術により加工(パターニング)することで、図27に示すように、第1ゲート絶縁膜18c、第1ゲート電極19c、第2ゲート絶縁膜21および第2ゲート電極22を形成する。第1ゲート絶縁膜18cおよび第2ゲート絶縁膜21は、絶縁膜31c(図26参照)からなり、第1ゲート電極19cおよび第2ゲート電極22は、導電膜32c(図26参照)からなる。
上記した工程を行うことにより、p型ボディ領域13の側面に、第1ゲート絶縁膜18cを介して第1ゲート電極19cが形成される。そして、p型ボディ領域13の側面部であって、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分が、チャネル領域17cとなる。
また、上記した工程を行うことにより、p+型ボディコンタクト領域15の上面に、第2ゲート絶縁膜21を介して第2ゲート電極22が形成される。
その後、実施の形態1と同様の工程を行うことにより、層間絶縁膜23を形成し、層間絶縁膜23にソースコンタクト孔(開口部)24を形成し、層間絶縁膜23上に、および、ソースコンタクト孔(開口部)24の底面および内壁を覆うように、ソース電極20を形成する。また、実施の形態1と同様の工程を行うことにより、n+型SiC基板10の下面に、ドレイン電極11を形成する。これにより、図21に示したような、本実施の形態2における半導体装置である縦型MISFET50cを製造することができる。
なお、トレンチ(溝部)25を形成した後、隣り合うトレンチ(溝部)25に挟まれたn−型エピタキシャル層12にイオン注入法により不純物を導入することで、p型ボディ領域13、n+型ソース領域14およびp+型ボディコンタクト領域15を形成することもできる。
<本実施の形態の主要な特徴と効果>
本実施の形態2の半導体装置である縦型MISFET50cも、実施の形態1の半導体装置である縦型MISFET50と同様に、p+型ボディコンタクト領域15の上面に、第2ゲート絶縁膜21を介して第2ゲート電極22が形成されている。また、縦型MISFET50cがオン状態のときに、第2ゲート電極22にゲート電圧を印加することで、第2ゲート絶縁膜21およびp+型ボディコンタクト領域15を介して、p型ボディ領域13の電位、特にp型ボディ領域13のうち第1ゲート絶縁膜18cとの界面から少し離れた部分における電位が変調される。その結果、縦型MISFET50cがオン状態のときは、チャネル領域17cを流れる電子の深さ方向の分布が、第1ゲート絶縁膜18cとの界面から離れた方向に広がる。そのため、チャネル領域17cを流れる電子が、界面準位に捕獲または散乱されにくくなり、電子移動度(移動度)が低下しにくくなるため、オン抵抗を低減することができる。
また、オン抵抗を低減するために、埋め込みチャネル技術を用いる必要がないため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
さらに、本実施の形態2では、第1ゲート電極19cは、トレンチ(溝部)25の内壁に露出したp型ボディ領域13の側面およびn+型ソース領域14の側面に、第1ゲート絶縁膜18cを介して形成されている。そのため、縦型MISFET50cは、JFET領域16(図1参照)を有しない。したがって、縦型MISFET50cがオン状態のときに、チャネル領域17cを通過した電子がJFET領域16(図1参照)のような狭い領域を通ることがないため、実施の形態1に比べ、縦型MISFETのオン抵抗を低減することが容易になる。
なお、本実施の形態2でも、実施の形態1の第1変形例と同様に、第2ゲート絶縁膜21が形成されておらず、第2ゲート電極22が、p+型ボディコンタクト領域15の上面に直接形成されていてもよい。このような構造を有する場合でも、第2ゲート電極22にゲート電圧を印加することで、p+型ボディコンタクト領域15を介して、p型ボディ領域13の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
(実施の形態3)
<半導体装置>
次に、本発明の実施の形態3の半導体装置について説明する。実施の形態3では、第2ゲート電極は、縦型MISFETの各素子が配置される領域の外部の領域に形成されている。
図28は、実施の形態3の半導体装置の上面図である。図29は、実施の形態3の半導体装置の要部断面図である。図29は、図28のA−A線に沿った断面図である。なお、図28においては、理解を簡単にするために、ソース電極20(図29参照)および層間絶縁膜23(図29参照)を除去した(透視した)状態を図示している。また、図28においては、理解を簡単にするために、n−型エピタキシャル層12、p型ボディ領域13、n+型ソース領域14のうち、第1ゲート電極19または第2ゲート電極22dに覆われた部分を破線により図示している。さらに、図28においては、理解を簡単にするために、層間絶縁膜23(図29参照)に形成されたソースコンタクト孔(開口部)24の底面の外周を二点鎖線により図示している。
図28および図29に示すように、本実施の形態3の半導体装置である縦型MISFET50dは、実施の形態1の半導体装置である縦型MISFET50と同様の構造を有する。すなわち、縦型MISFET50dは、縦型MISFET50と同様に、n+型SiC基板10、ドレイン電極11、n−型エピタキシャル層12、p型ボディ領域13およびn+型ソース領域14を有する。また、縦型MISFET50dは、縦型MISFET50と同様に、第1ゲート絶縁膜18、第1ゲート電極19およびソース電極20を有する。
ただし、本実施の形態3では、実施の形態1と異なり、p+型ボディコンタクト領域15dが、縦型MISFET50dの各素子(ユニットセル)が複数配置される領域AR1の外部の領域において、p型ボディ領域13の上層部に形成されている。また、p+型ボディコンタクト領域15dの上面には、第2ゲート電極22dが、第2ゲート絶縁膜21dを介して形成されている。すなわち、第2ゲート絶縁膜21dおよび第2ゲート電極22dは、領域AR1の外部の領域に形成されている。
p型ボディ領域13は、領域AR1の内部の領域に形成されたn+型ソース領域14、および、領域AR1の外部の領域に形成されたp+型ボディコンタクト領域15dのいずれにも接するように形成されている。また、実施の形態1と同様に、p型ボディ領域13の上層部であって、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分には、チャネル領域17が形成されている。したがって、本実施の形態3でも、第2ゲート電極22dにゲート電圧を印加することで、第2ゲート絶縁膜21dおよびp+型ボディコンタクト領域15dを介して、p型ボディ領域13の電位を変調することができる。そのため、実施の形態1と同様に、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
また、本実施の形態3では、p+型ボディコンタクト領域15dが各素子(ユニットセル)が形成される領域AR1の内部の領域に形成されないため、各素子(ユニットセル)の一辺の長さを小さくすることができ、単位面積当たりのオン抵抗(RonA)を低減することができる。
さらに、好適には、第1ゲート絶縁膜18と第2ゲート絶縁膜21dとの間で、材料および厚さが異なる。例えば、第1ゲート絶縁膜18を酸化シリコン(SiO2)からなるものとし、第2ゲート絶縁膜21dを例えば酸化ハフニウム(HfO2)などの高誘電率材料からなるものとし、第2ゲート絶縁膜21dの厚さを第1ゲート絶縁膜18の厚さよりも薄くすることができる。このような構成により、第2ゲート電極22dとp型ボディ領域13との容量性結合を強めることができ、オン状態のときのチャネル領域17における伝導帯エネルギーをより大きく引き下げる(変調する)ことで、さらにオン抵抗を低減することができる。
また、好適には、第1ゲート電極19と第2ゲート電極22dとの間で、材料および厚さが異なる。例えば第1ゲート電極19をポリシリコンからなるものとし、第2ゲート電極22dをアルミニウム(Al)からなるものとすることができる。このような構成により、第2ゲート電極22dの仕事関数を調節することで、第2ゲート電極22dにゲート電圧を印加しない場合におけるp型ボディ領域13の電位自体を変調することができる。したがって、縦型MISFETがオン状態のときに、チャネル領域17における伝導帯エネルギーをより広範な範囲で引き下げる(変調する)ことができ、オン抵抗が低減される量を容易に最適化することができる。
<半導体装置の動作>
続いて、本実施の形態3の半導体装置である縦型MISFET50dの動作について説明する。
図30は、図29において、縦型MISFETがオン状態のときに電子が流れる経路を模式的に示した図である。
本実施の形態3の半導体装置である縦型MISFET50dをオン状態にするオン動作においても、実施の形態1と同様に、第1ゲート電極19に、ソース電極20に対して正のゲート電圧VGS1(VGS1>0V)を印加する。このとき、p型ボディ領域13の上層部であって、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分、すなわち、チャネル領域17には、反転層が形成される。したがって、電子は、図30に経路をPS4として示すように、ソース電極20から、n+型ソース領域14、チャネル領域17に形成された反転層、n−型エピタキシャル層12、および、n+型SiC基板10を通して、ドレイン電極11に流れる。すなわち、電流は、ドレイン電極11から、n+型SiC基板10、n−型エピタキシャル層12、チャネル領域17に形成された反転層、および、n+型ソース領域14を通して、ソース電極20に流れる。
また、縦型MISFET50dをオフ状態にするオフ動作においても、実施の形態1と同様に、第1ゲート電極19に、ソース電極20に対して負または零のゲート電圧VGS1(VGS1≦0V)を印加する。このとき、チャネル領域17に形成されていた反転層を消滅させることで、電流が遮断される。
本実施の形態3でも、実施の形態1と同様に、オン動作の際に、第1ゲート電極19に、ソース電極20に対して正のゲート電圧VGS1(VGS1>0V)を印加するとともに、第2ゲート電極22dに、ソース電極20に対して正のゲート電圧VGS2(VGS2>0V)を印加する。第2ゲート電極22dにゲート電圧を印加することで、第2ゲート絶縁膜21dおよびp+型ボディコンタクト領域15dを介して、p型ボディ領域13の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
一方、本実施の形態3では、オン動作において、第2ゲート電極22dに印加されるゲート電圧VGS2を、第1ゲート電極19に印加されるゲート電圧VGS1と独立して制御することができる。そのため、第2ゲート電極22dに、例えば第1ゲート電極19に印加されるゲート電圧よりも高いゲート電圧を印加することにより、さらなるオン抵抗の低減を実現することができる。
また、縦型MISFET50dをオフ状態にするオフ動作においても、第1ゲート電極19に、ソース電極20に対して負または零のゲート電圧VGS1(VGS1≦0V)を印加するとともに、第2ゲート電極22dにも、ソース電極20に対して負または零のゲート電圧VGS2(VGS2≦0V)を印加する。縦型MISFET50dがオフ状態のときは、チャネル領域17の伝導帯エネルギーは、第2ゲート電極22dにゲート電圧を印加しないときに比べて引き上げられる(変調される)。したがって、チャネル領域17を流れる電流の遮断性が高くなり、ドレイン電極11に高い電圧が印加されたときに、その高い電圧によりチャネル領域17に電流が流れることを防止でき、パンチスルー耐性を向上させることができる。
また、オフ動作においても、第2ゲート電極22dに印加されるゲート電圧VGS2を、第1ゲート電極19に印加されるゲート電圧VGS1と独立して制御することができる。そのため、第2ゲート電極22dに、例えば第1ゲート電極19に印加されるゲート電圧よりも低いゲート電圧(絶対値が大きい負のゲート電圧)を印加することにより、さらにパンチスルー耐性を向上させることができる。
<半導体装置の製造工程>
次に、本実施の形態3の半導体装置の製造工程の例を、図面を参照して説明する。図31〜図37は、実施の形態3の半導体装置の製造工程中の要部断面図である。なお、図31〜図37も、図29と同様に、図28のA−A線に沿った断面図である。
本実施の形態3の半導体装置(縦型MISFET50d)の製造工程については、第1ゲート絶縁膜18と第2ゲート絶縁膜21dとの間で、材料および厚さが異なり、第1ゲート電極19と第2ゲート電極22dとの間で、材料および厚さが異なる場合について、説明する。
本実施の形態3の半導体装置(縦型MISFET50d)の製造工程については、n+型SiC基板10を用意する工程からp+型ボディコンタクト領域15dを形成する工程までの各工程については、実施の形態1の半導体装置(縦型MISFET50)の製造工程における各工程と同様であり、その説明を省略する。また、p+型ボディコンタクト領域15dを形成する工程まで行われた状態の半導体装置の要部断面図を、図31に示す。
ただし、本実施の形態3では、p+型ボディコンタクト領域15dを形成する工程において、p+型ボディコンタクト領域15dは、各素子(ユニットセル)が形成される領域AR1(図28参照)の外部の領域に形成される。したがって、イオン注入を行うためのマスクとして用いるレジスト膜のパターニングは、p型ボディ領域13のうち、n+型ソース領域14が形成される領域と離れた領域において、p+型ボディコンタクト領域15dが形成される領域が露出するように行われる。
なお、実施の形態1と同様に、n+型ソース領域14およびp+型ボディコンタクト領域15dを形成する工程については、いずれの順番で行ってもよい。また、p型ボディ領域13を形成する工程、n+型ソース領域14およびp+型ボディコンタクト領域15dを形成する工程については、各工程の後、または、全ての工程が終わった後、例えば1700℃程度で熱処理を行い、注入した不純物を活性化させることができる。
次いで、絶縁膜31を形成する。
この絶縁膜31を形成する工程では、図32に示すように、n−型エピタキシャル層12上に、すなわち、p型ボディ領域13、n+型ソース領域14およびp+型ボディコンタクト領域15dが形成されたn−型エピタキシャル層12の上面に、絶縁膜31を形成する。絶縁膜31は、実施の形態1における絶縁膜31(図9参照)と同様に、例えば酸化シリコン(SiO2)、酸窒化シリコン(SiON)、酸化アルミニウム(Al2O3)または酸化ハフニウム(HfO2)などからなり、例えば熱酸化法やCVD法により形成することができる。また、絶縁膜31の厚さを、例えば数十nm程度とすることができる。
なお、このとき、図32に示すように、絶縁膜31は、n+型ソース領域14およびp+型ボディコンタクト領域15dの上面に形成される。また、絶縁膜31は、p型ボディ領域13のうちn+型ソース領域14およびp+型ボディコンタクト領域15dのいずれも形成されていない部分の上面に形成される。さらに、絶縁膜31は、n−型エピタキシャル層12のうちp型ボディ領域13、n+型ソース領域14およびp+型ボディコンタクト領域15dのいずれも形成されていない部分の上面に形成される。
次いで、導電膜32を形成する。
この導電膜32を形成する工程では、図33に示すように、絶縁膜31上に導電膜32を形成する。導電膜32は、実施の形態1における導電膜32(図10参照)と同様に、例えばリン(P)や砒素(As)などのn型不純物が高濃度で拡散したポリシリコンなどからなり、例えばCVD法などにより形成することができる。
次いで、第1ゲート絶縁膜18および第1ゲート電極19を形成する。
この第1ゲート絶縁膜18および第1ゲート電極19を形成する工程では、フォトリソグラフィ技術およびドライエッチング技術により、導電膜32および絶縁膜31を加工(パターニング)する。例えばフォトリソグラフィ技術によりパターニングされたレジスト膜をマスクにしたドライエッチング技術により加工(パターニング)することで、図34に示すように、第1ゲート絶縁膜18および第1ゲート電極19を形成する。このとき、p型ボディ領域13の上面に、第1ゲート絶縁膜18を介して第1ゲート電極19が形成される。また、第1ゲート絶縁膜18は、絶縁膜31(図33参照)からなり、第1ゲート電極19は、導電膜32(図33参照)からなる。
次いで、絶縁膜31dを形成する。
この絶縁膜31dを形成する工程では、図35に示すように、n−型エピタキシャル層12上に、すなわち、p型ボディ領域13、n+型ソース領域14、p+型ボディコンタクト領域15d、第1ゲート絶縁膜18および第1ゲート電極19が形成されたn−型エピタキシャル層12の上面に、絶縁膜31dを形成する。絶縁膜31dの材料および厚さは、好適には、絶縁膜31(図32参照)の材料および厚さと異なる。絶縁膜31dは、例えば酸化ハフニウム(HfO2)などの高誘電率材料からからなり、例えば熱酸化法やCVD法により形成することができる。また、絶縁膜31dの厚さを、絶縁膜31(図32参照)の厚さと異なる厚さ、例えば数nm程度とすることができる。
次いで、導電膜32dを形成する。
この導電膜32dを形成する工程では、図36に示すように、絶縁膜31d上に導電膜32dを形成する。導電膜32dの材料および厚さは、好適には、導電膜32(図33参照)の材料および厚さと異なる。導電膜32dは、例えばアルミニウム(Al)などからなり、例えば蒸着法やスパッタ法などにより形成することができる。また、導電膜32dの厚さを、導電膜32(図33参照)の厚さと異なる厚さとすることができる。
次いで、第2ゲート絶縁膜21dおよび第2ゲート電極22dを形成する。
この第2ゲート絶縁膜21dおよび第2ゲート電極22dを形成する工程では、フォトリソグラフィ技術およびドライエッチング技術により、導電膜32dおよび絶縁膜31dを加工(パターニング)する。例えばフォトリソグラフィ技術によりパターニングされたレジスト膜をマスクにしたドライエッチング技術により加工(パターニング)することで、図37に示すように、第2ゲート絶縁膜21dおよび第2ゲート電極22dを形成する。第2ゲート絶縁膜21dは、絶縁膜31d(図36参照)からなり、第2ゲート電極22dは、導電膜32d(図36参照)からなる。
上記した工程を行うことにより、前述したように、p型ボディ領域13の上面に、第1ゲート絶縁膜18を介して第1ゲート電極19が形成される。そして、p型ボディ領域13の上層部であって、n+型ソース領域14とn−型エピタキシャル層12とに挟まれた部分が、チャネル領域17となる。
また、上記した工程を行うことにより、p+型ボディコンタクト領域15dの上面に、第2ゲート絶縁膜21dを介して第2ゲート電極22dが形成される。したがって、第2ゲート絶縁膜21dおよび第2ゲート電極22dは、各素子(ユニットセル)が形成される領域AR1(図28参照)の外部の領域に形成される。
その後、実施の形態1と同様の工程を行うことにより、層間絶縁膜23を形成し、層間絶縁膜23にソースコンタクト孔(開口部)24を形成し、層間絶縁膜23上に、および、ソースコンタクト孔(開口部)24の底面および内壁を覆うように、ソース電極20を形成する。また、実施の形態1と同様の工程を行うことにより、n+型SiC基板10の下面に、ドレイン電極11を形成する。これにより、図29に示したような、本実施の形態3における半導体装置である縦型MISFET50dを製造することができる。
なお、第2ゲート絶縁膜21dおよび第2ゲート電極22dの各々の材料および厚さを、第1ゲート絶縁膜18および第1ゲート電極19の各々の材料および厚さと同一とすることもできる。このときは、フォトリソグラフィ技術およびドライエッチング技術により、導電膜32(図33参照)および絶縁膜31(図33参照)を加工(パターニング)して第1ゲート絶縁膜18および第1ゲート電極19を形成する際に、同時に、第2ゲート絶縁膜21dおよび第2ゲート電極22dを形成する。
<本実施の形態の主要な特徴と効果>
本実施の形態3の半導体装置である縦型MISFET50dも、実施の形態1の半導体装置である縦型MISFET50と同様に、p+型ボディコンタクト領域15dの上面に、第2ゲート絶縁膜21dを介して第2ゲート電極22dが形成されている。また、縦型MISFET50dがオン状態のときに、第2ゲート電極22dにゲート電圧を印加することで、第2ゲート絶縁膜21dおよびp+型ボディコンタクト領域15dを介して、p型ボディ領域13の電位、特にp型ボディ領域13のうち第1ゲート絶縁膜18との界面から少し離れた部分における電位が変調される。その結果、縦型MISFET50dがオン状態のときは、チャネル領域17を流れる電子の深さ方向の分布が、第1ゲート絶縁膜18との界面から離れ、深さ方向に広がる。そのため、チャネル領域17を流れる電子が、界面準位に捕獲または散乱されにくくなり、電子移動度(移動度)が低下しにくくなるため、オン抵抗を低減することができる。
また、オン抵抗を低減するために、埋め込みチャネル技術を用いる必要がないため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
さらに、本実施の形態3では、第2ゲート電極22dに印加されるゲート電圧VGS2を、第1ゲート電極19に印加されるゲート電圧VGS1と独立して制御することができる。そのため、例えば第2ゲート電極22dに第1ゲート電極19に印加されるゲート電圧VGS1よりも高いゲート電圧VGS2を印加することにより、実施の形態1に比べ、縦型MISFETのオン抵抗を低減することが容易になる。
なお、本実施の形態3でも、実施の形態1の第1変形例と同様に、第2ゲート絶縁膜21dが形成されておらず、第2ゲート電極22dが、p+型ボディコンタクト領域15dの上面に直接形成されていてもよい。このような構造を有する場合でも、第2ゲート電極22dにゲート電圧を印加することで、p+型ボディコンタクト領域15dを介して、p型ボディ領域13の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、n+型SiC基板として炭化珪素(SiC)からなる半導体基板を用い、n−型エピタキシャル層としてSiCからなる半導体層を用いた例について説明した。しかし、本発明は、n+型SiC基板に代え、例えばシリコン(Si)など各種の半導体材料からなる半導体基板を用い、n−型エピタキシャル層として例えばSiなど各種の半導体材料からなる半導体層を用いた場合にも適用可能である。このような場合でも、SiCを用いた場合に比べれば効果は少なくなるものの、オン抵抗の低減と、確実なノーマリオフの動作とを両立することができる。