JP2006237116A - 半導体装置 - Google Patents
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Abstract
【課題】導通損失低減を可能にした縦型パワーMOSFETを提供する。
【解決手段】半導体基板1と、半導体基板1上に堆積され、第1導電型の導電層2aと、導電層2の表層に間隔を隔てて選択的に設けられた第2導電型のウェル領域6と、ウェル領域6の内部に設けられた第1導電型のソース領域8とを有する半導体層2と、半導体層2の上に形成されたチャネル層9と、チャネル層9の上にゲート絶縁膜4を介して設けられたゲート電極11とを含む半導体装置である。ウェル領域の隣接間隔をa、ウェル領域においてソース領域を含まない領域の長さをL、ソース領域の一辺の長さをWs、チャネルの集積密度をDchとしたとき、Dch×(2L+a)≧0.8となるようにソース領域の一辺の長さWsを定めてソース領域を構成した。
【選択図】図1
【解決手段】半導体基板1と、半導体基板1上に堆積され、第1導電型の導電層2aと、導電層2の表層に間隔を隔てて選択的に設けられた第2導電型のウェル領域6と、ウェル領域6の内部に設けられた第1導電型のソース領域8とを有する半導体層2と、半導体層2の上に形成されたチャネル層9と、チャネル層9の上にゲート絶縁膜4を介して設けられたゲート電極11とを含む半導体装置である。ウェル領域の隣接間隔をa、ウェル領域においてソース領域を含まない領域の長さをL、ソース領域の一辺の長さをWs、チャネルの集積密度をDchとしたとき、Dch×(2L+a)≧0.8となるようにソース領域の一辺の長さWsを定めてソース領域を構成した。
【選択図】図1
Description
本発明は半導体装置に関し、特に高耐圧かつ大電流を制御する縦型SiCパワーMOSFETとしての半導体装置に関するものである。
従来の縦型のシリコン(Si)パワーMOSFETにおいては絶縁破壊性能が劣っており、耐圧特性を稼ぐには不純物を低濃度にドープした領域(ドリフト領域)を所定以上の厚膜に形成することが必要である。しかしこうすると、SiパワーMOSFETのドリフト抵抗が増して、ひいてはMOSFETの導通損失に相当するオン抵抗(オン抵抗=チャネル抵抗+ドリフト抵抗)が増大することになる。また、SiパワーMOSFETの電流容量は、Si素子の特性劣化に繋がる温度上昇によって制約されている。こうした理由からSiパワーMOSFETには、電流容量やオン抵抗によって決まる半導体素子の特性改善に限界が見えつつあると言える。
そこで、従来のSiパワーMOSFETの限界を打破する半導体材料として、ワイドバンドギャップ半導体である炭化珪素(シリコンカーバイド;SiC)が注目されている。SiCは、高絶縁耐圧性および熱伝導特性並びに高温耐性に優れた物性を有し、パワーMOSFETに適した材料である。より具体的には、SiCパワーMOSFETでは、SiCの高絶縁耐圧性によってドリフト領域を薄くできかつその領域の不純物密度を高めることも可能であり、これによってドリフト抵抗の大幅な低減が図られ得る。また、SiCパワーMOSFETは、高温状態で動作可能であると共に熱伝導性に優れているため、その電流容量の向上が容易である。
もっともその反面、SiCパワーMOSFETにおいては、SiC層の表面に熱酸化処理によってゲート絶縁層としてのSiO2層を積層すると、SiC層とSiO2層との界面に、多数のキャリアをトラップする界面準位が高密度に形成され、こうした高密度の界面準位により、充分なチャネル移動度(チャネルにおけるキャリア移動度)が達成されず、SiCパワーMOSFETのオン抵抗(チャネル抵抗)の増加の一要因になっている。
このような状況において、従来はチャネル移動度を向上させることでチャネル抵抗による損失を低減する試みがなされており、チャネル集積度の向上による損失の低減はなされていない(特許文献1参照)。
特表2002−502127号公報
上記の従来例に記載のSiCパワーMOSFETでは、チャネル移動度に着目しウェル領域を大きく取れば、スイッチング損失は効果的に抑制し得るものと期待できるが、このようなMOSFETにおいては、チャネル抵抗による損失が増加し、全体での損失は増加すると本願発明者は考察している。
本発明は、斯かる事情に鑑みてなされたものであって、チャネル移動度ではなくチャネル集積度に着目し、このチャネル集積度を向上させることによってチャネル抵抗低減を可能にした低損失縦型パワーMOSFETを提供することを目的としている。
本発明で得られる半導体装置は、半導体基板と、前記半導体基板上に堆積され、第1導電型の導電層と、前記導電層の表層に間隔を隔てて選択的に設けられた第2導電型のウェル領域と、前記ウェル領域の内部に設けられた第1導電型のソース領域とを有する半導体層と、前記半導体層の上に形成されたチャネル層と、前記チャネル層の上にゲート絶縁膜を介して設けられたゲート電極とを含む半導体装置であって、前記ウェル領域の隣接間隔をa、前記ウェル領域において前記ソース領域を含まない領域の長さをL、前記ソース領域の一辺の長さをWs、チャネルの集積密度をDchとしたとき、Dch×(2L+a)≧0.8となるようにソース領域の一辺の長さWsを定めてソース領域を構成したことを特徴とする。
本発明の効果が得られる場合の一例として、前記ソース領域は上面から見た形状が四角形状である場合が考えられる。
そのとき、前記ソース領域の一辺の長さWsが、0.38(2L+a)≦Ws≦2.62(2L+a)であると良い。
本発明の効果が得られる場合の一例として、前記ソース領域は上面から見た形状が六角形状である場合が考えられる。
そのとき、前記ソース領域の一辺の長さWsが、0.22(2L+a)≦Ws≦1.51(2L+a)であると良い。
本発明の効果が得られる場合の一例として、前記ソース領域は上面から見た形状が三角形状である場合が考えられる。
そのとき、前記ソース領域の一辺の長さWsが、0.66(2L+a)≦Ws≦4.53(2L+a)であると良い。
望ましくは、前記半導体は化合物半導体であると良い。
さらに望ましくは、前記半導体はバンドギャップが2eV以上のワイドバンドギャップ半導体であると良い。
さらに望ましくは、前記半導体は炭化珪素であると良い。
また、前記ウェル領域および前記第1導電型の導電層のうち、少なくともウェル領域の上方にエピタキシャル成長層を有することが望ましい。
また、前記第1導電型の導電層の不純物濃度Nd(cm-3)と厚みd(cm)が、3×105×ε≦Nd×d×e≦2×106×εを満たすことが望ましい。ただし、e:電子の素電荷、ε:前記半導体の誘電率である。
本発明によれば、チャネル集積度を向上することでチャネル抵抗を低減し、導通損失低減を可能にした半導体装置が得られる。
本発明の実施の形態に係る半導体装置について、パワーMOSFETの場合を例にとり、図面を参照しつつ説明する。
以下の説明および添付図面において、「n」または「p」は導電型を示し、これらを記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。
図1は、本発明の実施の形態に係るnチャネル型のパワーMOSFET100の平面図(図1(a))および断面図(図1(b))である。図1に示すように、本実施形態では、単位セル構造が正方形の場合を示している。図1に示すように、SiCからなるn型の半導体基板1の表面には、SiCからなるSiC成長層2(半導体層)が、エピタキシャル成長により形成されている。このSiC成長層2は、不純物(窒素)を含みドリフト電流が流れるn型のドリフト層本体部2a(導電領域)と、その上方から選択的に不純物イオン(アルミニウムイオン)を注入することにより形成されたp型のウェル領域6と、ウェル領域6の領域内において高濃度に不純物イオン(窒素イオン)を注入することにより形成されたn型のソース領域8と、ウェル領域6の領域内においてそれよりも高濃度に不純物イオン(アルミニウムイオン)をSiC成長層2の表層に対して注入して形成されたp型の高濃度コンタクト層7と、を有している。ウェル領域6は3μm程度の間隔aを開けて配置され、ゲート長Lは1μm、ソース領域8の大きさは一辺5μm程度である。一方、半導体基板1の裏面にはオーミック接触したニッケル金属からなるドレイン電極5が配置されている。
SiC成長層2の表面には、SiCからなるSiC成長層3(チャネル層)が、ドリフト層表面に接触してウェル領域6に延びるようにエピタキシャル成長により形成されていることが望ましい。これにより、チャネル領域9の表面平坦性が向上しMOSFET100のチャネル移動度が向上するとともに、しきい値制御が容易となる。ただし、SiC成長層3は必須ではない。
また、ソース領域8と高濃度コンタクト層7の上方のSiC成長層3の少なくとも一部は電極の接触抵抗低減のため選択的にエッチングされていることが望ましく、ソース領域8および高濃度コンタクト層7とオーミック接触するニッケル金属からなるソース電極10が配置されている。なおここでは、ソース電極10とのオーミック接触を確実に得るため、高濃度コンタクト層7はウェル領域6よりも不純物濃度を高めているが、この濃度条件は必須ではない。
また、SiC成長層3には、熱酸化処理により形成されたゲート絶縁層4(SiO2層)が、SiC成長層本体部2aの全域とソース領域8の一部とを覆うように接触して配置されている。
ゲート絶縁層4の上には、アルミニウム金属からなるゲート電極11が、ゲート絶縁層4を介してSiC成長層本体部2aの全域とソース領域8の一部とを覆うようにして配置されている。そして、図1に示すように、チャネル領域9は、ゲート電極11とウェル領域6によって挟まれかつゲート絶縁層4に隣接する層に相当し、このチャネル領域9は、ゲート電極11とドレイン電極5との間の電位差がゼロボルトの状態で空乏化する程度の不純物密度を有している。
また、ウェル6の間隔aは、MOSFETのゲート電圧オフ時にドレイン電極5に所定電圧(ソース電極10とドレイン電極5との間の電位差:0Vを超えかつ40V以下)を印加した状態においてウェル領域6の間の全域が空乏化するよう決められる。こうして、空乏層によってウェル領域6の間を閉じることができてゲート絶縁膜4が、ドレイン電極5の電圧に基づく高電界に曝されることを防止し得る。
勿論、MOSFET100のゲート電圧オン時に、ウェル領域6の間の空乏層が開く程度には、ウェル領域6の間隔を開けておく必要があると言えるが、ドリフト層本体部2aの不純物濃度によってpn接合における空乏層の伸び方が変化するため、不純物濃度の条件等に応じてウェル領域6の間隔の下限値は適宜、設計される。
こうして、半導体基板1と、SiC成長層2と、SiC成長層3と、ゲート絶縁層4と、ドレイン電極5と、ソース電極10と、ゲート電極11と、によって構成されたMOSFET100が得られる。
このようなMOSFET100においては、ゲート電極11にプラス電圧を印加すれば、電界によりチャネル領域9に電子が引きつけられるためキャリヤが生成し、これによりチャネル領域9がオンする。
こうすると、ソース領域8からチャネル領域9と、SiC成長層本体部3と、ドリフト層本体部2aとを経てドレイン電極5に向かって電子が移動できるようになり、ドリフト電流がドリフト層本体部2aの内部を縦方向(下から上へ)に流れる。すなわち、このデバイスは、ゲート電圧印加によってドリフト電流をスイッチング制御可能な縦型パワーMOSFETである。
MOSFET100のオン抵抗は、ソース領域8の抵抗(ソース抵抗)、チャネル領域9の抵抗(チャネル抵抗)、成長層2の抵抗(ドリフト抵抗)、基板1の抵抗(基板抵抗)等が直列接続したものと考えることができる。ソース抵抗は微細化により無視できる程度まで低減可能で、基板抵抗は基板1により一義的に決まるため、ドリフト抵抗とチャネル抵抗がオン抵抗の大部分を占める。バルク中での移動度に比べチャネル移動度が低い化合物半導体では、特にチャネル抵抗の占める割合が大きく、中でも、絶縁破壊電界が高いワイドバンドギャップ半導体(バンドギャップが2eV以上)を用いた半導体装置では、ドリフト層の薄膜化、高濃度化が可能なためドリフト抵抗の低減が可能で、チャネル抵抗の占める割合が大きくなる。SiCにおいても、SiCを熱酸化して形成したSiO2とSiCの界面に発生する多量の界面準位のためチャネル移動度はバルク中の移動度に比べて低く、チャネルによる損失は大きいが、絶縁破壊電界が高いためドリフト抵抗は小さくできる。このような、チャネル抵抗がオン抵抗の大部分を占めるような場合には、チャネルの集積密度を向上させてチャネル抵抗を低減することが特に重要である。
ウェル間隔aは成長層2の濃度により最適値が決まり、ゲート長Lはオフ時のリークを防ぐため1μm程度必要である。Lとaが定まったとき、ソース領域8の大きさを適切に決めることによってチャネルの集積密度Dchを上げることができ、チャネル部分での損失を低減できる。なお、チャネルの集積密度Dchとは、単位面積あたりの前記ソース領域の周辺長のことを言い、例えば正方形状のセルにおいて、セルサイズA(μm)、ソースの1辺の大きさWs(μm)とすると、A=Ws+2L+aとなり、Dch(μm-1)=4Ws/A2と表せる。例えば、前記成長層2の濃度1×1016cm−3、厚さ7μmの時を考える。成長層2の濃度からウェル間隔はa=3μm程度が望ましく、チャネル抵抗を低減するためL=1μmとし、チャネル移動度がμch=30cm2/Vsであるとする。このときのオン抵抗とチャネル集積度の関係を図2に示す。図2より、Dch≒1/(2L+a)とすることでオン抵抗は最小となる。Dch×(2L+a)>0.8であればオン抵抗は最小値の120%以下に収まり、かつグラフの傾きも小さい。グラフの傾きが小さいことはプロセスのばらつきの影響を受けにくいことを意味し、素子の特性ばらつきを抑制可能である。このように、チャネル移動度が低かったり他の部分の損失が小さいためにチャネル抵抗の損失が相対的に大きく全損失を増加させている場合であっても、チャネル集積密度を向上することで全損失を低減でき、ドリフト抵抗を低減可能なワイドバンドギャップ半導体の利点が活かせる。これによって、低損失で特性ばらつきの小さなパワーMOSFETが得られる。さらに望ましくは、チャネルの集積密度が0.9/(2L+a)以上であることにより、より一層低損失で特性ばらつきの小さなパワーMOSFETが得られる。
チャネルの集積密度の向上は、四角形状のセル構造とすることで実現可能である。正方形状のセル構造において、チャネルの集積密度Dchは、ソース領域8の1辺の長さをWsとすると、Dch=4Ws/(Ws+2L+a)2となり、Ws=2L+aで最大値1/(2L+a)をとる。ソース領域8の1辺の長さを0.38(2L+a)≦Ws≦2.62(2L+a)とすることにより、チャネルの集積密度をDch×(2L+a)≧0.8にでき、低損失なパワーMOSFETが得られる。さらに望ましくは、ソース領域8の1辺の長さを0.52(2L+a)≦Ws≦1.92(2L+a)とすることによりチャネルの集積密度をDch×(2L+a)≧0.9にでき、より一層低損失なパワーMOSFETが得られる。また、長方形状のセル構造では、ソース領域8の長辺の長さを(2L+a)以上、短辺の長さを(2L+a)以下とすると良い。
また、チャネルの集積密度の向上は、六角形状のセル構造でも実現可能である。六角形状のセル構造において、チャネルの集積密度Dchは、ソース領域8の1辺の長さをWsとすると、Dch=2.31Ws/(Ws+0.58(2L+a))2となり、Ws=0.58(2L+a)で最大値1/(2L+a)をとる。ソース領域8の1辺の長さを0.22(2L+a)≦Ws≦1.51(2L+a)とすることにより、チャネルの集積密度を0.8/(2L+a)以上にでき、低損失なパワーMOSFETが得られる。さらに望ましくは、ソース領域8の1辺の長さを0.30(2L+a)≦Ws≦1.11(2L+a)とすることによりチャネルの集積密度を0.9/(2L+a)以上にでき、より一層低損失なパワーMOSFETが得られる。
また、チャネルの集積密度の向上は、三角形状のセル構造でも実現可能である。三角形状のセル構造において、チャネルの集積密度は、ソース領域8の1辺の長さをWsとすると、6.93Ws/(Ws+1.73(2L+a))2となり、Ws=1.73(2L+a)で最大値1/(2L+a)をとる。ソース領域8の1辺の長さを0.66(2L+a)≦Ws≦4.53(2L+a)とすることにより、チャネルの集積密度を0.8/(2L+a)以上にでき、低損失なパワーMOSFETが得られる。さらに望ましくは、ソース領域8の1辺の長さを0.90(2L+a)≦Ws≦2.73(2L+a)とすることによりチャネルの集積密度を0.9/(2L+a)以上にでき、より一層低損失なパワーMOSFETが得られる。
本実施形態のパワーMOSFETは、上述のように、正方形状のセル構造に限らず、長方形、六角形、三角形、あるいはくし型のセル構造を用いることが可能である。長方形、六角形、三角形でセルを構成した場合のパワーMOSFETの平面図を、図4、図5、図6に示す。断面形状については、図1と基本的には同様であるので、平面図のみの記載とし、断面図は省略する。
また、上述した構造によりチャネル抵抗を低減した場合に、さらに損失を低減するには、ドリフト抵抗の低減も有効である。そのためには成長層2のドーピング濃度Nd(cm-3)を適切な値に設定する必要がある。SiCのようなワイドバンドギャップ半導体は絶縁破壊電界が高く、オフの状態で最大2MV/cm程度の高電界となるように設計することもできる。この時、成長層2はオフ時にすべて空乏化するように設計することで、耐圧保持に寄与せずドリフト抵抗を増加させるだけの冗長な部分を含まない、オン損失を低減する上で適切な設計となる。この時、Ndは2000000ε/d/e以下になる。ここで、εは半導体の誘電率(F/cm)、dはドリフト層厚み(cm)、eは電子の素電荷(C)である。一方では、ドリフト抵抗は前記成長層2の濃度Ndにほぼ反比例して増加するため、濃度が低すぎると望ましくない。このため、Ndを300000ε/d/e以上にする必要がある。すなわち、Ndを300000ε/d/e以上2000000ε/d/e以下にすることでドリフト抵抗を低減可能である。ただし、Ndを300000ε/d/e以上にする必要があるのは多数キャリヤデバイスの場合だけで、IGBTのような少数キャリヤデバイスの場合にはこの限りではない。
さらに望ましくは、Ndを500000ε/d/e以上1500000ε/d/e以下にすることで、絶縁破壊に関しては余裕を持った設計を行うことができ、ドリフト抵抗に関してはより一層損失低減が可能である。
次に、以上のように構成されたMOSFET100の製造方法を、図面を参照して詳しく説明する。
図3(a)〜(e)は、本発明の実施の形態に係るMOSFETの各製造工程を説明する断面図である。
最初に、図3(a)の工程において、CVD法によって添加不純物(窒素)のin−situドーピングを行いながら、SiC成長層2(n型の不純物半導体)が半導体基板1の上にエピタキシャル成長される。SiC成長層2の厚さは、約7μmであり、不純物濃度は、約1×1016cm−3である。なお、半導体基板1としては、例えば、主面が(0001)から[11−20]方向に8度のオフ角度をつけた直径75mmの4H−SiC基板が用いられる。この半導体基板1における不純物濃度は、約1×1018cm−3である。また、低濃度な不純物を含むSiC成長層2の成長前にSiC成長層2よりも高濃度の不純物を含むバッファ層を形成しても良い。
次に、図3(b)の工程において、SiC成長層2の表面に、例えばSiO2からなるウェル領域形成用注入マスク(図示せず)が形成される。このSiO2注入マスクは、Alイオン(添加不純物)の注入によってウェル領域6(p型の不純物半導体)として機能する部分のみが開口するようにSiC成長層2の表面を覆っている。そしてこの状態で、SiO2注入マスクの上方からSiC成長層2の内部に対してAlイオン注入が多段階に亘って実行される。その後、このSiO2注入マスクが適宜の方法により除去される。
続いて、SiC成長層2の表面に、例えばSiO2からなるソース領域形成用注入マスク(図示せず)が形成される。このSiO2注入マスクは、Nイオン(添加不純物)の注入によってソース領域8(n型の不純物半導体)として機能する部分のみが開口するようにSiC成長層2の表面を覆っている。そしてこの状態で、SiO2注入マスクの上方からSiC成長層2の内部に対してNイオン注入が多段階に亘って実行される。その後、このSiO2注入マスクが適宜の方法により除去される。
続いて、SiC成長層2の表面に、例えばSiO2からなる高濃度コンタクト層形成用注入マスク(図示せず)が形成される。このSiO2注入マスクは、Alイオン(添加不純物)の注入によって高濃度コンタクト層7(p型の不純物半導体)として機能する部分のみが開口するようにSiC成長層2の表面を覆っている。そしてこの状態で、SiO2注入マスクの上方からSiC成長層2の内部に対してAlイオン注入が多段階に亘って実行される。その後、このSiO2注入マスクが適宜の方法により除去される。
続いて、SiC成長層2に対し結晶回復のための活性化アニール処理が、約1500℃〜1800℃の温度条件下において実行される。これによって、図2(b)に示すように、SiC成長層2の一部が、不純物濃度2×1018cm−3のウェル領域6に、ウェル領域6の一部が不純物濃度1×1019cm−3のソース領域8に、ウェル領域6の一部が不純物濃度5×1019cm−3の高濃度コンタクト層7に変換される。ただし、後述のSiC成長層3の形成を行わない場合は、しきい値制御のため、ウェル領域6のうち、ゲート絶縁膜4と接する面の近傍は不純物濃度が低い方が望ましく、不純物濃度1×1017cm−3程度とする。
次に、図3(c)の工程において、CVD法によって、添加不純物(窒素)のin−situドーピングを行いながら、SiC成長層3(n型の不純物半導体)がSiC成長層2の全面にエピタキシャル成長される。SiC成長層3の厚さは、約0.2μmであり、SiC成長層3の不純物濃度は、約1×1016cm−3である。
次に、熱酸化により、SiC成長層3の表面にゲート絶縁層4を形成する。ゲート絶縁層4の厚さは、約0.1μmである。なお、基板裏面に形成される酸化膜(図示せず)は除去する。
次に、図3(d)の工程において、SiC成長層3の表面に、例えばSiO2からなるソース電極形成用マスク(図示せず)が形成される。このSiO2マスクは、ソース領域8の上方の一部のソース電極10を形成する部分のみが開口するようにSiC成長層3の表面を覆っている。そしてこの状態でエッチングを行い、ソース領域8と高濃度コンタクト層7を露出させる。その後、電子ビーム(EB)蒸着法によって基板1の表裏両面の全域にニッケル金属層を形成して、リフトオフ処理と、金属および半導体の間のオーミック接触用の1000℃程度での加熱処理とを行うことによって、図1に示すように、ソース電極10と、ドレイン電極5とが形成される。
次に、ゲート絶縁膜4の表面にEB蒸着法によってAl金属層を形成して、パターニング処理を行うことでゲート電極11が形成される。
こうして作製されたMOSFET100(図1)のチャネル領域9の幅(チャネル長)Lは1μmであり、ウェル領域6の間隔aは3μmであった。また、ウェル領域6の深さは1μmであり、高濃度コンタクト層7の深さは0.3μmであり、ソース領域8の厚さは0.3μmであった。
なお、本実施形態の説明においては、nチャネル型のMOSFETを例に説明したが、pチャネル型のMOSFETであっても同様の効果が得られる。
また、所定の導電型のSiC半導体基板にこれと同じ導電型のSiC成長層をエピタキシャル成長することによりMOSFETを作製しているが、SiC成長層と異なる導電型のSiC半導体基板を用いる方法により、IGBTを作製しても本発明の効果が得られる。
また、主面が4H−SiC(0001)オフ面である基板を用いたが、主面が4H−SiC(0001)オフ面以外の面である基板を用いても良く、4H−SiC以外のポリタイプからなるSiC基板を用いても良い。さらには、SiC以外の半導体材料を用いても良い。
本発明によれば、導通損失低減を可能にした半導体装置が得られ、省エネを実現するパワー半導体装置等に適用できる。
1 半導体基板
2 SiC成長層(半導体層)
3 SiC成長層(チャネル層)
4 ゲート絶縁層
5 ドレイン電極
6 ウェル領域
7 高濃度コンタクト層
8 ソース領域
9 チャネル領域
10 ソース電極
11 ゲート電極
2 SiC成長層(半導体層)
3 SiC成長層(チャネル層)
4 ゲート絶縁層
5 ドレイン電極
6 ウェル領域
7 高濃度コンタクト層
8 ソース領域
9 チャネル領域
10 ソース電極
11 ゲート電極
Claims (12)
- 半導体基板と、
前記半導体基板上に堆積され、第1導電型の導電層と、前記導電層の表層に間隔を隔てて選択的に設けられた第2導電型のウェル領域と、前記ウェル領域の内部に設けられた第1導電型のソース領域とを有する半導体層と、
前記半導体層の上に形成されたチャネル層と、前記チャネル層の上にゲート絶縁膜を介して設けられたゲート電極とを含む半導体装置であって、
前記ウェル領域の隣接間隔をa、前記ウェル領域において前記ソース領域を含まない領域の長さをL、前記ソース領域の一辺の長さをWs、チャネルの集積密度をDchとしたとき、
Dch×(2L+a)≧0.8
となるようにソース領域の一辺の長さWsを定めてソース領域を構成した
ことを特徴とする半導体装置。 - 前記ソース領域は上面から見た平面形状が四角形状であることを特徴とする請求項1に記載の半導体装置。
- 前記ソース領域の一辺の長さWsが、
0.38(2L+a)≦Ws≦2.62(2L+a)
であることを特徴とする請求項2に記載の半導体装置。 - 前記ソース領域は上面から見た平面形状が六角形状であることを特徴とする請求項1に記載の半導体装置。
- 前記ソース領域の一辺の長さWsが、
0.22(2L+a)≦Ws≦1.51(2L+a)
であることを特徴とする請求項4に記載の半導体装置。 - 前記ソース領域は上面から見た平面形状が三角形状であることを特徴とする請求項1に記載の半導体装置。
- 前記ソース領域の一辺の長さWsが、
0.66(2L+a)≦Ws≦4.53(2L+a)
であることを特徴とする請求項6に記載の半導体装置。 - 前記半導体は化合物半導体であることを特徴とする請求項1から7のいずれかに記載の半導体装置。
- 前記半導体はバンドギャップが2eV以上のワイドバンドギャップ半導体であることを特徴とする請求項1から8のいずれかに記載の半導体装置。
- 前記半導体は炭化珪素であることを特徴とする請求項1から9のいずれかに記載の半導体装置。
- 前記ウェル領域および前記第1導電型の導電層のうち、少なくともウェル領域の上方にエピタキシャル成長層を有することを特徴とする請求項1から10のいずれかに記載の半導体装置。
- eを電子の素電荷、εを前記半導体の誘電率としたとき、
前記第1導電型の導電層の不純物濃度Nd(cm-3)と厚みd(cm)が、
3×105×ε≦Nd×d×e≦2×106×ε
を満たすことを特徴とする請求項1から11のいずれかに記載の半導体装置。
Priority Applications (1)
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-
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- 2005-02-23 JP JP2005046744A patent/JP2006237116A/ja active Pending
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