JP2023110900A - ナノラミネート絶縁ゲート構造を有するワイドバンドギャップトランジスタ及びワイドバンドギャップトランジスタの製造方法 - Google Patents

ナノラミネート絶縁ゲート構造を有するワイドバンドギャップトランジスタ及びワイドバンドギャップトランジスタの製造方法 Download PDF

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Abstract

【課題】 従来技術の制限を解消するか又は緩和することを可能とするワイドバンドギャップトランジスタ及びワイドバンドギャップトランジスタの製造方法を提供する。【解決手段】 ワイドバンドギャップトランジスタが、窒化ガリウム（ＧａＮ）又はシリコンカーバイド（ＳｉＣ）の少なくとも一つのワイドバンドギャップ半導体層（１４，１６；１０３，１０５）を具備している半導体構造体（２）と、絶縁ゲート構造体（８）と、該絶縁ゲート構造体（８；１７；１１０）によって該半導体構造体（２；１５；１０２）から離隔されているゲート電極（７；１８；１００ｃ）とを包含している。該絶縁ゲート構造体（８；１７；１１０）はアルミニウムと、ハフニウムと、酸素との混合物を包含している。【選択図】 図１

Description

本発明は、ナノラミネート（ｎａｎｏｌａｍｉｎａｔｅｄ）絶縁ゲート構造を有するワイドバンドギャップトランジスタ及びワイドバンドギャップトランジスタの製造方法に関するものである。
知られているように、ワイドバンドギャップ（ＷＢＧ）を有する、特に、１．１ｅＶよりも大きなバンドギャップのエネルギ値Ｅｇと、低オン状態抵抗（ＲＯＮ）と、熱導電度の高い値と、高い動作周波数と、電荷キャリアの高い飽和速度とを有する半導体物質は、ＭＯＳＦＥＴ、ＪＦＥＴ、ＨＥＭＴ（高電子移動度トランジスタ）、及びＭＩＳＨＥＭＴ（金属－絶縁体－半導体高電子移動度トランジスタ）等のパワー適用例用の電子部品を製造するのに特に適している。
同様の特性を有しており且つ電子部品を製造するために使用されるべく構想される物質は、その異なるポリタイプ（例えば、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ）においてのシリコンカーバイド（ＳｉＣ）である。
この目的のために有益的に使用される物質の別の例は、窒化ガリウム（ＧａＮ）である。例えば、高移動度電界効果トランジスタは、異なるバンドギャップを有する半導体物質の間の界面であるヘテロ接合において高い移動度を有する２次元電子ガス（２ＤＥＧ）の層の形成に基づくものであることが知られている。例えば、ＨＥＭＴトランジスタは、窒化アルミニウムガリウム（ＡｌＧａＮ）の層と窒化ガリウム（ＧａＮ）の層との間のヘテロ接合に基づくものであることが知られている。
ＳｉＣ又はＧａＮからなるパワートランジスタにおいて、高誘電率の誘電体を使用することは、絶縁ゲート構造体を形成するために有益的である。実際に、これらの物質は、絶縁ゲート構造体内の電界及び装置のオン状態抵抗ＲＯＮの両方を減少させることを可能とし、且つ、更に、スレッシュホールド電圧に対する利点を伴う。
現在使用されている高誘電率物質の問題は、高温度に露呈された場合に劣化する傾向とリンクされている。特に、ワイドバンドギャップ装置の製造の幾つかの工程において一般的に到達する温度において、純粋の高誘電率物質は結晶化する傾向があり、且つ相変化が装置の漏洩電流を増加させる場合がある。例えば、オーミックコンタクトの形成は、典型的に、高温アニーリング工程を必要とし且つ高誘電率誘電体の結晶化を発生させる場合がある。その結果、絶縁ゲート構造体を形成する前に高温度を必要とする工程を実施するように処理の流れを組まねばならない。しかしながら、この処理シーケンスは、そうでなければ不必要である付加的な工程を必要とする場合があり、そのことは製造コストの増加を伴うこととなる。例えば、絶縁ゲート構造体とは別個にオーミックコンタクトを画定するために付加的なフォトリソグラフィを実施することが必要となる。
一方、シリコン酸化物等の物質は、劣化すること無しに、より非常に高い温度に耐えるが、しばしば必要とされる高性能を達成するための十分な誘電率を有するものではない。
本発明の目的とするところは、上述した制限を解消するか又は緩和することを可能とするワイドバンドギャップトランジスタ及びワイドバンドギャップトランジスタの製造方法（プロセス）を提供することである。
本発明によれば、請求項１及び７に夫々定義されるようなワイドバンドギャップトランジスタ及びワイドバンドギャップトランジスタの製造方法が提供される。
本発明をより良く理解するために、本発明の幾つかの実施例について純粋に非制限的な例として添付の図面を参照して以下に説明する。
本発明の１実施例に基づくワイドバンドギャップトランジスタの断面図。 （ａ）は本発明の１実施例に基づくプロセスの或る工程における図１のトランジスタの拡大詳細図、（ｂ）はその後の処理工程における（ａ）の詳細図、（ｃ）は本発明の異なる実施例に基づくプロセスのその後の処理工程における（Ａ）の詳細図。 本発明の異なる実施例に基づくワイドバンドギャップトランジスタの断面図。 本発明の更なる実施例に基づくプロセスの相次ぐ工程の内の或る工程における半導体ウエハの断面図。 本発明の更なる実施例に基づくプロセスの相次ぐ工程の内の或る工程における半導体ウエハの断面図。 本発明の更なる実施例に基づくプロセスの相次ぐ工程の内の或る工程における半導体ウエハの断面図。 本発明の更なる実施例に基づくプロセスの相次ぐ工程の内の或る工程における半導体ウエハの断面図。 本発明の更なる実施例に基づくプロセスの相次ぐ工程の内の或る工程における半導体ウエハの断面図。 本発明の更なる実施例に基づくワイドバンドギャップトランジスタの断面図。 本発明の更に別の実施例に基づくプロセスの相次ぐ工程の内の或る工程における半導体ウエハの断面図。 本発明の更なる実施例に基づくワイドバンドギャップトランジスタの断面図。 本発明の更なる実施例に基づくプロセスの相次ぐ工程の内の或る工程における半導体ウエハの断面図。 本発明の更なる実施例に基づくプロセスの相次ぐ工程の内の或る工程における半導体ウエハの断面図。 本発明の更なる実施例に基づくプロセスの相次ぐ工程の内の或る工程における半導体ウエハの断面図。 本発明の更なる実施例に基づくプロセスの相次ぐ工程の内の或る工程における半導体ウエハの断面図。 本発明の更なる実施例に基づくプロセスの相次ぐ工程の内の或る工程における半導体ウエハの断面図。
本発明は、特に、ワイドバンドギャップトランジスタにおける絶縁ゲート構造体の製造に関するものである。図１を参照すると、一般的に、ワイドバンドギャップトランジスタ１は、少なくとも１つの層が窒化ガリウム（ＧａＮ）又はシリコンカーバイド（ＳｉＣ）等のワイドバンドギャップ半導体物質からなる半導体構造体２と、ソース電極３と、ドレイン電極４と、絶縁ゲート構造体８によって半導体構造体２から離隔されているゲート電極７と、を有している。より詳細には、半導体構造体２は、ＧａＮＨＥＭＴ装置の場合には、窒化アルミニウムガリウム（ＡｌＧａＮ）及びＧａＮヘテロ構造－ＡｌＧａＮ／ＧａＮヘテロ構造を、又は、ＳｉＣＭＯＳＦＥＴの場合には、高いドーピングレベル（例えば、１０１８子数／ｃｍ３はそれ以上）のＳｉＣ基板及び一層低いドーピングレベル（例えば、１０１５１０１６子数／ｃｍ３のＳｉＣエピタキシャル層を、包含する場合がある。
図２（ａ）－（ｃ）により詳細に例示してある絶縁ゲート構造体８は、アルミニウム、ハフニウム、及び酸素の混合物を包含している。より詳細には、絶縁ゲート構造体８は、ゲート積層体８’（図２（ａ））を形成するためのナノメートルの厚さを有している複数のアルミニウム酸化物層８ａと複数のハフニウム酸化物層８ｂの交互の相次いでのコンフォーマル付着とそれに続くアニーリング工程（図２（ｂ）、（ｃ））とによって得られる。アルミニウム酸化物層８ａ及びハフニウム酸化物層８ｂは、例えば、０．５ｎｍと１０ｎｍとの間の厚さを有しており、アモルファスであり且つ原子層堆積法（ＡＬＤ）によって得られる。層８ａ、８ｂの数は、絶縁ゲート構造体８の全体的な厚さが、例えば、３０ｎｍと６０ｎｍとの間の所望の値を有するように決定される。非制限的例においては、アルミニウム酸化物層８ａ及びハフニウム酸化物層８ｂの全ては等しい厚さを有している。
アニーリング工程期間中に、層８ａ、８ｂの間の界面において、アルミニウム酸化物及びハフニウム酸化物が拡散し且つ混合する。従って、少なくとも、夫々の界面においては、アルミニウムと、ハフニウムと、酸素との混合物が存在している。アルミニウム酸化物層８ａ及びハフニウム酸化物層８ｂの初期厚さ、該アニーリング工程の期間及び温度に従って、最終的な絶縁ゲート構造体８において、初期の層状構造が部分的に残存されるか（図２（ｂ））、又は、代替的に、失われる（図２（ｃ））場合がある。該アニーリング工程は、ゲート積層体８’を５００℃と９５０℃との間で、好適には６００℃と８００℃との間で、例えば８００℃のアニーリング温度へ加熱させることによって実施することが可能である。そのアニーリング期間は３０秒と６００秒との間とすることが可能である。しかしながら、アニーリング温度とアニーリング期間とは、アルミニウム酸化物とハフニウム酸化物との拡散及び混合に起因する絶縁ゲート構造体８の結晶化を回避するように選択される。絶縁ゲート構造体８の誘電率及び結晶化温度は、アルミニウム酸化物の誘電率及び結晶化温度とハフニウム酸化物のそれとの中間である。従って、絶縁ゲート構造体８は満足のいく誘電率値を有しており、且つ、同時に、例えば、オーミックコンタクトの形成のためにパワー装置の製造工程期間中に発生する熱応力に構造的変形無しで耐えることが可能である。ゲート構造体は、高温度への露呈から保護することが必要ではないので、例えばフォトリソグラフィの数を減少させることによって不必要な工程を回避するように、その処理の流れを最適化させることが可能である。
図３は、上述した如くに得られた絶縁ゲート構造体を具備するＨＥＭＴ装置１０を示している。ＨＥＭＴ装置１０は、例えばシリコン又はシリコンカーバイド（ＳｉＣ）又はアルミニウム酸化物（Ａｌ２３からなる基板１２と、基板１２上に延在している真性窒化ガリウム（ＧａＮ）からなるチャンネル層１４と、チャンネル層１４上に延在している真性窒化アルミニウムガリウム（ＡｌＧａＮ）からなるか又はＡｌｘａ１－ｘ、ＡｌＩｎＧａＮ、Ｉｎｘａ１－ｘ、Ａｌｘｎ１－ｘｌ等の窒化ガリウムの三元又は四元合金に基づく化合物からなるバリア層１６と、チャンネル層１４とは反対側のバリア層１６の面１６ａ上に延在している絶縁ゲート構造体１７と、ソース電極２０とドレイン電極２２との間の絶縁ゲート構造体１７の上を延在しているゲート電極１８と、を包含している。
チャンネル層１４及びバリア層１６は、互いに界面においてヘテロ接合１３ａを具備しているヘテロ構造体１３を形成している。従って、ヘテロ構造体１３は、下側に存在する基板１２との界面の一部であるチャンネル層１４の底部側とバリア層１６の上部側１６ａと間に延在している。
基板１２、チャンネル層１４、及びバリア層１６は、以後、全体として、半導体構造体１５として言及する。半導体構造体１５内に画定される活性領域１３ａが、使用中に、ＨＥＭＴ装置１０の導電性チャンネルを収容する。図３の実施例において、ゲート電極１８は活性区域１３ａに対応するゾーンにおいて絶縁ゲート構造体１７上を延在している。
図２（ａ）－（ｃ）を参照して既に例示したようにして設けられる絶縁ゲート構造体１７は、アルミニウムと、ハフニウムと、酸素との混合物を包含している。より詳細には、絶縁ゲート構造体１７は、ナノメートル又はサブナノメートルの厚さを有している複数のアルミニウム酸化物層１７ａ及び複数のハフニウム酸化物層１７ｂの交互の相次いでのコンフォーマル付着（堆積）と、それに続くアニーリング工程とによって得られる。アルミニウム酸化物層１７ａ及びハフニウム酸化物層１７ｂはアモルファス、即ち非晶質、である。
不図示の更なる実施例によれば、半導体ボディ１５及びその中に収容されている活性領域１３ａとしてのウエルは、設計上の嗜好により、適宜にドープされているか又は真性型のＧａＮ又はＧａＮ合金の単一の層又は複数の層を有することが可能である。
図３の実施例においては、例えば金属である導電性物質からなるソース領域２０及びドレイン領域２２は、深くバリア層１６内へ入り込むこと無しに、バリア層１６の表面１６ａに到達するまで専ら絶縁ゲート層１７を貫通して延在している。
不図示の実施例によれば、ソース領域２０及びドレイン領域２２が、バリア層１６の厚さの一部にわたって延在しバリア層１６内で終端するように延在している。
不図示の更なる実施例によれば、ソース領域２０及びドレイン領域２２は、完全にバリア層１６を貫通して半導体ボディ１５内深くに延在して、バリア層１６とチャンネル層１４との間の界面において終端している。
不図示の更なる実施例によれば、ソース領域２０及びドレイン領域２２は、更に、部分的にチャンネル領域１４を介して延在し且つチャンネル層１４内で終端している。
ＨＥＭＴ装置１０の製造方法（プロセス）の１例について図４－９を参照して以下に説明する。
最初に図４を参照すると、半導体ウエハ３０は、例えばシリコン又はシリコンカーバイド（ＳｉＣ）又はアルミニウム酸化物（Ａｌ２３からなる基板１２を有している。窒化ガリウム（ＧａＮ）のチャンネル層１４及び窒化アルミニウムガリウム（ＡｌＧａＮ）のバリア層１６を、チャンネル層１４上に延在して、基板１２上に形成する。バリア層１６及びチャンネル層１４は、前述したように、ヘテロ構造体１３及びヘテロ接合１３ａを形成する。
次いで図２（ａ）を参照して説明した如く、ゲート積層体１７’を形成する。特に、ゲート積層体１７’は、ナノメートル厚さを有している複数のアルミニウム酸化物層１７ａ及び複数のハフニウム酸化物層１７ｂ（ＨｆＯ２を、所望の全体的な厚さに到達するまで、交互に相次いでのコンフォーマル付着（堆積）によって得られる。アルミニウム酸化物層１７ａ及びハフニウム酸化物層１７ｂはアモルファスであり且つ原子層堆積法（ＡＬＤ）によって形成されるが、該方法は、構造のコンフォーマル特性及び極めて正確な厚さ制御を確保する。
その後（図５）、例えばレジストの第１犠牲層２５をゲート積層体１７’上に形成し且つ第１フォトリソグラフィプロセスによって形状を画定させる。第１犠牲層２５は、ソース電極２０及びドレイン電極２２を形成するための開口２６を有している。第１犠牲層２５は、開口２６を介してゲート積層体１７’を選択的にエッチするためのマスクとして使用される。
図６を参照すると、金属層又はマルチ層の付着と第１犠牲層２５のリフトオフに続いて、夫々の開口２６に対応する位置においてソース電極２０及びドレイン電極２２を形成する。
次いで、オーミックコンタクトを形成するために、例えば５００℃と９５０℃との間で、好適には６００℃と８００℃との間の温度において、アニーリング工程を実施する。同時に、隣接するアルミニウム酸化物層１７ａとハフニウム酸化物層１７ｂとが夫々の界面において互いに拡散し、且つ図７に示したように、ゲート積層体１７’の残存する部分から絶縁ゲート構造体１７が形成される。アルミニウム酸化物層１７ａ及びハフニウム酸化物層１７ｂの数及び厚さ、アニーリング温度、及びアニーリング期間は、絶縁ゲート構造体１７が開始層１７ａ、１７ｂの痕跡を維持している（図２（ｂ）の例におけるように）か、又は維持していない（図２（ｃ）の例におけるように）し、且つ結晶化が回避されるように設計事項に従って選択される。
次いで、第２犠牲層２７（図８）が絶縁ゲート構造体１７上、ソース電極２０上、及びドレイン電極２２上に形成され、且つ第２フォトリソグラフィプロセスによって形状画定される。第２犠牲層２７はゲート電極１８を形成するための開口２８を有している。
金属層又はマルチ層の付着及び第２犠牲層２７の（プラズマ又はウエット）エッチングによるリフトオフに続いて、開口２８に対応する位置にゲート電極１８を形成する。オプションとして、例えば４００℃において、該金属層又はマルチ層の付着の後に更なるアニーリング工程を実施することが可能である。
従来の且つ不図示の最終処理工程と半導体ウエハ３０のダイシングの後に、図３のＨＥＭＴ装置１０が得られる。
アニーリング期間中のアルミニウム酸化物層１７ａとハフニウム酸化物層１７ｂの拡散が、爾後の高温処理工程期間中に物質の結晶化を回避しながら、単一の真性のＡｌ２３びＨｆＯ２の誘電率値の間の典型的に中間の高い誘電率値を維持することを可能とする。特に、高温に対する耐性が、物質が劣化されること無しに、夫々のオーミックコンタクトを具備するソース電極及びドレイン電極を形成する前に、ゲート積層体１７’を形成することを可能とする。この様に、絶縁ゲート構造体１７を画定すると共に夫々のオーミックコンタクトを具備するソース電極及びドレイン電極を形成するために、単一のフォトリソグラフィプロセス及び単一のアニーリング工程を使用することが可能である。
異なる実施例の図９の場合、ここでは参照番号３８で示したゲート領域は凹所型のものとすることが可能であり、且つ絶縁ゲート構造体４０は平坦状ではない。この場合には、ＡＬＤによってコンフォーマルに付着された（図１０）絶縁マルチ層４０’を形成する前に、バリア層１６を選択的にプラズマエッチしてトレンチ４１を開口させる。
図１１を参照すると、縦型ＭＯＳＦＥＴ１００が、シリコンカーバイド（ＳｉＣ）の半導体構造体１０２を包含しており、その半導体構造体１０２の裏側１０２ａ上にドレイン電極１００ａを且つその半導体構造体１０２の正面側１０２ｂ上にソース電極１００ｂとゲート電極１００ｃとを有している。半導体構造体１０２は、基板１０３（その一つの面は裏側１００ａを画定している）とエピタキシャル層１０５（その一つの面は半導体構造体１０２の正面側１０２ｂを画定している）とを包含しており、それらは両方とも例えばＮ型である第１導電型を有している。しかしながら、ＳｉＣのＮ型基板１０３は一層高い第１ドーピングレベル（例えば、１０１８子数／ｃｍ３上）を有しており、一方エピタキシャル層１０３は一層低い第２ドーピングレベル（例えば、１０１５１０１６子数／ｃｍ３を有している。
ここではＰ型である第２導電型を有しているボディウエル１０７は、エピタキシャル層１０８の内部に形成されており、且つ特にＮ＋である第１導電型のソース領域１０８及び特にＰ＋である第２導電型で且つ夫々のソース領域１０８と隣接しているコンタクト領域１０９を収容している。エピタキシャル層１０５は電流スプレッド層（ＣＳＬ）を画定しており、その中にはボディウエル１０７が埋設されている。
ボディウエル１０７は、通常、１μｍ未満で例えば０．６μｍの距離だけ互いに離隔されている。ボディウエル１０７及びそれらの間に存在するエピタキシャル層１０５の部分は、寄生ＪＦＥＴ領域を形成している。
絶縁ゲート構造体１１０が、ソース領域１０８の間のエピタキシャル層１０５上（又は、存在する場合には、エンハンスメント層６上）で半導体構造体１０２の正面側１０２ａ上を延在しており、且つその上にゲート電極１００ｃが設けられている。図２（ａ）－（ｃ）を参照して既に例示した如くに設けられた絶縁ゲート構造体１１０は、アルミニウムと、ハフニウムと、酸素との混合物を包含している。より詳細には、絶縁ゲート構造体１１０は、ナノメートル又はサブナノメートルの厚さを有している複数のアルミニウム酸化物層と複数のハフニウム酸化物層との交互の相次ぐコンフォーマル付着と、それに続くアニーリング工程とによって得られる。
図１２乃至１６を参照して、ＭＯＳＦＥＴ１００を製造するプロセス（方法）の１例について以下に説明する。
最初に、図１２を参照すると、半導体ウエハ１３０は基板１０３を有しており、その上にエピタキシャル層１０５が成長されて半導体構造体１０２を形成している。次いで、その後の異なるドーピング種のイオン注入によって、ボディウエル１０７、ソース領域１０８、及びコンタクト領域１０９を形成する。該イオン注入の後に、例えば１６００℃を越える高温において活性化アニーリング工程を実施する。
次いで、図１３を参照すると、図２（ａ）を参照して説明したように、ゲート積層体１１０’を形成する。特に、ゲート積層体１１０’は、全体的に所望の厚さに到達するまで、ナノメートル厚さを有している複数のアルミニウム酸化物層１１０ａと複数のハフニウム酸化物層１１０ｂとの交互の相次ぐコンフォーマル付着（堆積）によって得られる。アルミニウム酸化物層１１０ａ及びハフニウム酸化物層１１０ｂは原子層堆積法（ＡＬＤ）によって形成される。
図１４に示したように、ゲート積層体１１０’上にレジストの第１犠牲層１１２を形成し且つ第１フォトリソグラフィプロセスによって形状画定させる。第１犠牲層１１２はソース電極１００ｂの形成のための開口１１３を有しており且つゲート積層体１１０’を選択的にエッチするためのマスクとして使用される。
図１５を参照すると、半導体構造体１０２の正面側１０２ｂ上の金属層又はマルチ層の付着及び第１犠牲層１１２のリフトオフに続いて、夫々の開口１１３に対応する位置にソース電極１００ｂを形成する。正面側１０２ｂ上の付着と同時的に又はその後に、半導体構造体１０２の背面側１０２ａ上に金属層又はマルチ層を付着させてドレイン電極１００ａを形成する。ドレイン電極１００ａを付着させる前に、基板１０３を機械的に薄層化（研磨）させることが可能であり且つレーザーアニーリングに露呈させることが可能である。
ドレイン電極１００ａ及びソース電極１００ｂが形成されると、例えば、シリサイドの形成のための８００度のアニーリング温度において、アニーリング工程が実施される。この工程において、ゲート積層体１１０’がアニーリング温度へ加熱され、ゲート積層体１１０’のアルミニウム酸化物１１０ａ及びハフニウム酸化物１１０ｂが該界面において拡散し且つ混合する。従って、少なくとも該界面において、アルミニウムと、ハフニウムと、酸素との混合物が存在している。アルミニウム酸化物層８及びハフニウム酸化物層８ｂの初期厚さ、該アニーリング工程の期間及び温度、に従って、最終的な絶縁ゲート構造体１１０において、開始時の層状構造が部分的に維持される（図２（ｂ）の例におけるように）か、又は、代替的に、喪失される（図２（ｃ）の例におけるように）場合がある。
アニーリングの後、図１６を参照すると、ソース電極１００ｂに使用される物質とは異なる物質の金属層又はマルチ層１１５が絶縁ゲート構造体１１０上及びソース電極１００ｂ上に付着され、次いで、該金属層又はマルチ層１１５の一部の上にレジストの第２犠牲層１２０が形成され且つ第２フォトリソグラフィプロセスによって形状画定される。第２犠牲層１２０はゲート電極１００ｃを形成するための開口１２１を有している。第２犠牲層１２０は、例えば、プラズマエッチングによって開口１２１を介して金属層又はマルチ層１１５を選択的にエッチするためのマスクとして使用される。従って、ゲート電極１００ｃが得られる。
従来の且つ不図示の最終的な処理工程及び半導体ウエハ３０のダイシングの後に、図１１のＭＯＳＦＥＴ１００が得られる。
上述した絶縁ゲート構造体１１７及びその製造方法（プロセス）は、例えば、二重の利点で、シリコン酸化物の代わりにＳｉＣＭＯＳＦＥＴにおけるゲート絶縁体として高誘電率誘電体を使用することを可能とする。実際に、一方においては、高い誘電率は、エピタキシャル層１０５内に最も高い電界値を局所化させることを可能とする。従って、同じエピタキシャル層１０５の厚さ及びオン状態抵抗ＲＯＮの両方を最適化させることが可能である。他方において、高温（１１００－１２００℃）においての窒化酸化物酸化後アニーリング工程が除去されているので、処理の流れが簡単化されている。
以上、本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの具体的実施の態様に制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに種々の変形及び修正を行うことが可能であることは勿論である。

Claims (15)

  1. ワイドバンドギャップトランジスタにおいて、
    窒化ガリウム（ＧａＮ）又はシリコンカーバイド（ＳｉＣ）の少なくとも一つのワイドバンドギャップ半導体層（１４，１６；１０３，１０５）を包含している半導体構造体（２；１５；１０２）、
    絶縁ゲート構造体（８；１７；１１０）、
    該絶縁ゲート構造体（８；１７；１１０）によって該半導体構造体（２；１５；１０２）から離隔されているゲート電極（７；１８；１００ｃ）、
    を有しており、該絶縁ゲート構造体（８；１７；１１０）がアルミニウムと、ハフニウムと、酸素との混合物を包含しているワイドバンドギャップトランジスタ。
  2. 該半導体構造体（１５）が、窒化ガリウム（ＧａＮ）のチャンネル層（１４）及び窒化アルミニウムガリウム（ＡｌＧａＮ）とアルミニウム及びガリウムの三元合金、又はアルミニウム及びガリウムの四元合金からなるグループから選択された物質のバリア層（１４）を包含し、ヘテロ接合（１３ａ）が該チャンネル層（１４）と該バリア層（１６）との間の界面に形成されているヘテロ構造体（１３）を有している請求項１に記載のトランジスタ。
  3. 該半導体構造体（１０２）が、
    或る導電型と第１ドーピングレベルとを有しているシリコンカーバイド（ＳｉＣ）の基板（１０３）と、
    前記導電型と該第１ドーピングレベルよりも一層低い第２ドーピングレベルを有しているシリコンカーバイド（ＳｉＣ）のエピタキシャル層（１０５）と、
    を有している請求項１に記載のトランジスタ。
  4. 該絶縁ゲート構造体（８；１７；１１０）が、アルミニウム酸化物（Ａｌ２３を包含する複数個の第１領域（２ａ；１７ａ）及び該第１領域（２ａ：１７ａ）と交互になっているハフニウム酸化物（ＨｆＯ２の複数の第２領域（２ｂ：１７ｂ）で少なくとも部分的に層状である請求項１乃至３の内のいずれか１項に記載のトランジスタ。
  5. 該第１領域（２ａ；１７ａ）及び該第２領域（２ｂ；１７ｂ）が１ｎｍと５ｎｍとの間の厚さを有している請求項４に記載のトランジスタ。
  6. 該絶縁ゲート構造体（８；１７；１１０）がアモルファスである請求項１乃至５の内のいずれか１項に記載のトランジスタ。
  7. ワイドバンドギャップトランジスタを製造する方法において、
    窒化ガリウム（ＧａＮ）又はシリコンカーバイド（ＳｉＣ）の少なくとも一つのワイドバンドギャップ半導体層（１４，１６；１０３，１０５）を包含している半導体構造体（２；１５；１０２）を形成し、
    該半導体構造体（２；１５；１０２）の上に絶縁ゲート構造体（８；１７；１１０）を形成し、
    該絶縁ゲート構造体（８；１７；１１０）の上にゲート電極（７；１８；１００ｃ）を形成する、
    ことを包含しており、該絶縁ゲート構造体（８；１７；１１０）がアルミニウムと、ハフニウムと、酸素との混合物を包含している方法。
  8. 該半導体構造体（２；１５；１０２）を形成することが、
    窒化ガリウム（ＧａＮ）のチャンネル層（１４）と窒化アルミニウムガリウム（ＡｌＧａＮ）のバリア層（１６）とを包含しておりヘテロ接合（１３ａ）が該チャンネル層（１４）と該バリア層（１６）との間の界面に形成されているヘテロ構造体（１３）を形成することを包含している請求項７に記載の方法。
  9. 該半導体構造体（１０２）を形成することが、
    或る導電型及び第１ドーピングレベルを有しているシリコンカーバイド（ＳｉＣ）の基板（１０３）を形成すること、及び
    前記導電型及び該第１ドーピングレベルよりも一層低い第２ドーピングレベルを有しているシリコンカーバイド（ＳｉＣ）のエピタキシャル層（１０５）を形成すること、
    を包含している請求項７に記載の方法。
  10. 該絶縁ゲート構造体（８；１７；１１０）を形成することが、
    複数のアルミニウム酸化物層（８ａ；１７ａ；１１０ａ）及び複数のハフニウム酸化物層（８ｂ；１７ｂ；１１０ｂ）を交互に相次いで付着させてゲート積層体（８’；１７’；１１０’）を形成すること、及び
    隣接するアルミニウム酸化物層（８ａ：１７ａ：１１０ａ）とハフニウム酸化物層（８ｂ；１７ｂ；１１０ｂ）との間の界面において該アルミニウム酸化物層（８ａ；１７ａ；１１０ａ）のアルミニウム酸化物と該ハフニウム酸化物層（８ｂ；１７ｂ；１１０ｂ）のハフニウム酸化物とが拡散して混合するようにアニーリングを実施すること、
    を包含している請求項７乃至９の内のいずれか１項に記載の方法。
  11. アニーリングを実施することが、
    或るアニーリング期間の間或るアニーリング温度へ該ゲート積層体（８’；１７’；１１０’）へ加熱することを包含しており、該アニーリング温度及び該アニーリング期間は該絶縁ゲート構造体（８；１７；１１０）が結晶化することを防止するように選択されている請求項１０に記載の方法。
  12. 該温度が５００℃と９５０℃との間であり、好適には６００℃と８００℃との間であって、且つ該アニーリング期間が３０秒と６００秒との間である請求項１０又は１１に記載の方法。
  13. 相次いで付着することが原子層堆積法（ＡＬＤ）によって付着させることを包含している請求項１０乃至１２の内のいずれか１項に記載されている方法。
  14. 該アルミニウム酸化物層（８ａ；１７ａ；１１０ａ）及び該ハフニウム酸化物層（８ｂ；１７ｂ；１１０ｂ）が０．５ｎｍと１０ｎｍとの間の厚さを有している請求項１０乃至１３の内のいずれか１項に記載の方法。
  15. 該ゲート積層体（８’；１７’；１１０’）を形成した後に、少なくとも一つのソース電極（３；２０；１００ｂ）及びドレイン電極（４；２０；１００ａ）を形成することを包含している請求項１０乃至１４の内のいずれか１項に記載の方法。
JP2023010393A 2022-01-28 2023-01-26 ナノラミネート絶縁ゲート構造を有するワイドバンドギャップトランジスタ及びワイドバンドギャップトランジスタの製造方法 Pending JP2023110900A (ja)

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