JP2021111666A - 化合物半導体装置及び化合物半導体装置の製造方法 - Google Patents

化合物半導体装置及び化合物半導体装置の製造方法 Download PDF

Info

Publication number
JP2021111666A
JP2021111666A JP2020001337A JP2020001337A JP2021111666A JP 2021111666 A JP2021111666 A JP 2021111666A JP 2020001337 A JP2020001337 A JP 2020001337A JP 2020001337 A JP2020001337 A JP 2020001337A JP 2021111666 A JP2021111666 A JP 2021111666A
Authority
JP
Japan
Prior art keywords
layer
compound semiconductor
electric field
semiconductor device
low resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020001337A
Other languages
English (en)
Inventor
昭人 岩男
Akito Iwao
昭人 岩男
理一 本山
Riichi Motoyama
理一 本山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2020001337A priority Critical patent/JP2021111666A/ja
Priority to DE112020006450.6T priority patent/DE112020006450T5/de
Priority to US17/758,300 priority patent/US20230036228A1/en
Priority to CN202080090931.9A priority patent/CN114902424A/zh
Priority to PCT/JP2020/044110 priority patent/WO2021140776A1/ja
Priority to TW109147076A priority patent/TW202141644A/zh
Publication of JP2021111666A publication Critical patent/JP2021111666A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】素子特性の劣化を抑制することができる化合物半導体装置及び化合物半導体装置の製造方法を提供する。【解決手段】化合物半導体装置は、化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体と、積層体の上面側に設けられたゲート電極と、積層体の上面側に設けられたソース電極と、積層体の上面側に設けられたドレイン電極と、を備える。積層体は、ゲート電極と対向する位置に設けられ、ゲート電極と接する第２導電型の第１低抵抗層と、第１低抵抗層からソース電極及びドレイン電極の一方の側へ延設され、第１低抵抗層への電界集中を緩和する第１電界緩和層と、第１電界緩和層の側面であってソース電極及びドレイン電極の一方と向かい合う第１側面を覆う第１アモルファス層と、を有する。【選択図】図３

Description

本開示は、化合物半導体装置及び化合物半導体装置の製造方法に関する。
近年、化合物半導体により構成されたチャネル層を有する電界効果トランジスタ（ＦＥＴ ： Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の開発が進められている。例えば、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）はスイッチ素子への適用が行われている。また、Ｎ型チャネル層とゲート電極との間に第１Ｐ型拡散層を設けるとともに、第１Ｐ型拡散層の外側に、第１Ｐ型拡散層よりもＰ型不純物の濃度が低い第２Ｐ型拡散層を連続して設けることによって、第１Ｐ型拡散層への電界集中を緩和する構造が知られている（例えば、特許文献１参照）。この構造は、パワーデバイス素子への適用が期待されている。
特許第６３６９６０５号公報
ＨＥＭＴの製造過程で、第２Ｐ型拡散層にドライエッチング処理を施すと、ドライエッチング装置内で発生した運動エネルギーを持つ水素イオンが、第２Ｐ型拡散層の露出した側面に注入される。第２Ｐ型拡散層に水素が注入されると、注入された水素は第２Ｐ型拡散層に含まれるアクセプタ（例えば、炭素など）と結合してアクセプタを不活性化し、第２Ｐ型拡散層のアクセプタ濃度を変動させる可能性がある。第２Ｐ型拡散層のアクセプタ濃度が変動すると、第２Ｐ型拡散層を含む電界緩和構造が設計通りに機能せず、第１Ｐ型拡散層（以下、第１低抵抗層ともいう）に電界が集中してＨＥＭＴの耐圧が低下するなど、素子特性が劣化する可能性がある。
本開示はこのような事情に鑑みてなされたもので、素子特性の劣化を抑制することができる化合物半導体装置及び化合物半導体装置の製造方法を提供することを目的とする。
本開示の一態様に係る化合物半導体装置は、化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体と、前記積層体の上面側に設けられたゲート電極と、前記積層体の上面側に設けられたソース電極と、前記積層体の上面側に設けられたドレイン電極と、を備える。前記積層体は、前記ゲート電極と対向する位置に設けられ、前記ゲート電極と接する第２導電型の第１低抵抗層と、前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層と、前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆う第１アモルファス層と、を有する。
これによれば、ソース電極及びドレイン電極の一方を配置するための開口部（例えば、ドレイン開口部）を形成する際に、プロセス起因で水素イオンが発生する場合でも、第１アモルファス層は、プロセス起因で発生した、運動エネルギーを持つ水素イオン等が第１電界緩和層の第１側面から第１電界緩和層の内部へ注入されることを防ぐことができる。第１アモルファス層は、第１電界緩和層に含まれる不純物（例えば、炭素等）が上記の水素イオン等によって不活性化されることを抑制することができる。これにより、化合物半導体装置は、第１電界緩和層に含まれる不純物の活性化率を安定化することができ、第１低抵抗層への電界集中を信頼性高く緩和することができる。これにより、化合物半導体装置は、素子特性の劣化（例えば、第１低抵抗層への電界集中による耐圧低下）を抑制することができる。
本開示の一態様に係る化合物半導体装置の製造方法は、化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体を形成する工程と、前記積層体の上面側にゲート電極を形成する工程と、前記積層体の上面側にソース電極を形成する工程と、前記積層体の上面側にドレイン電極を形成する工程と、を備える。前記積層体を形成する工程は、前記ゲート電極と対向する位置に配置され、前記ゲート電極と接する第２導電型の第１低抵抗層を形成する工程と、前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層を形成する工程と、前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆うように第１アモルファス層を形成する工程と、を含む。前記第１アモルファス層を形成する工程では、前記第１電界緩和層に不純物を部分的にイオン注入しアモルファス化することによって、前記第１アモルファス層を形成する。
これによれば、第１電界緩和層に含まれる不純物の活性化率が安定で、素子特性の劣化が抑制された化合物半導体装置を製造することができる。
図１は、本開示の実施形態１に係る化合物半導体装置１の構成例を示す平面図である。 図２は、本開示の実施形態１に係る化合物半導体装置１の構成例を示す断面図である。 図３は、本開示の実施形態１に係る化合物半導体装置１の構成例を示す断面図である。 図４Ａは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｂは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｃは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｄは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｅは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｆは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｇは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｈは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｉは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｊは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図５Ａは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図５Ｂは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図５Ｃは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図５Ｄは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図５Ｅは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図５Ｆは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図６Ａは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｂは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｃは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｄは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｅは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｆは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｇは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｈは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図７は、本開示の実施形態２に係る化合物半導体装置１Ａの構成例を示す平面図である。 図８は、本開示の実施形態２に係る化合物半導体装置１Ａの構成例を示す平面図である。 図９は、本開示の実施形態２の変形例に係る化合物半導体装置１Ｂの構成を示す平面図である。 図１０は、本開示の実施形態２の変形例に係る化合物半導体装置１Ｂの構成を示す断面図である。
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
以下の説明では、第１導電型がＮ型、第２導電型がＰ型の場合について例示的に説明する。しかしながら、導電型を逆の関係に選択して、第１導電型をＰ型、第２導電型をＮ型としても構わない。
＜実施形態１＞
（化合物半導体装置の構成例）
図１は、本開示の実施形態１に係る化合物半導体装置１の構成例を示す平面図である。図２及び図３は、本開示の実施形態１に係る化合物半導体装置１の構成例を示す断面図である。図２は、図１に示す平面図をＸ１−Ｘ’１線で切断した断面を示している。図３は、図２の破線で囲む領域を拡大して示している。なお、図１では、図面の複雑化を回避するため、図２に示す第１層間絶縁膜１５、第２層間絶縁膜２０及び第３層間絶縁膜２４の図示をそれぞれ省略している。
図１から図３に示すように、化合物半導体装置１は、化合物半導体で構成された積層体と、積層体の上面側に設けられたソース電極１４、ゲート電極１７及びドレイン電極１８、とを備える。積層体は、Ｎ型（本開示の「第１導電型」の一例）のキャリアである電子が走行するチャネル層７を含む。化合物半導体装置１は、ゲート電極１７とチャネル層７との間に障壁層（例えば、後述する上部障壁層ＢＬ２）を備え、障壁層内にＰ型（本開示の「第２導電型」の一例）のゲート拡散層１６（本開示の「第１低抵抗層」の一例）が設けられたＨＥＭＴである。
図１は、化合物半導体装置１が、マルチゲートトランジスタを備える場合を示している。本明細書において、マルチゲートトランジスタとは、複数のゲート電極を有するトランジスタを意味する。例えば、マルチゲートトランジスタは、ソース電極１４、ゲート電極１７及びドレイン電極１８をそれぞれ複数有し、一方向（例えば、図１の左右方向）において、複数のトランジスタがソース電極１４及びドレイン電極１８を交互に共有するように並んで配置されている。すなわち、１つのソース電極１４の両側に一対のゲート電極１７が配置され、かつ、１つのドレイン電極１８の両側に一対のゲート電極１７が配置されている。一方向に並ぶソース電極１４、ゲート電極１７、ドレイン電極１８、ゲート電極１７を一組の電極群とし、この電極群が一方向に繰り返し配置されている。
図２及び図３に示すように、積層体は、基板２と、基板２上に設けられたバッファ層３と、バッファ層３上に設けられた下部障壁層ＢＬ１と、下部障壁層ＢＬ１上に設けられたチャネル層７と、チャネル層７上に設けられた上部障壁層ＢＬ２と、上部障壁層ＢＬ２上に設けられたＰ型の低抵抗層１１（本開示の「第２低抵抗層」の一例）と、Ｐ型の低抵抗層１１上に設けられたＣａｐ層１２（本開示の「高抵抗層」の一例）と、を備える。本明細書では、Ｐ型の低抵抗層１１をＰ−Ｗｉｎｇ層ともいう。
下部障壁層ＢＬ１は、バッファ層３上に設けられた高抵抗層４と、高抵抗層４上に設けられたキャリア供給層５と、キャリア供給層５上に設けられた高抵抗層６と、を有する。上部障壁層ＢＬ２は、チャネル層７上に設けられた高抵抗層８と、高抵抗層８上に設けられたキャリア供給層９と、キャリア供給層９上に設けられた高抵抗層１０と、を備える。
高抵抗層１０、Ｐ型の低抵抗層（Ｐ−Ｗｉｎｇ層）１１及びＣａｐ層１２には、ゲート電極１７と接するＰ型のゲート拡散層１６（本開示の「第１低抵抗層」の一例）が設けられている。Ｐ型のゲート拡散層１６は、Ｐ−Ｗｉｎｇ層１１と比べて、Ｐ型の不純物濃度が高くて電気抵抗が低い。
また、高抵抗層１０には、オーミック金属層１３が設けられている。オーミック金属層１３は、ゲート拡散層１６の両側であって、ゲート拡散層１６から離れた位置に設けられている。ゲート拡散層１６の両側のうち、一方の側に位置するオーミック金属層１３にはドレイン電極１８が接し、他方の側に位置するオーミック金属層１３にはソース電極１４が接している。
Ｐ−Ｗｉｎｇ層１１とＣａｐ層１２のうち、ゲート拡散層１６とドレイン電極１８との間に位置する部位は、第１電界緩和層ＥＲ１として機能する。第１電界緩和層ＥＲ１は、ゲート拡散層１６に接している。第１電界緩和層ＥＲ１は、ゲート拡散層１６からドレイン電極１８側へ延設されている。また、Ｐ−Ｗｉｎｇ層１１とＣａｐ層１２のうち、ゲート拡散層１６とソース電極１４との間に位置する部位は、第２電界緩和層ＥＲ２として機能する。第２電界緩和層ＥＲ２は、ゲート拡散層１６に接している。第２電界緩和層ＥＲ２は、ゲート拡散層１６からソース電極１４側へ延設されている。
化合物半導体装置１は、第１電界緩和層ＥＲ１とドレイン電極１８との間に設けられ、第１電界緩和層ＥＲ１の側面を覆う第１アモルファス層ＡＭ１、をさらに備える。第１アモルファス層ＡＭ１は、例えば、Ｐ−Ｗｉｎｇ層１１と同じ材料を含む下層１１１（本開示の「第１層」の一例）と、下層１１１上に設けられ、Ｃａｐ層１２と同じ材料を含む上層１２１（本開示の「第２層」の一例）とで構成されている。下層１１１は、Ｐ−Ｗｉｎｇ層１１に不純物がイオン注入され、アモルファス化されることにより形成された層である。上層１２１は、Ｃａｐ層１２に不純物がイオン注入され、アモルファス化されることにより形成された層である。第１アモルファス層ＡＭ１によって、第１電界緩和層ＥＲ１とドレイン電極１８との間が隔離されている。
また、化合物半導体装置１は、第２電界緩和層ＥＲ２とソース電極１４との間に設けられ、第２電界緩和層ＥＲ２の側面を覆う第２アモルファス層ＡＭ２、をさらに備える。例えば、第１アモルファス層ＡＭ１と同様に、第２アモルファス層ＡＭ２も、下層１１１と、下層１１１上に設けられた上層１２１とで構成されている。第２アモルファス層ＡＭ２によって、第２電界緩和層ＥＲ２とソース電極１４との間が隔離されている。
化合物半導体装置１は、積層体上に設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に設けられた第２層間絶縁膜２０と、第２層間絶縁膜２０に設けられたゲート配線ＧＬと、をさらに備える。第１層間絶縁膜１５及び第２層間絶縁膜２０には、ゲート電極１７が配置されるゲート開口部が設けられている。ゲート配線ＧＬは、ゲート開口部に配置されたゲート電極１７に接続している。
化合物半導体装置１は、第２層間絶縁膜２０上に設けられた第３層間絶縁膜２４と、第３層間絶縁膜２４上に設けられたドレイン配線ＤＬと、第３層間絶縁膜２４上に設けられたソース配線ＳＬと、をさらに備える。第１層間絶縁膜１５と、第２層間絶縁膜２０及び第３層間絶縁膜２４には、ドレイン電極１８が配置されるドレイン開口部と、ソース電極１４が配置されるソース開口部と、が設けられている。ドレイン配線ＤＬは、ドレイン開口部に配置されたドレイン電極１８に接続している。ソース配線ＳＬは、ソース開口部に配置されたソース電極１４に接続している。
なお、図３に示すように、化合物半導体装置１は、ドレイン電極１８と第１アモルファス層ＡＭ１との間に設けられ、第１アモルファス層ＡＭ１に隣接する第１余白部ＭＲ１を備えてもよい。また、化合物半導体装置１は、ソース電極１４と第２アモルファス層ＡＭ２との間に設けられ、第２アモルファス層ＡＭ２に隣接する第２余白部ＭＲ２を備えてもよい。第１余白部ＭＲ１は、第１電界緩和層ＥＲ１と同じ構造を有する。第２余白部ＭＲ２は、第２電界緩和層ＥＲ２と同じ構造を有する。例えば、第１余白部ＭＲ１と第２余白部ＭＲ２は、それぞれ、低抵抗層１１と、低抵抗層１１上に設けられたＣａｐ層１２とを有する。
第１余白部ＭＲ１を設けるスペースが予め確保されていることで、ドレイン開口部を形成する際にドレイン開口部の形成位置や開口径に多少のばらつきが生じても、第１アモルファス層ＡＭ１がエッチングされることを防ぐことができる。同様に、第２余白部ＭＲ２を設けるスペースが予め確保されていることで、ソース開口部を形成する際にソース開口部の形成位置や開口径に多少のばらつきが生じても、第２アモルファス層ＡＭ２がエッチングされることを防ぐことができる。
（具体例）
次に、化合物半導体装置１の各部の構成について、具体例を挙げてより詳細に説明する。
（ａ）基板
基板２は、半絶縁性の化合物半導体材料で構成されている。例えば、基板２は、ＩＩＩ−Ｖ族化合物半導体材料で構成されている。基板２として、半絶縁性の単結晶ＧａＡｓ基板、又は、半絶縁性のＩｎＰ基板が用いられる。
（ｂ）バッファ層
バッファ層３は、例えば、基板２上にエピタキシャル成長させた化合物半導体層で構成されている。バッファ層３は、基板２及び下部障壁層ＢＬ１に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、基板２が単結晶ＧａＡｓ基板からなる場合、バッファ層３として、不純物を添加しないｉ−ＧａＡｓ（ｉ−は不純物を添加していないことを表す；以下同様）のエピタキシャル成長層が用いられる。
（ｃ）下部障壁層
下部障壁層ＢＬ１は、例えばバッファ層３及び上部のチャネル層７に対して良好に格子整合すると共に、チャネル層７を構成する化合物半導体材料よりもバンドギャップが広いＩＩＩ−Ｖ族化合物半導体を用いて構成されている。例えば、下部障壁層ＢＬ１として、ＡｌＧａＡｓ混晶のエピタキシャル成長層が用いられる。一例を挙げると、下部障壁層は、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２である、Ａｌ０．２Ｇａ０．８Ａｓ混晶により構成されている。
下部障壁層ＢＬ１は、キャリアを供給する不純物を含むキャリア供給層５を有する。キャリアとして、例えば電子が用いられる。電子を供給する不純物としてＮ型不純物を含むＮ型のキャリア供給層５が、下部障壁層ＢＬ１の膜厚方向における中間部分に配置されている。Ｎ型不純物として、シリコン（Ｓｉ）が用いられる。
下部障壁層ＢＬ１において、キャリア供給層５を膜厚方向で挟む領域は、高抵抗層４、６となっている。高抵抗層４、６は、不純物が添加されていない、又は、低濃度のＮ型不純物若しくはＰ型不純物を含有する。高抵抗層４、６は、不純物濃度が１×１０１７個／ｃｍ３以下、比抵抗が１×１０−２Ωｃｍ以上であることが好ましい。
下部障壁層ＢＬ１の具体的な構成の一例は、次の通りである。下部障壁層ＢＬ１は、高抵抗層４と、キャリア供給層５と、高抵抗層６とを備える。バッファ層３側に膜厚２００ｎｍ程度で不純物を含有しない高抵抗層４が設けられている。この上部に、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０１２個／ｃｍ２程度含有するキャリア供給層５が積層されている。さらにこの上部に膜厚２ｎｍ程度で不純物を含有しない高抵抗層６が積層されている。
（ｄ）チャネル層
チャネル層７は、トランジスタの電流通路として機能する。このチャネル層７は、下部障壁層ＢＬ１のキャリア供給層５、及び後述する上部障壁層ＢＬ２のキャリア供給層９から供給されたキャリアが蓄積される層である。チャネル層７は、下部障壁層ＢＬ１に対してヘテロ接合する化合物半導体で構成され、下部障壁層ＢＬ１に対して良好に格子整合している。また、チャネル層７は、下部障壁層ＢＬ１とのヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層ＢＬ１の界面領域を構成する化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて構成されている。下部障壁層ＢＬ１は、チャネル層７との接合部におけるキャリア走行側のエネルギー帯が、チャネル層７よりもチャネル層内真性フェルミ準位から遠い化合物半導体で構成されている。
言い換えると、チャネル層７は、下部障壁層ＢＬ１とのヘテロ接合部における多数キャリア走行側のエネルギー帯が、下部障壁層ＢＬ１の界面領域を構成する化合物半導体材料における多数キャリア走行側のエネルギー帯よりも、少数キャリア走行側のエネルギー帯に近い化合物半導体を用いて構成されている。チャネル層内真性フェルミ準位は、チャネル層７のコンダクションバンドの最低エネルギー（以下、コンダクションバンドエネルギーＥｃ）と、バレンスバンドの最高エネルギー（以下、バレンスバンドエネルギーＥｖ）との中間に位置している。
キャリアが電子である場合、キャリア走行側のエネルギー帯はコンダクションバンド（伝導帯）である。このため、チャネル層７は、下部障壁層ＢＬ１との接合部において、下部障壁層ＢＬ１を構成する化合物半導体材料よりも、少なくともコンダクションバンドエネルギーＥｃが低いＩＩＩ−Ｖ族化合物半導体材料を用いて構成される。この場合、チャネル層７は、下部障壁層ＢＬ１との接合部において、下部障壁層ＢＬ１に対してコンダクションバンドエネルギーＥｃの差が大きいほどよい。
一方、キャリアが正孔である場合、キャリア走行側のエネルギー帯はバレンスバンド（価電子帯）である。このため、チャネル層７は、下部障壁層ＢＬ１との接合部において、下部障壁層ＢＬ１を構成する化合物半導体材料よりも、少なくともバレンスバンドエネルギーＥｖが高い化合物半導体材料を用いて構成される。この場合、チャネル層７は、下部障壁層ＢＬ１との接合部における下部障壁層ＢＬ１との間のバレンスバンドエネルギーＥｖの差が大きいほどよい。なお、以下においてはキャリアが電子である場合を例示して説明を行うが、キャリアが正孔である場合は不純物及びエネルギーバンドの説明は逆導電型にすればよい
なお、一般的には、チャネル層７は、下部障壁層ＢＬ１に対して良好に格子整合すると共に、下部障壁層ＢＬ１を構成する化合物半導体材料よりもバンドギャップの狭い ＩＩＩ−Ｖ族化合物半導体材料で構成されていればよい。また、チャネル層７は、下部障壁層ＢＬ１に対してバンドギャップの差が大きいほどよい。
チャネル層７は、例えば下部障壁層ＢＬ１がＡｌ０．２Ｇａ０．８Ａｓ混晶により構成されている場合、ＩｎＧａＡｓ混晶により構成される。この場合、インジウム（Ｉｎ）の組成比を高くするほどＩｎＧａＡｓ混晶におけるバンドギャップを狭くでき、ＡｌＧａＡｓ混晶からなる下部障壁層ＢＬ１とのコンダクションバンドエネルギーＥｃの差を大きくできる。このため、チャネル層７を構成するＩｎＧａＡｓ混晶は、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比を０．１以上としてよい。
チャネル層７は、ＩＩＩ族元素におけるインジウム（Ｉｎ） の組成比が０．２であるＩｎ０．２Ｇａ０．８Ａｓ混晶により構成されてもよい。これによりチャネル層７は、下部障壁層ＢＬ１に対する格子整合性を確保しつつ十分なコンダクションバンドエネルギーＥｃの差が得られたものとなる。
チャネル層７は、不純物を添加しないｕ−ＩｎＧａＡｓ混晶層であってよい。これにより、チャネル層７におけるキャリアの不純物散乱が抑えられ、高移動 度でのキャリア移動が実現される。
チャネル層７は、１５ｎｍ以下の膜厚で形成されたエピタキシャル成長層であってよい。これにより、チャネル層７を、結晶性が確保されキャリアの走行性に優れた層とすることができる。
（ｅ）上部障壁層
上部障壁層ＢＬ２は、チャネル層７に対して良好に格子整合している。この上部障壁層ＢＬ２は、チャネル層７との接合部において、チャネル層７を構成する化合物半導体材料よりも、キャリア走行側のエネルギー帯がチャネル層内真性フェルミ準位から遠い化合 物半導体を用いて構成されている。つまり上部障壁層ＢＬ２は、チャネル層７との接合部 において、チャネル層７を構成する化合物半導体材料よりも、多数キャリア走行側のエネルギー帯が、チャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されて いる。キャリアが電子である場合、上部障壁層ＢＬ２は、チャネル層７を構成する化合物半導体材料よりも、コンダクションバンドエネルギーＥｃが高いＩＩＩ−Ｖ族化合物半導体材料を用いて構成される。上部障壁層ＢＬ２は、チャネル層７との接合部におけるチャネル層７との間のコンダクションバンドエネルギーＥｃの差が大きいほどよい。
上部障壁層ＢＬ２は、チャネル層７がＩｎＧａＡｓ混晶により構成されている場合、例えばＩｎＧａＡｓ混晶よりもバンドギャップが広いＡｌＧａＡｓ混晶により構成される。この場合、アルミニウム（Ａｌ）の組成比を低く保つことで、いわゆるソース抵抗が増大することを防止できる。ゲート拡散層１６を形成する際に不純物の拡散速度を抑えて制御性を確保できる。この観点から、上部障壁層ＢＬ２を構成するＡｌＧａＡｓ混晶は、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比を０．２５以下としてよい。
上部障壁層ＢＬ２は、キャリアを供給する不純物を含むキャリア供給層９を有する。例えば、電子を供給するＮ型不純物としてシリコン（Ｓｉ）を含むＮ型のキャリア供給層９が、上部障壁層ＢＬ２の膜厚方向における中間部分に膜厚４ｎｍ程度で配置されている。
上部障壁層ＢＬ２においてキャリア供給層９を膜厚方向で挟む領域は、高抵抗層８、１０となっている。高抵抗層８、１０は、不純物が添加されていない、又は、低濃度の不純物を含有する。高抵抗層８、１０が不純物を含有する場合、チャネル層７側の高抵抗層８は、Ｎ型不純物またはＰ型不純物を含有する。これに対して、チャネル層７と反対側、すなわち上部障壁層ＢＬ２の表面側の高抵抗層１０は、Ｎ型不純物を含有する。高抵抗層８、１０は、不純物濃度が１×１０１７個／ｃｍ３以下、比抵抗が１×１０−２Ωｃｍ以上であることが好ましい。
上部障壁層ＢＬ２の表面側には、ゲート拡散層１６とＰ−Ｗｉｎｇ層１１とが設けられている。ゲート拡散層１６とＰ−Ｗｉｎｇ層１１は、上部障壁層ＢＬ２においてチャネル層７とは逆側に設けられている。ゲート拡散層１６は、膜厚方向と直交する水平方向（例えば、図３の左右方向）において、ソース電極１４とドレイン電極１８との間に設けられている。Ｐ−Ｗｉｎｇ層１１は、ゲート拡散層１６とソース電極１４との間と、ゲート拡散層１６とドレイン電極１８との間にそれぞれ設けられている。
上部障壁層ＢＬ２の具体的な構成の一例は、次の通りである。上部障壁層ＢＬ２は、高抵抗層８と、キャリア供給層９と、高抵抗層１０とを備える。高抵抗層１０には、ゲート拡散層１６の下側部分と、オーミック金属層１３とが設けられている。
チャネル層７側に、膜厚２ｎｍ程度で不純物を含有しない高抵抗層８が設けられている。この上部に、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０１２個／ｃｍ２程度含有するキャリア供給層９が積層されている。さらにこの上部に膜厚１００ｎｍ程度で不純物を含有しない高抵抗層１０が積層されている。高抵抗層１０の上部には、３０ｎｍ程度の膜厚のＰ−Ｗｉｎｇ層１１と、Ｃａｐ層１２とがこの順で積層されている。そして、Ｃａｐ層１２の表面からＰ−Ｗｉｎｇ層１１を通して高抵抗層１０に達する深さでゲート拡散層１６が設けられている。
なお、チャネル層７がＩｎＧａＡｓ混晶で構成されている場合、上部障壁層ＢＬ２はＡｌＧａＡｓ混晶に限定されず、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成されていてもよい。これにより、ＩｎＧａＡｓ混晶で構成されたチャネル層７におけるＩｎの組成比を大きくでき、チャネル層７においてのキャリアの移動度を高め ることができる。
（ｅ１）ゲート拡散層
ゲート拡散層１６は、上部障壁層ＢＬ２において、キャリア供給層９よりも表面側に設けられている。ゲート拡散層１６は、キャリア供給層９に対して間隔を有して設けられている。ゲート拡散層１６は、チャネル層７を走行するキャリアとは逆導電型の不純物を含有し、周囲の高抵抗層１０よりも低抵抗に形成されている。キャリアが電子の場合、ゲート拡散層１６にはＰ型不純物が拡散されている。
ゲート拡散層１６の厚さ（深さ）とＰ型不純物濃度の値は、トランジスタのしきい値電圧により決まる。ゲート拡散層１６の厚さを厚くしたり、Ｐ型不純物の濃度を高くしたりすることで、しきい値電圧は高くなる。また、ゲート拡散層１６の厚さを薄くしたり、Ｐ型不純物の濃度を低くしたりすることで、しきい値電圧は低くなる。
ゲート拡散層１６には、１×１０１８個／ｃｍ３以上のＰ型不純物が含有されていてよく、一例として１×１０１９個／ｃｍ３程度のＰ型不純物が含有されている。なお、Ｉｎ（ＡｌＧａ）ＡｓＰ混晶により構成された上部障壁層ＢＬ２におけるＰ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）が用いられる。これらの不純物は、ゲート拡散層１６の形成方法によって適宜選択して用いられる。
（ｆ）電界緩和層
化合物半導体装置１は、トランジスタの耐圧を高めるために、第１電界緩和層ＥＲ１と、第２電界緩和層ＥＲ２とを備える。第１電界緩和層ＥＲ１と第２電界緩和層ＥＲ２はそれぞれ、Ｐ−Ｗｉｎｇ層１１とＣａｐ層１２とを有する。なお、本明細書では、上部障壁層ＢＬ２と、第１電界緩和層ＥＲ１及び第２電界緩和層ＥＲ２とを分けて説明するが、第１電界緩和層ＥＲ１及び第２電界緩和層ＥＲ２は上部障壁層ＢＬ２に含まれると解してもよい。
（ｆ１）Ｐ−Ｗｉｎｇ層
Ｐ−Ｗｉｎｇ層１１は、高抵抗層１０上に設けられている。Ｐ−Ｗｉｎｇ層１１は、高抵抗層１０と同じ半導体材料で構成されている。例えば、高抵抗層１０がＡｌＧａＡｓ混晶で構成されている場合、Ｐ−Ｗｉｎｇ層１１はＡｌＧａＡｓ混晶で構成されている。また、Ｐ−Ｗｉｎｇ層１１は、高抵抗層１０に対して良好に格子整合する化合物半導体であれば、高抵抗層１０と異なる半導体材料で構成されていてもよい。Ｐ−Ｗｉｎｇ層１１は、高抵抗層１０の厚さ分だけ、キャリア供給層９に対して間隔を有して設けられている。キャリア供給層９とゲート拡散層１６との間の距離よりも、キャリア供給層９とＰ−Ｗｉｎｇ層１１との間の距離の方が大きい。Ｐ−Ｗｉｎｇ層１１は、ゲート拡散層１６からソース電極１４側及びドレイン電極１８側に向かって、それぞれ延設されている。
Ｐ−Ｗｉｎｇ層１１は、チャネル層７を走行するキャリアとは逆導電型の不純物を含有するＰ型領域である。Ｐ−Ｗｉｎｇ層１１は、領域全体のＰ型の電荷量がゲート拡散層１６よりも少ない。Ｐ−Ｗｉｎｇ層１１におけるＰ型の電荷量は、ゲート電極１７に負の電圧を印加したオフ動作時において、Ｐ−Ｗｉｎｇ層１１内の正孔が枯渇して空乏化される程度である。更に、Ｐ−Ｗｉｎｇ層１１は、ゲート拡散層１６よりもＰ型の単位長さあたり（図面の単位横方向長さあたり）の電荷量が少ないことが好ましい。これにより、Ｐ−Ｗｉｎｇ層１１の横方向の長さが極端に広い場合でも、Ｐ−Ｗｉｎｇ層１１におけるＰ型の電荷量をゲート拡散層１６と比べて少なくすることが可能となる。
Ｐ−Ｗｉｎｇ層１１は、ゲート拡散層１６よりも浅く、すなわちゲート拡散層１６よりも膜厚が薄く形成されている。これにより、Ｐ−Ｗｉｎｇ層１１内におけるＰ型の電荷量が、ゲート拡散層１６よりも少ない状態に保たれている。この場合、例えば、Ｐ−Ｗｉｎｇ層１１には、１×１０１８個／ｃｍ３程度のＰ型不純物が含有されていてよく、一例として１×１０１８個／ｃｍ３程度である。なお、Ｐ−Ｗｉｎｇ層１１は、ゲート拡散層１６よりもＰ型の不純物濃度が低く、かつ、ゲート拡散層１６と同程度の深さ、すなわちゲート拡散層１６と同程度の膜厚で形成されていてもよい。Ｐ−Ｗｉｎｇ層１１に含有されるＰ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）の少なくとも一種以上が用いられる。これらの不純物は、Ｐ−Ｗｉｎｇ層１１の形成方法によって適宜選択して用いられる。
（ｆ２）Ｃａｐ層
Ｃａｐ層１２は、Ｐ−Ｗｉｎｇ層１１上に積層する形で形成されている。Ｃａｐ層１２は、薄い膜厚であってよい。Ｃａｐ層１２は、Ｐ−Ｗｉｎｇ層１１と同じ半導体材料で構成されている。また、Ｃａｐ層１２は、Ｐ−Ｗｉｎｇ層１１に対して良好に格子整合する化合物半導体であれば、Ｐ−Ｗｉｎｇ層１１と異なる半導体材料で構成されていてもよい。また、Ｃａｐ層１２には、不純物が含有されていてもいなくてもよく、含有されている場合にはＰ型の不純物でもＮ型の不純物でもよい。例えば、Ｃａｐ層１２は厚さ５０ｎｍの不純物を添加しないＡｌＧａＡｓにより構成されている。また、Ｃａｐ層１２は、Ｎ型不純物としてＳｉが添加された、厚さ４０ｎｍのＧａＡｓにより構成されていてもよい。
（ｇ）アモルファス層
第１アモルファス層ＡＭ１は、ゲート拡散層１６とドレイン電極１８との間に配置されている。第２アモルファス層ＡＭ２は、ゲート拡散層１６とソース電極１４との間に配置されている。第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２はそれぞれ、レジストパターンをマスクに用いてボロン等の不純物をイオン注入することで、Ｃａｐ層１２とＰ−Ｗｉｎｇ層１１とを含む積層膜の結晶構造を部分的に壊し、アモルファス化することで得られる。イオン注入の不純物として、ボロン等が例示される。
（ｈ）層間絶縁膜
第１層間絶縁膜１５及び第２層間絶縁膜２０は、上部障壁層ＢＬ２及びＣａｐ層１２上の全面を覆う状態で設けられている。第１層間絶縁膜１５及び第２層間絶縁膜２０は、上部障壁層ＢＬ２及びＣａｐ層１２を構成する化合物半導体に対して絶縁性を有する。第１層間絶縁膜１５及び第２層間絶縁膜２０は、それぞれ窒化シリコン（Ｓｉ３Ｎ４）により構成されている。また、第１層間絶縁膜１５及び第２層間絶縁膜２０を含む積層膜の厚さは、例えば２００ｎｍである。第１層間絶縁膜１５及び第２層間絶縁膜２０には、ソース開口部とドレイン開口部とが設けられている。また、第１層間絶縁膜１５及び第２層間絶縁膜２０において、ソース開口部とドレイン開口部との間には、ゲート拡散層１６の表面を露出するゲート開口部が設けられている。ソース開口部、ドレイン開口部及びゲート開口部は、各々が互いに離れて配置された、独立した開口部である。
（ｉ）ソース電極、ドレイン電極
ソース電極１４及びドレイン電極１８は、ソース開口部及びドレイン開口部を介して、上部障壁層ＢＬ２の高抵抗層１０に設けられたオーミック金属層１３にオーミック接合されている。オーミック金属層１３は、高抵抗層１０側から順に、金（Ａｕ）−ゲルマニウム（Ｇｅ）、ニッケル（Ｎｉ）、及び金（Ａｕ）を順次積層し、積層した金属膜を下地の高抵抗層１０と合金化することより形成される。ソース電極１４及びドレイン電極１８は、積層した金属膜のうちの、上層の金（Ａｕ）で構成されている。ソース電極１４及びドレイン電極１８の各膜厚は、例えば１０００ｎｍである。
（ｊ）ゲート電極
ゲート電極１７は、ゲート拡散層１６の上部に設けられている。ゲート電極１７は、ゲート開口部を埋め込む状態で設けられ、ゲート開口部の底部においてゲート拡散層１６に接合されている。ゲート電極１７は、基板２側からニッケル（Ｎｉ）、及び金（Ａｕ）を順次積層した膜で構成されている。
（化合物半導体装置の製造方法）
次に、本開示の実施形態１に係る化合物半導体装置１の製造方法を説明する。化合物半導体装置１は、成膜装置（エピタキシャル成長装置、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置、熱酸化炉、スパッタ装置、レジスト塗布装置を含む）、露光装置、イオン注入装置、アニール装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
図４Ａから図４Ｊは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。図４Ａにおいて、製造装置は、ＧａＡｓからなる基板２上に、不純物を添加しないｕｎｄｏｐｅのＧａＡｓ層であるｕ−ＧａＡｓ層をエピタキシャル成長させてバッファ層３を形成する。
次に、製造装置は、バッファ層３上に、例えばＡｌＧａＡｓ（Ａｌ０．２Ｇａ０．８Ａｓ混晶）層をエピタキシャル成長させて下部障壁層ＢＬ１を形成する。この際、製造装置は、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗層４、シリコン（Ｓｉ）を添加したＮ型ＡｌＧａＡｓ層からなるキャリア供給層５、および不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗層６を順次エピタキシャル成長させる。これにより、膜厚方向の中央にＮ型のキャリア供給層５を備えた下部障壁層ＢＬ１を得る。
次に、製造装置は、下部障壁層ＢＬ１上に、例えば不純物を添加しないｕ−ＩｎＧａＡｓ層をエピタキシャル成長させてチャネル層７を形成する。
次に、製造装置は、チャネル層７上に、例えばＡｌＧａＡｓ（Ａｌ０．２Ｇａ０．８Ａｓ混晶）層をエピタキシャル成長させて上部障壁層ＢＬ２を形成する。この際、製造装置は、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗層８、シリコン（Ｓｉ）を添加したＮ型のＡｌＧａＡｓ層からなるキャリア供給層９、シリコン（Ｓｉ）を添加したＮ型のＡｌＧａＡｓ層からなる高抵抗層１０、炭素（Ｃ）を添加したＰ型のＡｌＧａＡｓ層からなる低抵抗層１１、不純物を添加しないｕ−ＡｌＧａＡｓ層からなるＣａｐ層１２を順次エピタキシャル成長させる。
次に、図４Ｂに示すように、製造装置は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により、窒化シリコン（Ｓｉ３Ｎ４）からなる絶縁膜３１をＣａｐ層１２上に成膜する。次に、図４Ｃに示すように、製造装置は、絶縁膜３１を部分的にエッチングして、Ｃａｐ層１２を露出する開口部Ｈ１１を形成する。次に、製造装置は、開口部Ｈ１１が形成された絶縁膜３１をマスクに用いて、Ｃａｐ層１２、低抵抗層１１及び高抵抗層１０にＰ型不純物を導入する。これにより、製造装置は、上部障壁層ＢＬ２内にゲート拡散層１６を形成する。この工程では、製造装置は、低抵抗層１１の深さを超え、かつキャリア供給層９に達することのない深さで、Ｐ型不純物である亜鉛（Ｚｎ）を拡散させてゲート拡散層１６を形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行われる。これにより、開口部Ｈ１１の底部にセルフアラインでゲート拡散層１６が形成され、ゲート拡散層１６の両側に低抵抗層１１が延設された状態となる。
次に、図４Ｄに示すように、製造装置は、ゲート拡散層１６が形成された上部障壁層ＢＬ２及びＣａｐ層１２上にレジストパターンＲＰを形成する。レジストパターンＲＰは、第１アモルファス層ＡＭ１及び第２アモルファス層ＡＭ２（図３参照）が形成される領域の上方を開口し、それ以外の領域を覆う形状を有する。
次に、製造装置は、レジストパターンＲＰをマスクに、絶縁膜３１を通して、Ｃａｐ層１２及び低抵抗層１１に不純物（例えば、ボロン）をイオン注入する。これにより、図４Ｅに示すように、製造装置は、Ｃａｐ層１２及び低抵抗層１１を部分的にアモルファス化して、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２とを形成する。イオン注入する不純物は、例えばボロンのように、低抵抗層１１及びＣａｐ層１２において導電性を示さない、不活性な不純物であることが好ましい。これにより、アモルファス化によるアクセプタ濃度又はドナー濃度の変動を防止することができる。
また、イオン注入の深さは、低抵抗層１１をアモルファス化するのに十分、かつ、チャネル層７にはボロンが到達しない深さとすることが好ましい。これにより、イオンがチャネル層７に到達することを防ぐことができるので、アモルファス化によるオン抵抗の変動など、素子特性の劣化を防止することができる。
図１に示したように、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２は、それぞれ島状に形成される。その後、図４Ｅに示すように、製造装置は、レジストパターンＲＰ除去する。
次に、図４Ｆに示すように、製造装置は、ゲート拡散層１６上にゲート電極１７の下側部位１７Ａを形成する。下側部位１７Ａは、開口部Ｈ１１を埋め込む形状を有する。この際、製造装置は、チタン（Ｔｉ）、白金（Ｐｔ）、および金（Ａｕ）を順次マスク蒸着して、ゲート電極の下側部位１７Ａをパターン形成する。下側部位１７Ａの形成後、製造装置は、絶縁膜３１を除去する。
次に、図４Ｇに示すように、製造装置は、例えばＣＶＤ法により、窒化シリコン（Ｓｉ３Ｎ４）からなる第１層間絶縁膜１５をＣａｐ層１２上に成膜する。ゲート電極の下側部位１７Ａは第１層間絶縁膜１５で覆われる。次に、図４Ｈに示すように、製造装置は、第１層間絶縁膜１５、Ｃａｐ層１２及び低抵抗層１１を部分的にエッチングして、高抵抗層１０を露出する開口部Ｈ１２を形成する。製造装置は、互いに隣り合う第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２との間に開口部Ｈ１２を形成する。なお、開口部Ｈ１２が形成されることによって、低抵抗層（Ｐ−Ｗｉｎｇ層）１１は図１から図３に示した形状となる。
次に、製造装置は、開口部Ｈ１２の底部に露出した高抵抗層１０にオーミック金属層１３を形成する。この際、製造装置は、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、を順次蒸着してパターンニングし、さらに例えば４００℃程度の加熱処理を施して、オーミック金属層１３を形成する。
次に、図４Ｉに示すように、製造装置は、例えばＣＶＤ法により、窒化シリコン（Ｓｉ３Ｎ４）からなる第２層間絶縁膜２０を第１層間絶縁膜１５上に成膜する。第１層間絶縁膜１５に設けられた開口部Ｈ１２は、第２層間絶縁膜２０によって埋め込まれる。次に、製造装置は、例えばＣＭＰ法により、第２層間絶縁膜２０の上面を平坦化する。次に、製造装置は、第２層間絶縁膜２０を部分的にエッチングして、オーミック金属層１３上にソース開口部とドレイン開口部とを形成するとともに、ゲート電極の下側部位１７Ａ上にゲート開口部を形成する。ソース開口部とドレイン開口部の各底部において、オーミック金属層１３は露出した状態となる。また、ゲート開口部の底部において、ゲート電極の下側部位１７Ａは露出した状態となる。
次に、製造装置は、例えば金（Ａｕ）を蒸着しパターンニングする。これにより、図４Ｊに示すように、製造装置は、ソース開口部にソース電極１４を形成し、ドレイン開口部にドレイン電極１８を形成し、ゲート開口部にゲート電極の上側部位１７Ｂを形成する。その後、製造装置は、ゲート配線ＧＬと、第３層間絶縁膜２４と、ソース配線ＳＬと、ドレイン配線ＤＬとを形成する。以上の工程を経て、図１から図３に示した化合物半導体装置１が完成する。
（実施形態の効果）
以上説明したように、本開示の実施形態１に係る化合物半導体装置１は、化合物半導体で構成され、Ｎ型のキャリア（すなわち、電子）が走行するチャネル層７を含む積層体と、積層体の上面側に設けられたソース電極１４と、積層体の上面側に設けられたゲート電極１７と、積層体の上面側に設けられたドレイン電極１８と、を備える。積層体は、ゲート電極１７と対向する位置に設けられ、ゲート電極１７と接するＰ型のゲート拡散層１６と、ゲート拡散層１６からドレイン電極１８側へ延設され、ゲート拡散層１６への電界集中を緩和する第１電界緩和層ＥＲ１と、第１電界緩和層ＥＲ１の側面であってドレイン電極１８の一方と向かい合う第１側面ＥＲ１ａを覆う第１アモルファス層ＡＭ１と、を有する。
これによれば、ドレイン開口部を形成する際にプロセス起因で水素が発生する場合でも、第１アモルファス層ＡＭ１は、プロセス起因で発生した、運動エネルギーを持つ水素イオン等が第１電界緩和層ＥＲ１の第１側面ＥＲ１ａから第１電界緩和層ＥＲ１の内部へ注入されることを防ぐことができる。第１アモルファス層ＡＭ１は、第１電界緩和層ＥＲ１に含まれる不純物（例えば、炭素等）が上記の水素イオン等によって不活性化されることを抑制することができる。これにより、化合物半導体装置１は、第１電界緩和層ＥＲ１に含まれる不純物の活性化率を安定化することができ、ゲート拡散層１６への電界集中を信頼性高く緩和することができる。これにより、化合物半導体装置１は、素子特性の劣化（例えば、ゲート拡散層１６への電界集中による耐圧低下）を抑制することができる。
また、積層体は、ゲート拡散層１６からソース電極１４側へ延設され、ゲート拡散層１６への電界集中を緩和する第２電界緩和層ＥＲ２と、第２電界緩和層ＥＲ２の側面であってソース電極１４と向かい合う第２側面ＥＲ２ａを覆う第２アモルファス層ＡＭ２と、をさらに有する。
これによれば、ソース開口部を形成する際にプロセス起因で水素が発生する場合でも、第２アモルファス層ＡＭ２は、発生した水素イオン等が第２電界緩和層ＥＲ２の第２側面ＥＲ２ａから第２電界緩和層ＥＲ２の内部へ注入されることを防ぐことができ、第２電界緩和層ＥＲ２に含まれる炭素等が上記の水素イオン等によって不活性化されることを防ぐことができる。これにより、化合物半導体装置１は、第２電界緩和層ＥＲ２に含まれる不純物の活性化率を安定化することができ、ゲート拡散層１６への電界集中を信頼性高く緩和することができる。これにより、化合物半導体装置１は、素子特性の劣化をさらに抑制することができる。
例えば、第１電界緩和層ＥＲ１及び第２電界緩和層ＥＲ２は、それぞれ、Ｐ−Ｗｉｎｇ層１１と、Ｐ−Ｗｉｎｇ層１１上に設けられたＣａｐ層１２と、を有する。Ｐ−Ｗｉｎｇ層１１は、ゲート拡散層１６に接して設けられ、ゲート拡散層１６よりもＰ型の不純物濃度が低い。Ｃａｐ層１２は、ゲート拡散層１６に接して設けられ、Ｐ−Ｗｉｎｇ層１１よりも電気抵抗が高い。これによれば、Ｐ−Ｗｉｎｇ層１１は、Ｐ−Ｗｉｎｇ層１１からＮ型の高抵抗層１０側へ空乏層が広がり、ゲート拡散層１６とチャネル層７との間において空乏層が広がり易くなるため、ゲート拡散層１６への電界集中が緩和される。
また、第１アモルファス層ＡＭ１（または、第２アモルファス層ＡＭ２）とＣａｐ層１２とによって、電界緩和層の本体となるＰ−Ｗｉｎｇ層１１が直接、表面に露出しない構造となっている。これにより、プロセス起因で発生した水素イオン等がＰ−Ｗｉｎｇ層１１に注入されず、不純物である炭素等の活性化率が安定化する。この効果によって、素子（ＨＥＭＴ）の高信頼性化や、高歩留りによる製造の低コスト化が実現できる。
本開示の実施形態１に係る化合物半導体装置の製造方法は、化合物半導体で構成され、電子が走行するチャネル層７を含む積層体を形成する工程と、積層体の上面側にゲート電極１７を形成する工程と、積層体の上面側にソース電極１４を形成する工程と、積層体の上面側にドレイン電極１８を形成する工程と、を備える。積層体を形成する工程は、ゲート電極１７と対向する位置に配置され、ゲート電極１７と接するＰ型のゲート拡散層１６を形成する工程と、ゲート拡散層１６からドレイン電極１８側へ延設され、ゲート拡散層１６への電界集中を緩和する第１電界緩和層ＥＲ１を形成する工程と、第１電界緩和層ＥＲ１の側面であってドレイン電極１８と向かい合う第１側面ＥＲ１ａを覆うように第１アモルファス層ＡＭ１を形成する工程と、を含む。第１アモルファス層ＡＭ１を形成する工程では、第１電界緩和層ＥＲ１に不純物を部分的にイオン注入しアモルファス化することによって、第１アモルファス層ＡＭ１を形成する。
これによれば、第１電界緩和層ＥＲ１に含まれる不純物の活性化率が安定で、素子特性の劣化が抑制された化合物半導体装置１を製造することができる。
（変形例１）
上記の実施形態１では、化合物半導体装置１の製造方法の工程順として、ゲート電極を形成し、次に、第１アモルファス層及び第２アモルファス層を形成し、その後、オーミック金属層とソース電極及びドレイン電極を形成することを説明した。しかしながら、本開示の実施形態において、化合物半導体装置１の製造方法は上記に限定されない。本開示の実施形態では、Ｃａｐ層１２の形成後に、イオン注入によりＣａｐ層１２及び低抵抗層（Ｐ−Ｗｉｎｇ層）１１のアモルファス化を行う。それ以外の工程順は任意である。
例えば、化合物半導体装置１の製造方法の工程順として、第１アモルファス層及び第２アモルファス層を形成し、次に、ゲート電極を形成し、その後、オーミック金属層とソース電極及びドレイン電極を形成してもよい。また、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２とを形成する工程では、絶縁層を通さずに、Ｃａｐ層１２及び低抵抗層１１に不純物を直接イオン注入してもよい。このような工程順であっても、化合物半導体装置１を製造することができる。
図５Ａから図５Ｆは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。図５Ａにおいて、Ｃａｐ層１２を形成する工程までは、図４Ａを参照しながら説明した上記の製造方法と同じである。変形例１ではＣａｐ層１２の形成後、図５Ｂに示すように、製造装置は、Ｃａｐ層１２上にレジストパターンＲＰを形成する。レジストパターンＲＰは、第１アモルファス層ＡＭ１及び第２アモルファス層ＡＭ２（図３参照）が形成される領域の上方を開口し、それ以外の領域を覆う形状を有する。次に、製造装置は、レジストパターンＲＰをマスクに、Ｃａｐ層１２及び低抵抗層（Ｐ−Ｗｉｎｇ層）１１に不純物（例えば、ボロン）をイオン注入する。
これにより、図５Ｃに示すように、製造装置は、Ｃａｐ層１２及び低抵抗層１１を部分的にアモルファス化して、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２とを形成する。次に、図５Ｄに示すように、製造装置は、Ｃａｐ層１２上に絶縁膜３１を成膜する。次に、図５Ｅに示すように、製造装置は、絶縁膜３１を部分的にエッチングして、Ｃａｐ層１２を露出する開口部Ｈ１１を形成する。次に、製造装置は、開口部Ｈ１１が形成された絶縁膜３１をマスクに用いて、Ｃａｐ層１２、低抵抗層１１及び高抵抗層１０にＰ型不純物を導入する。これにより、製造装置は、上部障壁層ＢＬ２内にゲート拡散層１６を形成する。
次に、図５Ｆに示すように、製造装置は、ゲート拡散層１６上にゲート電極１７の下側部位１７Ａを形成する。下側部位１７Ａは、開口部Ｈ１１を埋め込む形状を有する。下側部位１７Ａの形成後、製造装置は、絶縁膜３１を除去する。
これ以降の工程は、上記の図４Ｇから図４Ｊを参照しながら説明した製造方法と同じである。すなわち、図４Ｇに示したように、製造装置は、第１層間絶縁膜１５を形成する。次に、図４Ｈに示したように、製造装置は、第１層間絶縁膜１５、Ｃａｐ層１２及び低抵抗層１１を部分的にエッチングして、高抵抗層１０を露出する開口部Ｈ１２を形成する。次に、図４Ｉに示したように、製造装置は、第２層間絶縁膜２０を成膜する。次に、図４Ｊに示したように、製造装置は、ソース開口部、ドレイン開口部、ゲート開口部を形成し、ソース開口部にソース電極１４を形成し、ドレイン開口部にドレイン電極１８を形成し、ゲート開口部にゲート電極の上側部位１７Ｂを形成する。その後、製造装置は、ゲート配線ＧＬと、第３層間絶縁膜２４と、ソース配線ＳＬと、ドレイン配線ＤＬとを形成する。以上の工程を経て、図１から図３に示した化合物半導体装置１が完成する。
（変形例２）
本開示の実施形態では、化合物半導体装置１の製造方法の工程順として、ゲート電極を形成し、次に、オーミック金属層を形成し、次に、第１アモルファス層及び第２アモルファス層を形成し、その後、ソース電極及びドレイン電極を形成してもよい。また、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２とを形成する工程では、層間絶縁膜を通して、Ｃａｐ層１２及び低抵抗層１１に不純物を直接イオン注入してもよい。このような工程順であっても、化合物半導体装置１を製造することができる。
図６Ａから図６Ｈは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。図６Ａに示すように絶縁膜３１を形成し、図６Ｂに示すように開口部Ｈ１１を形成してゲート拡散層１６を形成する工程までは、図４Ａから図４Ｃを参照しながら説明した上記の製造方法と同じである。変形例２では開口部Ｈ１１の形成後、図６Ｃに示すように、製造装置は、ゲート拡散層１６上にゲート電極１７の下側部位１７Ａを形成する。下側部位１７Ａは、開口部Ｈ１１を埋め込む形状を有する。下側部位１７Ａの形成後、製造装置は、絶縁膜３１を除去する。
次に、図６Ｄに示すように、製造装置は、第１層間絶縁膜１５を形成する。次に、図６Ｅに示すように、製造装置は、第１層間絶縁膜１５、Ｃａｐ層１２及び低抵抗層１１を部分的にエッチングして、高抵抗層１０を露出する開口部Ｈ１２を形成する。次に、製造装置は、開口部Ｈ１２の底部に露出した高抵抗層１０にオーミック金属層１３を形成する。
次に、図６Ｆに示すように、製造装置は、第２層間絶縁膜２０を成膜して開口部Ｈ１２を埋め込む。次に、図６Ｇに示すように、製造装置は、第２層間絶縁膜２０上にレジストパターンＲＰを形成する。レジストパターンＲＰは、第１アモルファス層ＡＭ１及び第２アモルファス層ＡＭ２（図３参照）が形成される領域の上方を開口し、それ以外の領域を覆う形状を有する。
次に、製造装置は、レジストパターンＲＰをマスクに、第２層間絶縁膜２０を通して、Ｃａｐ層１２及び低抵抗層（Ｐ−Ｗｉｎｇ層）１１に不純物（例えば、ボロン）をイオン注入する。これにより、図６Ｈに示すように、製造装置は、Ｃａｐ層１２及び低抵抗層１１を部分的にアモルファス化して、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２とを形成する。
これ以降の工程は、上記の図４Ｊを参照しながら説明した製造方法と同じである。すなわち、図４Ｊに示したように、製造装置は、ソース開口部、ドレイン開口部、ゲート開口部を形成し、ソース開口部にソース電極１４を形成し、ドレイン開口部にドレイン電極１８を形成し、ゲート開口部にゲート電極の上側部位１７Ｂを形成する。その後、製造装置は、ゲート配線ＧＬと、第３層間絶縁膜２４と、ソース配線ＳＬと、ドレイン配線ＤＬとを形成する。以上の工程を経て、図１から図３に示した化合物半導体装置１が完成する。
＜実施形態２＞
上記の実施形態１では、化合物半導体装置１が、マルチゲートトランジスタを備える場合を例に挙げて説明した。しかしながら、本開示の実施形態はこれに限定されない。本開示の実施形態に係る化合物半導体装置は、マルチゲートトランジスタではなく、シングルゲートトランジスタを備えてもよい。本明細書において、シングルゲートトランジスタとは、ゲート電極の個数が１つのトランジスタを意味する。例えば、シングルトランジスタは、１つのソース電極１４と、１つのゲート電極１７と、１つのドレイン電極１８とを有する。
図７は、本開示の実施形態２に係る化合物半導体装置１Ａの構成例を示す平面図である。図８は、本開示の実施形態２に係る化合物半導体装置１Ａの構成例を示す断面図である。図８は、図７に示す平面図をＸ７−Ｘ’７線で切断した断面を示している。なお、図７では、図面の複雑化を回避するため、図８に示す第１層間絶縁膜１５、第２層間絶縁膜２０及び第３層間絶縁膜２４の図示をそれぞれ省略している。
図７及び図８に示すように、化合物半導体装置１Ａは、１つのソース電極１４と１つのゲート電極１７と１つのドレイン電極１８とを有するシングルゲートトランジスタ、を備える。シングルトランジスタにおいても、ゲート電極１７とドレイン電極１８との間に第１アモルファス層ＡＭ１が配置され、ゲート電極１７とソース電極１４との間に第２アモルファス層ＡＭ２が配置されている。水平方向において、ドレイン電極１８の両側に第１アモルファス層ＡＭ１が配置され、ソース電極１４の両側に第２アモルファス層ＡＭ２が配置されている。
このような構成であっても、第１アモルファス層ＡＭ１は、プロセス起因で発生した水素イオン等が第１電界緩和層ＥＲ１の第１側面ＥＲ１ａから第１電界緩和層ＥＲ１の内部へ注入されることを防ぐことができ、第１電界緩和層ＥＲ１に含まれる不純物（例えば、炭素等）が上記の水素イオン等によって不活性化されることを防ぐことができる。これにより、化合物半導体装置１Ａは、第１電界緩和層ＥＲ１に含まれる不純物の活性化率を安定化することができる。
同様に、第２アモルファス層ＡＭ２は、プロセス起因で発生した水素イオン等が第２電界緩和層ＥＲ２の第２側面ＥＲ２ａから第２電界緩和層ＥＲ２の内部へ注入されることを防ぐことができ、第２電界緩和層ＥＲ２に含まれる炭素等が上記の水素イオン等によって不活性化されることを防ぐことができる。これにより、化合物半導体装置１は、第２電界緩和層ＥＲ２に含まれる不純物の活性化率を安定化することができる。
これにより、化合物半導体装置１Ａは、ゲート拡散層１６への電界集中を信頼性高く緩和することができるので、素子特性の劣化（例えば、ゲート拡散層１６への電界集中による耐圧低下）を抑制することができる。
（変形例）
図７及び図８では、水平方向において、ゲート電極１７とドレイン電極１８との間だけでなく、ドレイン電極１８を挟んでゲート電極１７の反対側にも第１アモルファス層ＡＭ１が配置されている態様を示した。また、図７及び図８では、水平方向において、ゲート電極１７とソース電極１４との間だけでなく、ソース電極１４を挟んでゲート電極１７の反対側にも第２アモルファス層ＡＭ２が配置されている態様を示した。しかしながら、本開示の実施形態において、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２の各配置はこれに限定されない。
図９は、本開示の実施形態２の変形例に係る化合物半導体装置１Ｂの構成を示す平面図である。図１０は、本開示の実施形態２の変形例に係る化合物半導体装置１Ｂの構成を示す断面図である。図１０は、図９に示す平面図をＸ９−Ｘ’９線で切断した断面を示している。なお、図９では、図面の複雑化を回避するため、図１０に示す第１層間絶縁膜１５、第２層間絶縁膜２０及び第３層間絶縁膜２４の図示をそれぞれ省略している。
図９及び図１０に示すように、化合物半導体装置１Ｂでは、水平方向において、ゲート電極１７とドレイン電極１８との間には第１アモルファス層ＡＭ１が配置されているが、ドレイン電極１８を挟んでゲート電極１７の反対側には第１アモルファス層ＡＭ１は配置されていない。また、化合物半導体装置１Ｂでは、水平方向において、ゲート電極１７とソース電極１４との間には第２アモルファス層ＡＭ２が配置されているが、ソース電極１４を挟んでゲート電極１７の反対側には第２アモルファス層ＡＭ２は配置されていない。
このような構成であっても、第１アモルファス層ＡＭ１は、プロセス起因で発生した水素イオン等が第１電界緩和層ＥＲ１の第１側面ＥＲ１ａから第１電界緩和層ＥＲ１の内部へ注入されることを防ぐことができ、第１電界緩和層ＥＲ１に含まれる炭素等が上記の水素イオン等によって不活性化されることを防ぐことができる。同様に、第２アモルファス層ＡＭ２は、発生した水素イオン等が第２電界緩和層ＥＲ２の第２側面ＥＲ２ａから第２電界緩和層ＥＲ２の内部へ注入されることを防ぐことができ、第２電界緩和層ＥＲ２に含まれる炭素等が上記の水素イオン等によって不活性化されることを防ぐことができる。これにより、化合物半導体装置１Ｂは、化合物半導体装置１Ａと同様に、素子特性の劣化を抑制することができる。
＜その他の実施形態＞
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、化合物半導体装置１、１Ａ、１Ｂはそれぞれ、第１電界緩和層ＥＲ１及び第２電界緩和層ＥＲ２の両方を備えることを説明したが、両方ではなく、どちらか一方のみを備えてもよい。このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
（１）化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と、
前記積層体の上面側に設けられたソース電極と、
前記積層体の上面側に設けられたドレイン電極と、を備え、
前記積層体は、
前記ゲート電極と対向する位置に設けられ、前記ゲート電極と接する第２導電型の第１低抵抗層と、
前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層と、
前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆う第１アモルファス層と、を有する化合物半導体装置。
（２）前記積層体は、
前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の他方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第２電界緩和層と、
前記第２電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の他方と向かい合う第２側面を覆う第２アモルファス層と、を有する
前記（１）に記載の化合物半導体装置。
（３）前記第１電界緩和層及び前記第２電界緩和層は、それぞれ、
前記第１低抵抗層に接して設けられ、前記第１低抵抗層よりも第２導電型の不純物濃度が低い第２導電型の第２低抵抗層と、
前記第２低抵抗層上に設けられ、前記第２低抵抗層よりも電気抵抗が高い高抵抗層と、を有する
前記（２）に記載の化合物半導体装置。
（４）前記第２低抵抗層は、第２導電型の不純物として炭素及びマグネシウムの少なくとも一方を含む、
前記（３）に記載の化合物半導体装置。
（５）前記第１アモルファス層及び前記第２アモルファス層は、それぞれ、
前記第２低抵抗層と同じ材料を含む第１層と、
前記第１層上に設けられ、前記高抵抗層と同じ材料を含む第２層と、を有する
前記（３）又は（４）に記載の化合物半導体装置。
（６）前記ソース電極及び前記ドレイン電極の一方と前記第１アモルファス層との間に設けられ、前記第１アモルファス層に隣接する第１余白部と、
前記ソース電極及び前記ドレイン電極の他方と前記第２アモルファス層との間に設けられ、前記第２アモルファス層に隣接する第２余白部と、をさらに備え、
前記第１余白部は前記第１電界緩和層と同じ構造を有し、
前記第２余白部は前記第２電界緩和層と同じ構造を有する、
前記（２）から（５）のいずれか１項に記載の化合物半導体装置。
（７）化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体を形成する工程と、
前記積層体の上面側にゲート電極を形成する工程と、
前記積層体の上面側にソース電極を形成する工程と、
前記積層体の上面側にドレイン電極を形成する工程と、を備え、
前記積層体を形成する工程は、
前記ゲート電極と対向する位置に配置され、前記ゲート電極と接する第２導電型の第１低抵抗層を形成する工程と、
前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層を形成する工程と、
前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆うように第１アモルファス層を形成する工程と、を含み、
前記第１アモルファス層を形成する工程では、
前記第１電界緩和層に不純物を部分的にイオン注入しアモルファス化することによって、前記第１アモルファス層を形成する、化合物半導体の製造方法。
１、１Ａ、１Ｂ 化合物半導体装置
２ 基板
３ バッファ層
４ 高抵抗層
５ キャリア供給層
６、８、１０ 高抵抗層
７ チャネル層
９ キャリア供給層
１１ 低抵抗層（Ｐ−Ｗｉｎｇ層）
１２ Ｃａｐ層
１３ オーミック金属層
１４ ソース電極
１５ 第１層間絶縁膜
１６ ゲート拡散層
１７ ゲート電極
１７Ａ 下側部位
１７Ｂ 上側部位
１８ ドレイン電極
２０ 第２層間絶縁膜
２４ 第３層間絶縁膜
３１ 絶縁膜
１１１ 下層
１２１ 上層
ＡＭ１ 第１アモルファス層
ＡＭ２ 第２アモルファス層
ＢＬ１ 下部障壁層
ＢＬ２ 上部障壁層
ＤＬ ドレイン配線
ＥＲ１ 第１電界緩和層
ＥＲ１ａ 第１側面
ＥＲ２ 第２電界緩和層
ＥＲ２ａ 第２側面
ＧＬ ゲート配線
Ｈ１１、Ｈ１２ 開口部
ＭＲ１ 第１余白部
ＭＲ２ 第２余白部
ＳＬ ソース配線

Claims (7)

  1. 化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体と、
    前記積層体の上面側に設けられたゲート電極と、
    前記積層体の上面側に設けられたソース電極と、
    前記積層体の上面側に設けられたドレイン電極と、を備え、
    前記積層体は、
    前記ゲート電極と対向する位置に設けられ、前記ゲート電極と接する第２導電型の第１低抵抗層と、
    前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層と、
    前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆う第１アモルファス層と、を有する化合物半導体装置。
  2. 前記積層体は、
    前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の他方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第２電界緩和層と、
    前記第２電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の他方と向かい合う第２側面を覆う第２アモルファス層と、を有する請求項１に記載の化合物半導体装置。
  3. 前記第１電界緩和層及び前記第２電界緩和層は、それぞれ、
    前記第１低抵抗層に接して設けられ、前記第１低抵抗層よりも第２導電型の不純物濃度が低い第２導電型の第２低抵抗層と、
    前記第２低抵抗層上に設けられ、前記第２低抵抗層よりも電気抵抗が高い高抵抗層と、を有する請求項２に記載の化合物半導体装置。
  4. 前記第２低抵抗層は、第２導電型の不純物として炭素及びマグネシウムの少なくとも一方を含む、請求項３に記載の化合物半導体装置。
  5. 前記第１アモルファス層及び前記第２アモルファス層は、それぞれ、
    前記第２低抵抗層と同じ材料を含む第１層と、
    前記第１層上に設けられ、前記高抵抗層と同じ材料を含む第２層と、を有する請求項３に記載の化合物半導体装置。
  6. 前記ソース電極及び前記ドレイン電極の一方と前記第１アモルファス層との間に設けられ、前記第１アモルファス層に隣接する第１余白部と、
    前記ソース電極及び前記ドレイン電極の他方と前記第２アモルファス層との間に設けられ、前記第２アモルファス層に隣接する第２余白部と、をさらに備え、
    前記第１余白部は前記第１電界緩和層と同じ構造を有し、
    前記第２余白部は前記第２電界緩和層と同じ構造を有する、請求項２に記載の化合物半導体装置。
  7. 化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体を形成する工程と、
    前記積層体の上面側にゲート電極を形成する工程と、
    前記積層体の上面側にソース電極を形成する工程と、
    前記積層体の上面側にドレイン電極を形成する工程と、を備え、
    前記積層体を形成する工程は、
    前記ゲート電極と対向する位置に配置され、前記ゲート電極と接する第２導電型の第１低抵抗層を形成する工程と、
    前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層を形成する工程と、
    前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆うように第１アモルファス層を形成する工程と、を含み、
    前記第１アモルファス層を形成する工程では、
    前記第１電界緩和層に不純物を部分的にイオン注入しアモルファス化することによって、前記第１アモルファス層を形成する、化合物半導体の製造方法。
JP2020001337A 2020-01-08 2020-01-08 化合物半導体装置及び化合物半導体装置の製造方法 Pending JP2021111666A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2020001337A JP2021111666A (ja) 2020-01-08 2020-01-08 化合物半導体装置及び化合物半導体装置の製造方法
DE112020006450.6T DE112020006450T5 (de) 2020-01-08 2020-11-26 Verbindungshalbleitervorrichtung und verfahren zum herstellen einer verbindungshalbleitervorrichtung
US17/758,300 US20230036228A1 (en) 2020-01-08 2020-11-26 Compound semiconductor device and method of manufacturing compound semiconductor device
CN202080090931.9A CN114902424A (zh) 2020-01-08 2020-11-26 化合物半导体装置与制造化合物半导体装置的方法
PCT/JP2020/044110 WO2021140776A1 (ja) 2020-01-08 2020-11-26 化合物半導体装置及び化合物半導体装置の製造方法
TW109147076A TW202141644A (zh) 2020-01-08 2020-12-31 化合物半導體裝置及化合物半導體裝置之製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020001337A JP2021111666A (ja) 2020-01-08 2020-01-08 化合物半導体装置及び化合物半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2021111666A true JP2021111666A (ja) 2021-08-02

Family

ID=76787842

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020001337A Pending JP2021111666A (ja) 2020-01-08 2020-01-08 化合物半導体装置及び化合物半導体装置の製造方法

Country Status (6)

Country Link
US (1) US20230036228A1 (ja)
JP (1) JP2021111666A (ja)
CN (1) CN114902424A (ja)
DE (1) DE112020006450T5 (ja)
TW (1) TW202141644A (ja)
WO (1) WO2021140776A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118302864A (zh) * 2022-08-24 2024-07-05 英诺赛科(苏州)半导体有限公司 一种氮化物基半导体器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57176772A (en) * 1981-04-23 1982-10-30 Fujitsu Ltd Semiconductor device and manufacture thereof
WO2011132284A1 (ja) * 2010-04-22 2011-10-27 富士通株式会社 半導体装置及びその製造方法、電源装置
JP6369605B2 (ja) 2013-05-08 2018-08-08 ソニー株式会社 半導体装置、アンテナスイッチ回路、および無線通信装置
US9847401B2 (en) * 2014-02-20 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
JP2018060847A (ja) * 2016-10-03 2018-04-12 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
DE112020006450T5 (de) 2022-10-27
TW202141644A (zh) 2021-11-01
CN114902424A (zh) 2022-08-12
US20230036228A1 (en) 2023-02-02
WO2021140776A1 (ja) 2021-07-15

Similar Documents

Publication Publication Date Title
US10217858B2 (en) Semiconductor device and method of manufacturing semiconductor device
US8354715B2 (en) Semiconductor device and method of fabricating the same
JP4645034B2 (ja) Ｉｉｉ族窒化物半導体を有する半導体素子
US8969180B2 (en) Method and system for junction termination in GaN materials using conductivity modulation
US10418445B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
JP7537483B2 (ja) 半導体装置
US20150060943A1 (en) Nitride-based transistors and methods of fabricating the same
US20090026556A1 (en) Nitride semiconductor device and method for producing nitride semiconductor device
US20150123148A1 (en) Semiconductor device and method for producing semiconductor device
US9748393B2 (en) Silicon carbide semiconductor device with a trench
US20180294350A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US12094966B2 (en) Silicon carbide semiconductor device
US20240145589A1 (en) Semiconductor device
JP2024111301A (ja) 炭化珪素半導体装置
JP4645753B2 (ja) Ｉｉｉ族窒化物半導体を有する半導体素子
WO2021140776A1 (ja) 化合物半導体装置及び化合物半導体装置の製造方法
US11411105B2 (en) Silicon carbide semiconductor device
JP7439417B2 (ja) 超接合半導体装置および超接合半導体装置の製造方法
US11424357B2 (en) Semiconductor device
KR20190071333A (ko) 반도체 소자 및 그 제조 방법
JP7508764B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
CN113793869A (zh) 一种集成混合材料高电子迁移率晶体管及其制备方法
JPWO2020031636A1 (ja) 半導体装置および半導体装置の製造方法
JP4876418B2 (ja) 半導体装置
CN113555443A (zh) 一种pin肖特基二极管的氧化镓mosfet及制备方法