JP7508764B2 - 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法 - Google Patents

Description

この発明は、超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法に関する。

通常のｎ型チャネル縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。縦型ＭＯＳＦＥＴ全体のオン抵抗を低減するためには、ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで実現できる。

しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がりが短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。このオン抵抗と耐圧とのトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。

上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている。例えば、超接合構造を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）が知られている。図３２は、従来のＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。従来の超接合半導体装置１６０として、ＳＪ－ＭＯＳＦＥＴの構造を例に示す。

図３２に示すように、ＳＪ－ＭＯＳＦＥＴは、高不純物濃度のｎ⁺⁺型半導体基板１０１にｎ型ドリフト層１０２を成長させたウエハを材料とする。このウエハ表面からｎ型ドリフト層１０２を貫きｎ⁺⁺型半導体基板１０１に到達しないｐ型ピラー領域１０３が設けられている。図３２では、ｐ型ピラー領域１０３はｎ⁺⁺型半導体基板１０１に到達しないが、ｎ⁺⁺型半導体基板１０１に到達してもよい。

また、ｎ型ドリフト層１０２中に、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型領域（ｐ型ピラー領域１０３）とｎ型領域（ｐ型ピラー領域１０３に挟まれたｎ型ドリフト層１０２の部分、以下ｎ型ピラー領域１０４と称する）とを基板主面に平行な面において交互に繰り返し並べた並列構造（以降、並列ｐｎ領域１１９と称する）を有している。並列ｐｎ領域１１９を構成するｐ型ピラー領域１０３およびｎ型ピラー領域１０４は、ｎ型ドリフト層１０２に対応して不純物濃度を高めた領域である。並列ｐｎ領域１１９では、ｐ型ピラー領域１０３およびｎ型ピラー領域１０４に含まれる不純物濃度を略等しくすることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。

ＳＪ－ＭＯＳＦＥＴの並列ｐｎ領域１１９上には、ｐ型ベース領域１０６が設けられる。ｐ型ベース領域１０６の内部に、ｎ⁺型ソース領域１０７が設けられている。ｐ型ベース領域１０６の内部にｐ⁺型コンタクト領域を設けてもよい。また、ｐ型ベース領域１０６およびｎ型ピラー領域１０４の表面にわたってゲート絶縁膜１０９が設けられている。ゲート絶縁膜１０９の表面上には、ゲート電極１１０が設けられており、ゲート電極１１０を覆うように層間絶縁膜１１１が設けられている。また、ｎ⁺型ソース領域１０７上にソース電極１１２が設けられ、ｎ⁺⁺型半導体基板１０１の裏面に裏面電極（ドレイン電極）１１３が設けられている。

例えば、ＳＪ－ＭＯＳＦＥＴにおいて、ｎ^-型層に凹部を形成しておき、トレンチを埋め込むようにｐ^-型層を形成する際に、凹部内も埋め込むことで、ｐ^-型層のうち凹部内に形成された部分をＳＪ構造の上に形成されるｐ型層として用いる技術がある（例えば、特許文献１参照）。

特開２０１４－１３２６３８号公報

しかしながら、従来の超接合半導体装置１６０では、ｐ型ピラー領域１０３およびｐ型ベース領域１０６の形成は別々に行われていた。ｐ型ピラー領域１０３は、ｎ型ドリフト層１０２をエピタキシャル成長させた後、トレンチを形成し、トレンチ内をｐ型の不純物で埋めることにより形成していた。一方、ｐ型ベース領域１０６は、ｎ型ドリフト層１０２にｐ型の不純物をイオン注入することにより形成していた。

このように、ｐ型ベース領域１０６のイオン注入が別プロセスとして必要であった。特に、炭化珪素（ＳｉＣ）へのイオン注入は注入時に高温注入が必要であるため、昇温、降温のために時間がかかる。また、注入したイオンを活性化させる時も、シリコン（Ｓｉ）に比べて高温アニールが必要であるため、昇温、降温に時間がかかる。このように、従来の超接合半導体装置１６０では、ｐ型ピラー領域１０３およびｐ型ベース領域１０６の形成は別々に行うため、コスト高の原因となっていた。

この発明は、上述した従来技術による問題点を解消するため、ｐ型ベース領域を形成するためのイオン注入工程を削減できる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合炭化珪素半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層に第１トレンチが設けられる。前記第１半導体層の表面に、底部が前記第１トレンチと連続する、前記第１トレンチより幅が広い第２トレンチが設けられる。前記第１トレンチの内側に第２導電型の第２半導体領域が設けられる。前記第２トレンチの内側に第２導電型の第３半導体領域が設けられる。前記第３半導体領域の内部に、前記第１半導体層よりも不純物濃度の高い第１導電型の第４半導体領域が設けられる。前記第４半導体領域と前記第１半導体層とに挟まれた前記第３半導体領域の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極が設けられる。前記第４半導体領域と前記第３半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第１半導体層は、前記半導体基板より低不純物濃度の低濃度第１半導体層と、前記半導体基板より低不純物濃度で前記低濃度第１半導体層より高不純物濃度の中濃度第１半導体層と、前記中濃度第１半導体層より高不純物濃度の高濃度第１半導体層とから構成され、前記低濃度第１半導体層は前記中濃度第１半導体層より厚く、前記第１トレンチの側壁は、前記中濃度第１半導体層および前記高濃度第１半導体層に接する。

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第２半導体領域と前記第３半導体領域に設けられた第３トレンチと、前記第３半導体領域の表面に設けられた、底部が前記第３トレンチと連続する、前記第３トレンチより幅が広い第４トレンチと、前記第３トレンチの内側に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、前記第４トレンチの内側に設けられた、前記第３半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、をさらに備えることを特徴とする。

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第２半導体領域および前記第３半導体領域は、矩形の形状を有し、前記第２半導体領域の長手方向と前記第３半導体領域の長手方向は直交することを特徴とする。

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第２半導体領域、前記第３半導体領域、前記第５半導体領域および前記第６半導体領域は、矩形の形状を有し、前記第２半導体領域の長手方向と前記第３半導体領域の長手方向は直交し、前記第５半導体領域の長手方向と前記第６半導体領域の長手方向は直交することを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層に第１トレンチと、前記第１半導体層の表面に底部が前記第１トレンチと連続する、前記第１トレンチより幅が広い第２トレンチを形成する第２工程を行う。次に、前記第１トレンチの内側と前記第２トレンチの内側にエピタキシャル成長により、第２導電型の第２半導体領域と第２導電型の第３半導体領域を形成する第３工程を行う。次に、前記第３半導体領域の内部に、前記第１半導体層よりも不純物濃度の高い第１導電型の第４半導体領域を形成する第４工程を行う。次に、前記第４半導体領域と前記第１半導体層とに挟まれた前記第３半導体領域の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、前記第４半導体領域と前記第３半導体領域の表面に第１電極を形成する第６工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第７工程を行う。前記第１工程では、前記第１半導体層を、前記半導体基板より低不純物濃度の低濃度第１半導体層と、前記半導体基板より低不純物濃度で前記低濃度第１半導体層より高不純物濃度の中濃度第１半導体層と、前記中濃度第１半導体層より高不純物濃度の高濃度第１半導体層とから構成し、前記低濃度第１半導体層を前記中濃度第１半導体層より厚く形成し、前記第２工程では、前記第１トレンチの側壁を、前記中濃度第１半導体層および前記高濃度第１半導体層に接するように形成する。

また、この発明にかかる超接合炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程より後、前記第４工程より前に、前記第２半導体領域と前記第３半導体領域に第３トレンチと、前記第３半導体領域の表面に、底部が前記第１トレンチと連続する、前記第３トレンチより幅が広い第４トレンチを形成する工程と、前記第３トレンチの内側と前記第４トレンチの内側にエピタキシャル成長により、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、前記第３半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域を形成する工程と、を含むことを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合炭化珪素半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層に第１トレンチが設けられる。前記第１半導体層のおもて面に、底面が前記第１トレンチの開口部に連続し、前記第１トレンチより幅が広い第２トレンチが設けられる。前記第１トレンチの内側に第２導電型の第２半導体領域が設けられる。前記第２トレンチの内側に第２導電型の第３半導体領域が設けられる。前記第３半導体領域の内部に、前記第３半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域が設けられる。前記第３半導体領域の表面に前記第４半導体領域と接するように、前記第１半導体層よりも不純物濃度の高い第１導電型の第５半導体領域が設けられる。前記第５半導体領域と前記第１半導体層とに挟まれた前記第３半導体領域の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極が設けられる。前記第５半導体領域と前記第３半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第１半導体層は、前記半導体基板より低不純物濃度の低濃度第１半導体層と、前記半導体基板より低不純物濃度で前記低濃度第１半導体層より高不純物濃度の中濃度第１半導体層と、前記中濃度第１半導体層より高不純物濃度の高濃度第１半導体層とから構成され、前記低濃度第１半導体層は前記中濃度第１半導体層より厚く、前記第１トレンチの側壁は、前記中濃度第１半導体層および前記高濃度第１半導体層に接する。

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第４半導体領域と前記第３半導体領域との界面は、第２半導体領域と前記第３半導体領域との界面より浅い位置にあることを特徴とする。

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第２半導体領域および前記第３半導体領域は、ストライプ形状を有し、前記第２半導体領域の長手方向と前記第３半導体領域の長手方向は平行し、前記第３半導体領域は前記第２トレンチの内側に設けられていることを特徴とする。

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第２半導体領域および前記第３半導体領域は、ストライプ形状を有し、前記第２半導体領域の長手方向と前記第３半導体領域の長手方向は直交することを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層に第１トレンチと、前記第１半導体層の表面に底面が前記第１トレンチと接し、前記第１トレンチより幅が広い第２トレンチを形成する第２工程を行う。次に、前記第１トレンチの内側と前記第２トレンチの内側にエピタキシャル成長により、第２導電型の第２半導体領域と第２導電型の第３半導体領域を形成する第３工程を行う。次に、前記第３半導体領域の内部に、前記第３半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域を形成する第４工程を行う。次に、前記第３半導体領域の表面に前記第４半導体領域と接するように、前記第１半導体層よりも不純物濃度の高い第１導電型の第５半導体領域を形成する第５工程を行う。次に、前記第５半導体領域と前記第１半導体層とに挟まれた前記第３半導体領域の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記第５半導体領域と前記第３半導体領域の表面に第１電極を形成する第７工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第８工程を行う。前記第１工程では、前記第１半導体層を、前記半導体基板より低不純物濃度の低濃度第１半導体層と、前記半導体基板より低不純物濃度で前記低濃度第１半導体層より高不純物濃度の中濃度第１半導体層と、前記中濃度第１半導体層より高不純物濃度の高濃度第１半導体層とから構成し、前記低濃度第１半導体層を前記中濃度第１半導体層より厚く形成し、前記第２工程では、前記第１トレンチの側壁を、前記中濃度第１半導体層および前記高濃度第１半導体層に接するように形成する。

上述した発明によれば、第１トレンチと第２トレンチを形成し、第１トレンチと第２トレンチ内にｐ型の不純物を埋め込むことで、ｐ型ピラー領域（第２導電型の第２半導体領域）およびｐ型ベース領域（第２導電型の第３半導体領域）を同時に形成している。これにより、ｐ型ベース領域をイオン注入により形成する工程を省略することができる。このため、超接合半導体装置を作成するためのコストを低減することができる。

本発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法によれば、ｐ型ベース領域を形成するためのイオン注入工程を削減できるという効果を奏する。

実施の形態１にかかる超接合半導体装置の構造を示す断面図である。 実施の形態１にかかる超接合半導体装置の構造を示す平面図である。 実施の形態１にかかる超接合半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる超接合半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる超接合半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる超接合半導体装置の他の構造を示す図８のＡ－Ｂ断面図である。 実施の形態１にかかる超接合半導体装置の他の構造を示す図８のＣ－Ｄ断面図である。 実施の形態１にかかる超接合半導体装置の他の構造を示す平面図である。 実施の形態２にかかる超接合半導体装置の構造を示す断面図である。 実施の形態２にかかる超接合半導体装置の構造を示す平面図である。 実施の形態２にかかる超接合半導体装置の他の構造を示す図１３のＡ－Ｂ断面図である。 実施の形態２にかかる超接合半導体装置の他の構造を示す図１３のＣ－Ｄ断面図である。 実施の形態２にかかる超接合半導体装置の他の構造を示す平面図である。 実施の形態３にかかる超接合半導体装置の構造を示す図１８のＡ－Ｂ断面図である。 実施の形態３にかかる超接合半導体装置の構造を示す図１８のＣ－Ｄ断面図である。 実施の形態３にかかる超接合半導体装置の構造を示す図１８のＥ－Ｆ断面図である。 実施の形態３にかかる超接合半導体装置の構造を示す図１８のＧ－Ｈ断面図である。 実施の形態３にかかる超接合半導体装置の構造を示す平面図である。 実施の形態４にかかる超接合半導体装置の構造を示す図２３のＡ－Ｂ断面図である。 実施の形態４にかかる超接合半導体装置の構造を示す図２３のＣ－Ｄ断面図である。 実施の形態４にかかる超接合半導体装置の構造を示す図２３のＥ－Ｆ断面図である。 実施の形態４にかかる超接合半導体装置の構造を示す図２３のＧ－Ｈ断面図である。 実施の形態４にかかる超接合半導体装置の構造を示す平面図である。 実施の形態５にかかる超接合半導体装置の構造を示す図２６のＡ－Ｂ断面図である。 実施の形態５にかかる超接合半導体装置の構造を示す図２６のＣ－Ｄ断面図である。 実施の形態５にかかる超接合半導体装置の構造を示す平面図である。 実施の形態６にかかる超接合半導体装置の構造を示す図３１のＡ－Ｂ断面図である。 実施の形態６にかかる超接合半導体装置の構造を示す図３１のＣ－Ｄ断面図である。 実施の形態６にかかる超接合半導体装置の構造を示す図３１のＥ－Ｆ断面図である。 実施の形態６にかかる超接合半導体装置の構造を示す図３１のＧ－Ｈ断面図である。 実施の形態６にかかる超接合半導体装置の構造を示す平面図である。 従来の超接合半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
本発明にかかる超接合半導体装置６０は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、超接合ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる超接合半導体装置の構造を示す断面図である。また、図２は、実施の形態１にかかる超接合半導体装置の構造を示す平面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１に示す超接合半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ型ベース領域６側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えた超接合ＭＯＳＦＥＴである。以下の図中において、ｎ１，ｎ２，ｎ３，ｎ４，ｎ５等は、層や領域がｎ型であることを意味し、不純物濃度はｎ１≦ｎ２≦ｎ３≦ｎ４≦ｎ５となっている。ｐ１，ｐ２，ｐ３，ｐ４，ｐ５等も、同様に層や領域がｐ型であることを意味し、不純物濃度はｐ１≦ｐ２≦ｐ３≦ｐ４≦ｐ５となっている。

炭化珪素基体は、ｎ⁺⁺型半導体基板（第１導電型の半導体基板）１の第１主面（おもて面）上に低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース領域（第２導電型の第３半導体領域）６と、ｎ⁺型ソース領域（第１導電型の第４半導体領域）７、ｐ⁺型コンタクト領域８、ゲート絶縁膜９およびゲート電極１０で構成される。ここで、低濃度ｎ型ドリフト層２１と、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３とを合わせてｎ型ドリフト層（第１導電型の第１半導体層）２が構成される。低濃度ｎ型ドリフト層２１は、中濃度ｎ型ドリフト層２２より低不純物濃度で設けられ、中濃度ｎ型ドリフト層２２は、高濃度ｎ型ドリフト層２３より低不純物濃度で設けられる。

ｎ型ドリフト層２には、並列ｐｎ領域１９が設けられている。並列ｐｎ領域１９は、ｐ型ピラー領域（第２導電型の第２半導体領域）３と、ｐ型ピラー領域３に挟まれたｎ型領域（ｎ型ピラー領域４）とが交互に繰り返し接合されてできている。ｐ型ピラー領域３は、ｐ型ベース領域６の底面（ｎ⁺⁺型半導体基板１側の面）から、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２を貫通して、低濃度ｎ型ドリフト層２１の表面に達し、ｎ⁺⁺型半導体基板１に達しないように設けられている。また、ｐ型ピラー領域３は、低濃度ｎ型ドリフト層２１の表面に達しているが、低濃度ｎ型ドリフト層２１の内部深くまで達していない。このため、ｐ型領域とｎ型領域のチャージバランスを考慮する際に、低濃度ｎ型ドリフト層２１の不純物濃度を考慮しなくてもよい。ｐ型ピラー領域３およびｎ型ピラー領域４の平面形状は、例えば、矩形状、六方格子状または正方状である。

ここで、低濃度ｎ型ドリフト層２１は、素子の耐圧を分担する層であり、低濃度ｎ型ドリフト層２１の不純物濃度を低くして、低濃度ｎ型ドリフト層２１の膜厚を厚くすることにより、素子の高耐圧を実現できる。また、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２は素子のチャージバランスを分担する層である。素子の高耐圧を分担する低濃度ｎ型ドリフト層２１があるため、素子を高耐圧化した場合でも、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２の膜厚を薄くすることができる。このため、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２内に設けられたｐ型ピラー領域３の深さ（並列ｐｎ領域１９の深さ）を浅くできる。このように、素子を高耐圧化した場合でも、ｐ型ピラー領域３の深さは浅いため、ｐ型ピラー領域３を均一の不純物濃度でエピタキシャル成長させることができる。このため、耐圧を高くした場合でもｐ型領域とｎ型領域のチャージバランスを保ち、低オン抵抗と高耐圧特性の超接合半導体装置６０を実現することができる。

ｎ型ドリフト層２のソース側（ソース電極１２側）の表面層には、ｐ型ベース領域６が設けられ、ｐ型ピラー領域３とｐ型ベース領域６は同時に形成されているため、一体化されている。具体的には、ｎ型ドリフト層２内に深さｄｂの第２トレンチ３１と、第２トレンチ３１より深さが浅い深さｄａの第１トレンチ３０が設けられている。第２トレンチ３１は、ｎ型ドリフト層２内に設けられ、第１トレンチ３０は、ｎ型ドリフト層２の表面層に設けられる。第２トレンチ３１は、第１トレンチ３０の底部と連続し、第１トレンチ３０の幅Ｗａは、第２トレンチ３１の幅Ｗｐ１より広くなっている。

第２トレンチ３１をｐ型の不純物で埋めることによりｐ型ピラー領域３が形成され、第１トレンチ３０をｐ型の不純物で埋めることによりｐ型ベース領域６が形成される。このように、第１トレンチ３０と第２トレンチ３１とからなる２段トレンチを形成することで、ｐ型ピラー領域３およびｐ型ベース領域６に相当する構造を作っておき、そこにｐ型の不純物を埋め込み、その層をｐ型ピラー領域３およびｐ型ベース領域６として利用している。

また、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３、後述するｎ⁺型ソース領域７の順で不純物濃度が高くなり、チャージバランスとして、ｐ型ピラー領域３の不純物濃度ｐ１とｐ型ピラー領域３の幅Ｗｐ１との積がｎ型ピラー領域４の不純物濃度ｎ１とｎ型ピラー領域４の幅Ｗｎ１との積とほぼ等しい、つまり、
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。

ｐ型ベース領域６の内部には、互いに接するようにｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８がそれぞれ選択的に設けられている。ｐ⁺型コンタクト領域８の深さは、例えばｎ⁺型ソース領域７と同じ深さでもよいし、より深くてもよい。ｐ⁺型コンタクト領域８は、図１に示すように、第２トレンチ３１の幅方向（ｘ方向）にｐ⁺型コンタクト領域８とｎ⁺型ソース領域７とが並んで設けられていてもよい。

ｐ型ベース領域６の、ｎ⁺型ソース領域７とｎ型ピラー領域４とに挟まれた部分の表面には、ゲート絶縁膜９を介してゲート電極１０が設けられている。ゲート電極１０は、ゲート絶縁膜９を介して、ｎ型ピラー領域４の表面に設けられていてもよい。

層間絶縁膜１１は、半導体基体のおもて面側に、ゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ型ベース領域６に接し、ｎ⁺型ソース領域７およびｐ型ベース領域６と電気的に接続される。

ソース電極（第１電極）１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、選択的に例えばポリイミドからなるパッシベーション膜などの保護膜（不図示）が設けられている。

ｎ⁺⁺型半導体基板１の第２主面（裏面、すなわち半導体基体の裏面）には、裏面電極（第２電極）１３が設けられている。裏面電極１３は、ドレイン電極を構成する。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。

なお、図２の平面図では、内部の構造を見やすくするため、層間絶縁膜１１、ソース電極１２を省略して描いてある。これ以降の他の平面図でも同様に層間絶縁膜１１、ソース電極１２を省略して描いてある。

（実施の形態１にかかる超接合半導体装置の製造方法）
次に、実施の形態１にかかる超接合半導体装置６０の製造方法について説明する。図３～図５は、実施の形態１にかかる超接合半導体装置６０の製造途中の状態を示す断面図である。まず、炭化珪素からなるｎ⁺⁺型半導体基板１を用意する。次に、ｎ⁺⁺型半導体基板１のおもて面に、ｎ⁺⁺型半導体基板１より不純物濃度の低い低濃度ｎ型ドリフト層２１をエピタキシャル成長させる。このとき、例えば、低濃度ｎ型ドリフト層２１の不純物濃度が２．５×１０¹⁵／ｃｍ³、膜厚４０μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。

次に、低濃度ｎ型ドリフト層２１の表面に、低濃度ｎ型ドリフト層２１より不純物濃度の高い中濃度ｎ型ドリフト層２２を、エピタキシャル成長させる。このとき、例えば、中濃度ｎ型ドリフト層２２の不純物濃度が１．５×１０¹⁶／ｃｍ³、膜厚２０μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。

次に、中濃度ｎ型ドリフト層２２の表面に、中濃度ｎ型ドリフト層２２より不純物濃度の高い高濃度ｎ型ドリフト層２３を、エピタキシャル成長させる。このとき、例えば、高濃度ｎ型ドリフト層２３の不純物濃度が１．７×１０¹⁶／ｃｍ³、膜厚２．５μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。低濃度ｎ型ドリフト層２１と中濃度ｎ型ドリフト層２２と高濃度ｎ型ドリフト層２３とを合わせてｎ型ドリフト層２となる。

次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３を貫通して、低濃度ｎ型ドリフト層２１に達し、ｎ⁺⁺型半導体基板１に達しない第１トレンチ３０と第２トレンチ３１を形成する。第１トレンチ３０は、底部が第２トレンチ３１と連続し、第２トレンチ３１より幅が広くなるように形成する。このとき、例えば、第２トレンチ３０の深さｄｂを２０．１μｍ、幅Ｗｐ１を７．１μｍに形成し、第１トレンチ３０の深さｄａを２μｍ、幅Ｗａを８μｍに形成してもよい。また、例えば、第２トレンチ３１間の距離Ｗｎ１を２．５μｍ、第１トレンチ３０間の距離Ｌｊを１．６μｍとしてもよい。

ここで、深いトレンチ（第２トレンチ３１）をエピタキシャル成長で埋戻しの際に細い部分がネックで先に塞がり空洞ができてしまうことを防ぐため、幅Ｗｐ１の第２トレンチの上部および底のコーナーの丸め半径ｒＷｐ１，ｃＷｐ１は、０．０５μｍ以上が望ましい。他の上部および底のコーナーの丸め半径はそれほど重要ではない。ここまでの状態が図３に記載される。

次に、第１トレンチ３０と第２トレンチ３１内にｐ型の不純物を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６をエピタキシャル成長させ、成長後、高濃度ｎ型ドリフト層２３の表面と同じ高さになるまで、ｐ型ベース領域６の表面を研磨する。ｐ型ピラー領域３の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、ｐ型ピラー領域３の不純物濃度を６．７×１０¹⁵／ｃｍ³にする。ｐ型ベース領域６は、ｐ型ピラー領域３と同様の不純物濃度でよい。ここまでの状態が図４に示されている。

このように、実施の形態１では、第１トレンチ３０と第２トレンチ３１内にｐ型の不純物を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６を同時に形成している。このため、ｐ型ベース領域６をイオン注入により形成する工程を省略することができる。

次に、ｐ型ベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ型ベース領域６の表面領域の一部に、ｎ⁺型ソース領域７が形成される。また、例えば、チャネル長となる高濃度ｎ型ドリフト層２３とｎ⁺型ソース領域７との距離Ｌｃｈは、１．５μｍとする。ｎ⁺型ソース領域７の幅Ｌｎ３は、例えば、２μｍとする。次に、ｎ⁺型ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。

次に、ｎ⁺型ソース領域７の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクをマスクとして、ｐ型不純物のイオン注入を行い、ｎ⁺型ソース領域７の表面層に、ｐ型ベース領域６より不純物濃度の高いｐ⁺型コンタクト領域８を形成する。ｐ⁺型コンタクト領域８の幅Ｌｐ３は、例えば、１μｍとする。次に、イオン注入用マスクを除去する。

次に、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を活性化させるための熱処理（アニール）を行う。また、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を形成する順序は種々変更可能である。

次に、半導体基体のおもて面側を熱酸化し、ゲート絶縁膜９を形成する。これにより、ｎ型ドリフト層２の表面に形成された各領域がゲート絶縁膜９で覆われる。

次に、ゲート絶縁膜９上に、ゲート電極１０として、例えばリンがドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース領域６のｎ⁺型ソース領域７とｎ型ピラー領域４に挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型ピラー領域４上に多結晶シリコン層を残してもよい。

次に、ゲート電極１０を覆うように、層間絶縁膜１１として、例えば、リンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を成膜する。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去する。例えば、ｎ⁺型ソース領域７上の層間絶縁膜１１およびゲート絶縁膜９を除去することによって、コンタクトホールを形成し、ｎ⁺型ソース領域７を露出させる。次に、層間絶縁膜１１の平担化を行うために熱処理（リフロー）を行う。ここまでの状態が図５に示されている。

次に、スパッタによりソース電極１２を成膜し、フォトリソグラフィおよびエッチングによりソース電極１２をパターニングする。このとき、コンタクトホール内にソース電極１２を埋め込み、ｎ⁺型ソース領域７とソース電極１２とを電気的に接続させる。なお、コンタクトホール内にはバリアメタルを介してタングステンプラグなどを埋め込んでもよい。

次に、ｎ⁺⁺型半導体基板１の表面（半導体基体の裏面）に、裏面電極１３として、例えばニッケル膜を成膜する。そして、熱処理し、ｎ⁺⁺型半導体基板１と裏面電極１３とのオーミック接合を形成する。

上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。これにより、図１に示した超接合半導体装置６０が完成する。

次に、実施の形態１にかかる超接合半導体装置６０の他の構造を説明する。図６は、実施の形態１にかかる超接合半導体装置の他の構造を示す図８のＡ－Ｂ断面図である。図７は、実施の形態１にかかる超接合半導体装置の他の構造を示す図８のＣ－Ｄ断面図である。図８は、実施の形態１にかかる超接合半導体装置の他の構造を示す平面図である。

図６～図８に示すように、他の構造は、ｐ⁺型コンタクト領域８が、第１トレンチ３０の奥行き方向（ｘ方向およびｙ方向と直交するｚ方向）にｎ⁺型ソース領域７と並んで設けられている構造である。また、例えば、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３は、それぞれ５μｍである。

図１の構造では、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３を短くするには限界があるが、図６、図７の構造では、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３を短くする余裕があるため、図１の構造に比べ自由に設計できる。

以上、説明したように、実施の形態１によれば、第１トレンチと第２トレンチを形成し、第１トレンチと第２トレンチ内にｐ型の不純物を埋め込むことで、ｐ型ピラー領域およびｐ型ベース領域を同時に形成している。これにより、ｐ型ベース領域をイオン注入により形成する工程を省略することができる。このため、超接合半導体装置を作成するためのコストを低減することができる。また、高濃度ｎ型ドリフト層、中濃度ｎ型ドリフト層によりオン電流を増大させることができ、ｎ型ドリフト層の濃度調整により、チャネル長、トレンチ幅、メサ幅を自由に設計できる。

（実施の形態２）
次に、実施の形態２にかかる超接合半導体装置６１について説明する。図９は、実施の形態２にかかる超接合半導体装置の構造を示す断面図である。図９に示すように、実施の形態２にかかる超接合半導体装置６１は、実施の形態１にかかる超接合半導体装置６０に対し、高濃度ｐ型ピラー領域５を設けた構造である。

実施の形態２では、第１トレンチ３０と第２トレンチ３１の内部に第３トレンチ４０と第４トレンチ４１が設けられ、第３トレンチ４０と第４トレンチ４１にｐ型の不純物を埋め込むことで、上部高濃度ｐ型ピラー領域（第２導電型の第６半導体領域）５２および下部高濃度ｐ型ピラー領域（第２導電型の第５半導体領域）５１が設けられる。下部高濃度ｐ型ピラー領域５１と上部高濃度ｐ型ピラー領域５２とを合わせて高濃度ｐ型ピラー領域５となる。下部高濃度ｐ型ピラー領域５１は、ｐ型ピラー領域３より不純物濃度が高く、上部高濃度ｐ型ピラー領域５２は、ｐ型ベース領域６より不純物濃度が高い。また、下部高濃度ｐ型ピラー領域５１と上部高濃度ｐ型ピラー領域５２は、同時に形成されるため、同程度の不純物濃度である。例えば、ｐ型ピラー領域３の不純物濃度ｐ１は、５×１０¹⁵／ｃｍ³であり、高濃度ｐ型ピラー領域５の不純物濃度ｐ２は８．９×１０¹⁵／ｃｍ³である。

また、第３トレンチ４０は、第１トレンチ３０の中央部に幅Ｌｐ２で設けられ、高濃度ｎ型ドリフト層２３から距離ｔｐ１離れている。幅Ｌｐ２は例えば、４．０μｍであり、距離ｔｐ１は例えば、２μｍである。また、第４トレンチ４１は、第２トレンチ３１の中央部に幅Ｗｐ２で設けられ、高濃度ｎ型ドリフト層２３から距離ｔｐ１離れ、第２トレンチ３１の底面から距離ｔｐ１ｂ離れている。幅Ｗｐ２は例えば、３．１μｍであり、距離ｔｐ１ｂは例えば、２μｍである。

また、チャージバランスとして、ｐ型ピラー領域３の不純物濃度ｐ１とｐ型ピラー領域３の高濃度ｐ型ピラー領域５が設けられていない部分の幅Ｗｐ１－Ｗｐ２との積と高濃度ｐ型ピラー領域５の不純物濃度ｐ２と高濃度ｐ型ピラー領域５の幅Ｗｐ２との積との和が、ｎ型ピラー領域４の不純物濃度ｎ１とｎ型ピラー領域４の幅Ｗｎ１との積とほぼ等しい、つまり、
ｎ１×Ｗｎ１≒ｐ１×（Ｗｐ１－Ｗｐ２）＋ｐ２×Ｗｐ２
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１または高濃度ｐ型ピラー領域５の不純物濃度ｐ２をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。

実施の形態２では、高濃度ｐ型ピラー領域５が設けられているため、ｎ型ピラー領域４の不純物濃度を実施の形態１よりも高くすることができる。これにより、ドリフト層の抵抗が低下するため、超接合半導体装置６１のオン抵抗を低減することができる。

（実施の形態２にかかる超接合半導体装置の製造方法）
次に、実施の形態２にかかる超接合半導体装置６１の製造方法について説明する。まず、実施の形態１と同様に、第１トレンチ３０と第２トレンチ３１内にｐ型の不純物を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６をエピタキシャル成長させ、成長後、高濃度ｎ型ドリフト層２３」２の表面と同じ高さになるまで、ｐ型ベース領域６の表面を研磨する工程まで行う（図４参照）。

次に、フォトリソグラフィおよびエッチングにより、ｐ型ベース領域６を貫通して、ｐ型ピラー領域３に達し、低濃度ｎ型ドリフト層２１に達しない第３トレンチ４０と第４トレンチ４１を形成する。第３トレンチ４０は、第１トレンチ３０より浅く形成する。つまり第３トレンチ４０の底面を、第１トレンチ３０の底面よりソース電極１２側に形成する。同様に、第４トレンチ４１は、第２トレンチ３１より浅く形成する。第３トレンチ４０は、底部が第４トレンチ４１と連続し、第４トレンチ４１より幅が広くなるように形成する。

次に、第３トレンチ４０と第４トレンチ４１内にｐ型の不純物を埋め込むことで、下部高濃度ｐ型ピラー領域５１および上部高濃度ｐ型ピラー領域５２をエピタキシャル成長させる。

次に、高濃度ｎ型ドリフト層２３の表面と同じ高さになるまで、上部高濃度ｐ型ピラー領域５２の表面を研磨する。下部高濃度ｐ型ピラー領域５１と上部高濃度ｐ型ピラー領域５２とを合わせて、高濃度ｐ型ピラー領域５となる。高濃度ｐ型ピラー領域５の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、ｐ型ピラー領域３、高濃度ｐ型ピラー領域５の不純物濃度をそれぞれ、５×１０¹⁵／ｃｍ³、８．９×１０¹⁵／ｃｍ³にする。

この後、実施の形態１と同様に、ｐ型ベース領域６および高濃度ｐ型ピラー領域５の表面領域の一部に、ｎ⁺型ソース領域７を形成する工程以降の工程を行うことで、図９に示した超接合半導体装置６１が完成する。

次に、実施の形態２にかかる超接合半導体装置６１の他の構造を説明する。図１１は、実施の形態２にかかる超接合半導体装置の他の構造を示す図１３のＡ－Ｂ断面図である。図１２は、実施の形態２にかかる超接合半導体装置の他の構造を示す図１３のＣ－Ｄ断面図である。図１３は、実施の形態２にかかる超接合半導体装置の他の構造を示す平面図である。

図１１～図１３に示すように、他の構造は、ｐ⁺型コンタクト領域８が、第１トレンチ３０の奥行き方向（ｘ方向およびｙ方向と直交するｚ方向）にｎ⁺型ソース領域７と並んで設けられている構造である。また、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３は、それぞれ５μｍである。

図９の構造では、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３を短くするには限界があるが、図１１、図１２の構造では、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３を短くする余裕があるため、図９の構造に比べ自由に設計できる。例えば、第１トレンチ３０の幅Ｌａを６μｍと図９の構造の８μｍより狭くすることができる。

以上、説明したように、実施の形態２によれば、ｐ型ピラー領域およびｐ型ベース領域を同時に形成しているため実施の形態１と同様の効果を有する。また、実施の形態２では、高濃度ｐ型ピラー領域が設けられているため、ｎ型ピラー領域の不純物濃度を実施の形態１よりも高くすることができる。これにより、ドリフト層の抵抗が低下するため、超接合半導体装置のオン抵抗を低減することができる。

（実施の形態３）
次に、実施の形態３にかかる超接合半導体装置６２について説明する。図１４～図１７は、実施の形態３にかかる超接合半導体装置の構造を示す断面図である。図１４は、実施の形態３にかかる超接合半導体装置の構造を示す図１８のＡ－Ｂ断面図である。図１５は、実施の形態３にかかる超接合半導体装置の構造を示す図１８のＣ－Ｄ断面図である。図１６は、実施の形態３にかかる超接合半導体装置の構造を示す図１８のＥ－Ｆ断面図である。図１７は、実施の形態３にかかる超接合半導体装置の構造を示す図１８のＧ－Ｈ断面図である。図１８は、実施の形態３にかかる超接合半導体装置の構造を示す平面図である。

図１４～図１８に示すように、ｐ型ピラー領域３は、ｘ軸方向に延びる矩形の形状を有し、ｐ型ベース領域６は、ｚ軸方向に延びる矩形の形状を有する。ｐ型ピラー領域３の長手方向（ｘ軸方向）とｐ型ベース領域６の長手方向（ｚ軸方向）とが直交している。ｐ⁺型コンタクト領域８は、図１８に示すように、第２トレンチ３１の幅方向（ｘ方向）にｐ⁺型コンタクト領域８とｎ⁺型ソース領域７とが並んで設けられていてもよい。

また、実施の形態１と同様に、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３、ｎ⁺型ソース領域７の順で不純物濃度が高くなり、チャージバランスとして、ｐ型ピラー領域３の不純物濃度ｐ１とｐ型ピラー領域３の幅Ｗｐ１との積がｎ型ピラー領域４の不純物濃度ｎ１とｎ型ピラー領域４の幅Ｗｎ１との積とほぼ等しい、つまり、
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。

このように、実施の形態３では、ｐ型ピラー領域３の長手方向とｐ型ベース領域６の長手方向とを直交させているため、チャネル長Ｌｃｈ、トレンチ幅Ｗｐ１、メサ幅Ｗｎ１を自由に設計することができる。例えば、チャネル長Ｌｃｈを１．５μｍ、第２トレンチ３１の幅Ｗｐ１を２．５μｍ、メサ幅Ｗｎ１を２．５μｍ、ｐ型ベース領域６間の間隔Ｌｊを１．６μｍとしてもよい。

（実施の形態３にかかる超接合半導体装置の製造方法）
実施の形態３にかかる超接合半導体装置６２の製造方法は、実施の形態１にかかる超接合半導体装置６１の製造方法において、ｐ型ピラー領域３が形成される第２トレンチ３１を、ｐ型ベース領域６が形成される第１トレンチ３０と直交させることで形成される。

例えば、まず、実施の形態１と同様に、ｎ型ドリフト層２をエピタキシャル成長させる。次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２に達しない第１トレンチ３０を形成する。例えば、第１トレンチ３０の深さｄａを２μｍ、幅Ｌａを９μｍに形成してもよい。また、第１トレンチ３０間の距離Ｌｊを１．６μｍとしてもよい。

次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３を貫通して、低濃度ｎ型ドリフト層２１に達し、ｎ⁺⁺型半導体基板１に達しない第２トレンチ３１を形成する。第２トレンチ３１は、第１トレンチ３０と直交する方向に形成し、第１トレンチ３０の底部が、第２トレンチ３１と連続し、第１トレンチ３０より幅が狭くなるように形成する。例えば、第２トレンチ３１の深さｄｂを２０．１μｍ、幅Ｗｐ１を２．５μｍに形成してもよい。また、例えば、第２トレンチ３１間の距離Ｗｎ１を２．５μｍ、第１トレンチ３０間の距離Ｌｊを１．６μｍとしてもよい。

ここで、深いトレンチ（第２トレンチ３１）をエピタキシャル成長で埋戻しの際に細い部分がネックで先に塞がり空洞ができてしまうことを防ぐため、幅Ｗｐ１の第２トレンチの上部および底のコーナーの丸め半径ｒＷｐ１，ｃＷｐ１は、０．０５μｍ以上が望ましい。

次に、第１トレンチ３０と第２トレンチ３１内にｐ型の不純物を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６をエピタキシャル成長させ、成長後、高濃度ｎ型ドリフト層２３の表面と同じ高さになるまで、ｐ型ベース領域６の表面を研磨する。ｐ型ピラー領域３の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、ｐ型ピラー領域３の不純物濃度を１．９×１０¹⁶／ｃｍ³にする。ｐ型ベース領域６は、ｐ型ピラー領域３と同様の不純物濃度でよい。

この後、実施の形態１と同様に、ｐ型ベース領域６の表面領域の一部に、ｎ⁺型ソース領域７を形成する工程以降の工程を行うことで、図１４～図１８に示した超接合半導体装置６２が完成する。

次に、実施の形態３にかかる超接合半導体装置６２の他の構造を説明する。他の構造は、ｐ⁺型コンタクト領域８が、第１トレンチ３０の奥行き方向（ｘ方向およびｙ方向と直交するｚ方向）にｎ⁺型ソース領域７と並んで設けられている構造である。また、例えば、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３は、それぞれ３μｍである。

図１４～図１８の構造では、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３を短くするには限界があるが、他の構造では、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３を短くする余裕があるため、図１４～図１８の構造に比べ自由に設計できる。

以上、説明したように、実施の形態３によれば、ｐ型ピラー領域およびｐ型ベース領域を同時に形成しているため実施の形態１と同様の効果を有する。また、実施の形態３では、ｐ型ピラー領域の長手方向とｐ型ベース領域の長手方向とを直交させているため、チャネル長、トレンチ幅、メサ幅を自由に設計することができる。

（実施の形態４）
次に、実施の形態４にかかる超接合半導体装置６３について説明する。図１９は、実施の形態４にかかる超接合半導体装置の構造を示す図２３のＡ－Ｂ断面図である。図２０は、実施の形態４にかかる超接合半導体装置の構造を示す図２３のＣ－Ｄ断面図である。図２１は、実施の形態４にかかる超接合半導体装置の構造を示す図２３のＥ－Ｆ断面図である。図２２は、実施の形態４にかかる超接合半導体装置の構造を示す図２３のＧ－Ｈ断面図である。図２３は、実施の形態４にかかる超接合半導体装置の構造を示す平面図である。

図１９～図２２に示すように、ｐ型ピラー領域３は、ｘ軸方向に延びる矩形の形状を有し、ｐ型ベース領域６は、ｚ軸方向に延びる矩形の形状を有する。また、上部高濃度ｐ型ピラー領域５２は、ｚ軸方向に延びる矩形の形状を有し、下部高濃度ｐ型ピラー領域５１は、ｘ軸方向に延びる矩形の形状を有する。ｐ型ピラー領域３の長手方向（ｘ軸方向）とｐ型ベース領域６の長手方向（ｚ軸方向）とが直交し、上部高濃度ｐ型ピラー領域５２の長手方向（ｚ軸方向）は、下部高濃度ｐ型ピラー領域５１の長手方向（ｘ軸方向）とが直交する。また、図１９～図２２に示すように、ｐ⁺型コンタクト領域８は、例えばｎ⁺型ソース領域７と同じ深さに設けられ、第１トレンチ３０の幅方向（ｘ方向）にｎ⁺型ソース領域７と並んで設けられている。

また、実施の形態１と同様に、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３、ｎ⁺型ソース領域７の順で不純物濃度が高くなり、実施の形態２と同様に、下部高濃度ｐ型ピラー領域５１は、ｐ型ピラー領域３より不純物濃度が高く、上部高濃度ｐ型ピラー領域５２は、ｐ型ベース領域６より不純物濃度が高い。また、下部高濃度ｐ型ピラー領域５１と上部高濃度ｐ型ピラー領域５２は、同時に形成されるため、同程度の不純物濃度である。例えば、ｐ型ピラー領域３の不純物濃度ｐ１は、５×１０¹⁵／ｃｍ³であり、高濃度ｐ型ピラー領域５の不純物濃度ｐ２は２．７５×１０¹⁶／ｃｍ³である。

また、第３トレンチ４０は、第１トレンチ３０の中央部に幅Ｌｐ２で設けられ、高濃度ｎ型ドリフト層２３から距離ｔｐ１離れている。幅Ｌｐ２は例えば、５．０μｍであり、距離ｔｐ１は例えば、２μｍである。また、第４トレンチ４１は、第２トレンチ３１の中央部に幅Ｗｐ２で設けられ、高濃度ｎ型ドリフト層２３から距離ｔｐ１離れ、第２トレンチ３１の底面から距離ｔｐ１ｂ離れている。幅Ｗｐ２は例えば、１μｍであり、距離ｔｐ１ｂは例えば、２μｍである。

また、チャージバランスとして、ｐ型ピラー領域３の不純物濃度ｐ１とｐ型ピラー領域３の高濃度ｐ型ピラー領域５が設けられていない部分の幅Ｗｐ１－Ｗｐ２との積と高濃度ｐ型ピラー領域５の不純物濃度ｐ２と高濃度ｐ型ピラー領域５の幅Ｗｐ２との積との和が、ｎ型ピラー領域４の不純物濃度ｎ１とｎ型ピラー領域４の幅Ｗｎ１との積とほぼ等しい、つまり、
ｎ１×Ｗｎ１≒ｐ１×（Ｗｐ１－Ｗｐ２）＋ｐ２×Ｗｐ２
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１または高濃度ｐ型ピラー領域５の不純物濃度ｐ２をわずかに大きくすることが好ましい。

このように、実施の形態４では、ｐ型ピラー領域３の長手方向とｐ型ベース領域６の長手方向とを直交させ、下部高濃度ｐ型ピラー領域５１の長手方向と上部高濃度ｐ型ピラー領域５２の長手方向とを直交させている。このため、チャネル長Ｌｃｈ、トレンチ幅Ｗｐ１、メサ幅Ｗｎ１を自由に設計することができる。また、実施の形態３よりもトレンチ幅Ｗｐ１を短くすることができ、メサ幅Ｗｎ１を短くしてセルピッチを狭くすることができる。例えば、チャネル長Ｌｃｈを１．５μｍ、トレンチ幅Ｗｐ１を５μｍ、メサ幅Ｗｎ１を２．５μｍ、ｐ型ベース領域６間の間隔Ｌｊを１．６μｍとしてもよい。

（実施の形態４にかかる超接合半導体装置の製造方法）
実施の形態４にかかる超接合半導体装置６３の製造方法は、実施の形態２にかかる超接合半導体装置６１の製造方法において、ｐ型ベース領域６が形成される第１トレンチ３０を、ｐ型ピラー領域３が形成される第２トレンチ３１と直交させ、上部高濃度ｐ型ピラー領域５２が形成される第３トレンチ４０を、下部高濃度ｐ型ピラー領域５１が形成される第４トレンチ４１と直交させることで形成される。

例えば、まず、実施の形態２と同様に、ｎ型ドリフト層２をエピタキシャル成長させる。次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２に達しない第１トレンチ３０を形成する。例えば、第１トレンチ３０の深さｄａを２μｍ、幅Ｌａを９μｍに形成してもよい。また、第１トレンチ３０間の距離Ｌｊを１．６μｍとしてもよい。

次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３を貫通して、低濃度ｎ型ドリフト層２１に達し、ｎ⁺⁺型半導体基板１に達しない第２トレンチ３１を形成する。第２トレンチ３１は、第１トレンチ３０と直交する方向に形成し、第１トレンチ３０の底部が、第２トレンチ３１と連続し、第１トレンチ３０より幅が狭くなるように形成する。例えば、第２トレンチ３１の深さｄｂを２０．１μｍ、幅Ｗｐ１を５μｍに形成してもよい。また、例えば、第２トレンチ３１間の距離Ｗｎ１を２．５μｍとしてもよい。

ここで、深いトレンチ（第２トレンチ３１）をエピタキシャル成長で埋戻しの際に細い部分がネックで先に塞がり空洞ができてしまうことを防ぐため、幅Ｗｐ１の第２トレンチ３１の上部および底のコーナーの丸め半径ｒＷｐ１，ｃＷｐ１は、０．０５μｍ以上が望ましい。

次に、第１トレンチ３０と第２トレンチ３１内にｐ型の不純物を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６をエピタキシャル成長させる。ｐ型ピラー領域３の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、ｐ型ピラー領域３の不純物濃度を５×１０¹⁵／ｃｍ³にする。ｐ型ベース領域６は、ｐ型ピラー領域３と同様の不純物濃度でよい。

次に、フォトリソグラフィおよびエッチングにより、ｐ型ベース領域６を貫通して、ｐ型ピラー領域３に達し、低濃度ｎ型ドリフト層２１に達しない第３トレンチ４０と第４トレンチ４１を形成する。第３トレンチ４０は、第１トレンチ３０より浅く形成する。つまり第３トレンチ４０の底面を、第１トレンチ３０の底面よりソース電極１２側に形成する。同様に、第４トレンチ４１は、第２トレンチ３１より浅く形成する。第３トレンチ４０は、底部が第４トレンチ４１と連続し、第４トレンチ４１より幅が広くなるように形成する。

次に、第３トレンチ４０と第４トレンチ４１内にｐ型の不純物を埋め込むことで、下部高濃度ｐ型ピラー領域５１および上部高濃度ｐ型ピラー領域５２をエピタキシャル成長させる。

次に、高濃度ｎ型ドリフト層２３の表面と同じ高さになるまで、上部高濃度ｐ型ピラー領域５２の表面を研磨する。下部高濃度ｐ型ピラー領域５１と上部高濃度ｐ型ピラー領域５２とを合わせて、高濃度ｐ型ピラー領域５となる。高濃度ｐ型ピラー領域５の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、ｐ型ピラー領域３、高濃度ｐ型ピラー領域５の不純物濃度をそれぞれ、５×１０¹⁵／ｃｍ³、２．７５×１０¹⁵／ｃｍ³にする。

この後、実施の形態２と同様に、ｐ型ベース領域６および高濃度ｐ型ピラー領域５の表面領域の一部に、ｎ⁺型ソース領域７を形成する工程以降の工程を行うことで、図１９～図２３に示した超接合半導体装置６３が完成する。

次に、実施の形態４にかかる超接合半導体装置６３の他の構造を説明する。他の構造は、ｐ⁺型コンタクト領域８が、第１トレンチ３０の奥行き方向（ｘ方向およびｙ方向と直交するｚ方向）にｎ⁺型ソース領域７と並んで設けられている構造である。また、例えば、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３は、それぞれ５μｍである。

図１９～図２３の構造では、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３を短くするには限界があるが、他の構造では、ｎ⁺型ソース領域７の幅Ｌｎ３、ｐ⁺型コンタクト領域８の幅Ｌｐ３を短くする余裕があるため、図１９～図２３の構造に比べ自由に設計できる。例えば、第１トレンチ３０の幅Ｌａを６μｍと図１９～図２３の構造の９μｍより狭くすることができる。

以上、説明したように、実施の形態４によれば、ｐ型ピラー領域およびｐ型ベース領域を同時に形成しているため、実施の形態１と同様の効果を有する。また、高濃度ｐ型ピラー領域が設けられているため、実施の形態２と同様の効果を有する。また、ｐ型ピラー領域の長手方向とｐ型ベース領域の長手方向とを直交させているため、実施の形態３と同様の効果を有する。

（実施の形態５）
次に、実施の形態５にかかる超接合半導体装置６４について説明する。図２４は、実施の形態５にかかる超接合半導体装置の構造を示す図２６のＡ－Ｂ断面図である。また、図２５は、実施の形態５にかかる超接合半導体装置の構造を示す図２６のＣ－Ｄ断面図である。また、図２６は、実施の形態５にかかる超接合半導体装置の構造を示す平面図である。図２４には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図２４に示す超接合半導体装置６４は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ型ベース領域６側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えた超接合ＭＯＳＦＥＴである。

炭化珪素基体は、ｎ⁺⁺型半導体基板（第１導電型の半導体基板）１の第１主面（おもて面）上に低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース領域（第２導電型の第３半導体領域）６と、ｎ⁺型ソース領域（第１導電型の第５半導体領域）７、ｐ⁺型コンタクト領域８、ゲート絶縁膜９およびゲート電極１０で構成される。ここで、低濃度ｎ型ドリフト層２１と、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３とを合わせてｎ型ドリフト層（第１導電型の第１半導体層）２が構成される。低濃度ｎ型ドリフト層２１は、中濃度ｎ型ドリフト層２２より低不純物濃度で設けられ、中濃度ｎ型ドリフト層２２は、高濃度ｎ型ドリフト層２３より低不純物濃度で設けられる。

ｎ型ドリフト層２には、並列ｐｎ領域１９が設けられている。並列ｐｎ領域１９は、ｐ型ピラー領域（第２導電型の第２半導体領域）３と、ｐ型ピラー領域３に挟まれたｎ型領域（ｎ型ピラー領域４）とが交互に繰り返し接合されてできている。ｐ型ピラー領域３は、ｐ型ベース領域６の底面（ｎ⁺⁺型半導体基板１側の面）から、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２を貫通して、低濃度ｎ型ドリフト層２１の表面に達し、ｎ⁺⁺型半導体基板１に達しないように設けられている。また、ｐ型ピラー領域３は、低濃度ｎ型ドリフト層２１の表面に達しているが、低濃度ｎ型ドリフト層２１の内部深くまで達していない。このため、ｐ型領域とｎ型領域のチャージバランスを考慮する際に、低濃度ｎ型ドリフト層２１の不純物濃度を考慮しなくてもよい。ｐ型ピラー領域３およびｎ型ピラー領域４の平面形状は、例えば、矩形状、六方格子状または正方状である。

ここで、低濃度ｎ型ドリフト層２１は、素子の耐圧を分担する層であり、低濃度ｎ型ドリフト層２１の不純物濃度を低くして、低濃度ｎ型ドリフト層２１の膜厚を厚くすることにより、素子の高耐圧を実現できる。また、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２は素子のチャージバランスを分担する層である。また、高濃度ｎ型ドリフト層２３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。高濃度ｎ型ドリフト層２３により、オン電流を増大化することができる。

素子の高耐圧を分担する低濃度ｎ型ドリフト層２１があるため、素子を高耐圧化した場合でも、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２の膜厚を薄くすることができる。このため、高濃度ｎ型ドリフト層２３、中濃度ｎ型ドリフト層２２内に設けられたｐ型ピラー領域３の深さ（並列ｐｎ領域１９の深さ）を浅くできる。このように、素子を高耐圧化した場合でも、ｐ型ピラー領域３の深さは浅いため、ｐ型ピラー領域３を均一の不純物濃度でエピタキシャル成長させることができる。このため、耐圧を高くした場合でもｐ型領域とｎ型領域のチャージバランスを保ち、低オン抵抗と高耐圧特性の超接合半導体装置６４を実現することができる。

ｎ型ドリフト層２のソース側（ソース電極１２側）の表面層には、ｐ型ベース領域６が設けられ、ｐ型ピラー領域３とｐ型ベース領域６は同時に形成されているため、一体化されている。具体的には、ｎ型ドリフト層２内に深さｄｂの第２トレンチ３１と、第２トレンチ３１より浅い位置に深さｄａの第１トレンチ３０が設けられている。第２トレンチ３１は、ｎ型ドリフト層２内に設けられ、第１トレンチ３０は、底面が第２トレンチ３１の開口部に連続し、ｎ型ドリフト層２のおもて面において開口し、第１トレンチ３０の幅Ｗａは、第２トレンチ３１の幅Ｗｐ１より広くなっている。

第２トレンチ３１をｐ型の不純物で埋めることによりｐ型ピラー領域３が形成され、第１トレンチ３０をｐ型の不純物で埋めることによりｐ型ベース領域６が形成される。このように、第１トレンチ３０と第２トレンチ３１とからなる２段トレンチを形成することで、ｐ型ピラー領域３およびｐ型ベース領域６に相当する構造を作っておき、そこにｐ型の不純物を埋め込み、その層をｐ型ピラー領域３およびｐ型ベース領域６として利用している。

ｐ型ベース領域６の内部に選択的にｐ型ピラー領域３より不純物濃度が高い高濃度ｐ型ピラー領域５が設けられている。高濃度ｐ型ピラー領域５により半導体装置の耐圧を向上させることができる。また、高濃度ｐ型ピラー領域５は、ｐ型ピラー領域３の内部に設けられていない。このため、高濃度ｐ型ピラー領域５とｐ型ベース領域６との第１界面は、ｐ型ピラー領域３とｐ型ベース領域６との第２界面より浅い。つまり、第１界面は、第２界面よりｐ型ベース領域６の表面側にある。これにより、ＳＪ－ＭＯＳＦＥＴのチャージバランスに高濃度ｐ型ピラー領域５の不純物濃度を考慮に入れる必要がなくなる。例えば、第１界面と第２界面との距離ｔｐ１ｂは、３．６μｍである。また、高濃度ｐ型ピラー領域５は、ｐ型ベース領域６の中央部に幅Ｌｐ２で設けられ、高濃度ｎ型ドリフト層２３から距離ｔｐ１離れている。幅Ｌｐ２は例えば、０．８μｍであり、距離ｔｐ１は例えば、３．６μｍである。また、例えば、ｐ型ピラー領域３の不純物濃度ｐ１は、６．７×１０¹⁵／ｃｍ³であり、高濃度ｐ型ピラー領域５の不純物濃度ｐ２は４×１０¹⁸／ｃｍ³である。

また、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３、後述するｎ⁺型ソース領域７の順で不純物濃度が高くなり、チャージバランスとして、ｐ型ピラー領域３の不純物濃度ｐ１とｐ型ピラー領域３の幅Ｗｐ１との積がｎ型ピラー領域４の不純物濃度ｎ１とｎ型ピラー領域４の幅Ｗｎ１との積とほぼ等しい、つまり、
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。

ｐ型ベース領域６の内部には、互いに接するようにｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８がそれぞれ選択的に設けられている。ｐ⁺型コンタクト領域８の深さは、例えばｎ⁺型ソース領域７と同じ深さでもよいし、より深くてもよい。ｐ⁺型コンタクト領域８は、図３に示すように、第２トレンチ３１の奥行き方向（ｙ軸方向）にｐ⁺型コンタクト領域８とｎ⁺型ソース領域７とが並んで設けられている。

ｐ型ベース領域６の、ｎ⁺型ソース領域７とｎ型ピラー領域４とに挟まれた部分の表面には、ゲート絶縁膜９を介してゲート電極１０が設けられている。ゲート電極１０は、ゲート絶縁膜９を介して、ｎ型ピラー領域４の表面に設けられていてもよい。

層間絶縁膜１１は、半導体基体のおもて面側に、ゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ型ベース領域６に接し、ｎ⁺型ソース領域７およびｐ型ベース領域６と電気的に接続される。

ソース電極（第１電極）１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、選択的に例えばポリイミドからなるパッシベーション膜などの保護膜（不図示）が設けられている。

ｎ⁺⁺型半導体基板１の第２主面（裏面、すなわち半導体基体の裏面）には、裏面電極（第２電極）１３が設けられている。裏面電極１３は、ドレイン電極を構成する。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。

なお、図２６の平面図では、内部の構造を見やすくするため、層間絶縁膜１１、ソース電極１２を省略して描いてある。これ以降の他の平面図でも同様に層間絶縁膜１１、ソース電極１２を省略して描いてある。

（実施の形態５にかかる超接合半導体装置の製造方法）
次に、実施の形態５にかかる超接合半導体装置６４の製造方法について説明する。まず、炭化珪素からなるｎ⁺⁺型半導体基板１を用意する。次に、ｎ⁺⁺型半導体基板１のおもて面に、ｎ⁺⁺型半導体基板１より不純物濃度の低い低濃度ｎ型ドリフト層２１をエピタキシャル成長させる。このとき、例えば、低濃度ｎ型ドリフト層２１の不純物濃度が２．５×１０¹⁵／ｃｍ³、膜厚ｔｎ４が４０μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。

次に、低濃度ｎ型ドリフト層２１の表面に、低濃度ｎ型ドリフト層２１より不純物濃度の高い中濃度ｎ型ドリフト層２２を、エピタキシャル成長させる。このとき、例えば、中濃度ｎ型ドリフト層２２の不純物濃度が１．５×１０¹⁶／ｃｍ³、膜厚ｔｎ１が２０μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。

次に、中濃度ｎ型ドリフト層２２の表面に、中濃度ｎ型ドリフト層２２より不純物濃度の高い高濃度ｎ型ドリフト層２３を、エピタキシャル成長させる。このとき、例えば、高濃度ｎ型ドリフト層２３の不純物濃度が１．７×１０¹⁶／ｃｍ³、膜厚ｔｎ５が４．７μｍとなるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。低濃度ｎ型ドリフト層２１と中濃度ｎ型ドリフト層２２と高濃度ｎ型ドリフト層２３とを合わせてｎ型ドリフト層２となる。

次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３を貫通して、低濃度ｎ型ドリフト層２１に達し、ｎ⁺⁺型半導体基板１に達しない第１トレンチ３０と第２トレンチ３１を形成する。第１トレンチ３０は、底部が第２トレンチ３１と連続し、第２トレンチ３１より幅が広くなるように形成する。このとき、例えば、第２トレンチ３１の深さｄｂを２０．１μｍ、幅Ｗｐ１を７．１μｍに形成し、第１トレンチ３０の深さｄａを４．２μｍ、幅Ｗａを８μｍに形成してもよい。また、例えば、第２トレンチ３１間の距離Ｗｎ１を２．５μｍ、第１トレンチ３０間の距離Ｌｊを１．６μｍとしてもよい。

ここで、深いトレンチ（第２トレンチ３１）をエピタキシャル成長で埋戻しの際に細い部分がネックで先に塞がり空洞ができてしまうことを防ぐため、幅Ｗｐ１の第２トレンチの上部および底のコーナーの丸め半径ｒＷｐ１，ｃＷｐ１は、０．０５μｍ以上が望ましい。他の上部および底のコーナーの丸め半径はそれほど重要ではない。

次に、第１トレンチ３０と第２トレンチ３１内にｐ型の不純物を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６をエピタキシャル成長させる。ｐ型ピラー領域３の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、ｐ型ピラー領域３の不純物濃度を６．７×１０¹⁵／ｃｍ³にする。ｐ型ベース領域６は、ｐ型ピラー領域３と同様の不純物濃度でよい。ここで、第１トレンチ３０の底に第２トレンチ３１が形成されているため、第１トレンチ３０にｐ型の不純物を埋め込むと、第１トレンチ３０に埋め込まれたｐ型の不純物の中央に溝が形成される。

このように、実施の形態５では、第１トレンチ３０と第２トレンチ３１内にｐ型の不純物を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６を同時に形成している。このため、ｐ型ベース領域６をイオン注入により形成する工程を省略することができる。

次に、溝内にｐ型の不純物を埋め込むことで、高濃度ｐ型ピラー領域５をエピタキシャル成長させる。高濃度ｐ型ピラー領域５の不純物濃度は、ｐ型ベース領域６より高くする。例えば、高濃度ｐ型ピラー領域５の不純物濃度を４×１０¹⁸／ｃｍ³にする。

次に、高濃度ｐ型ピラー領域５およびｐ型ベース領域６を、高濃度ｎ型ドリフト層２３の表面と同じ高さになるまで、表面を研磨する。

次に、高濃度ｐ型ピラー領域５およびｐ型ベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、高濃度ｐ型ピラー領域５およびｐ型ベース領域６の表面領域の一部に、ｎ⁺型ソース領域７が形成される。また、例えば、チャネル長となる高濃度ｎ型ドリフト層２３とｎ⁺型ソース領域７との距離Ｌｃｈは、１．５μｍとする。ｎ⁺型ソース領域７の幅Ｌｎ３は、例えば、５μｍとする。次に、ｎ⁺型ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。

次に、高濃度ｐ型ピラー領域５およびｐ型ベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクをマスクとして、ｐ型不純物のイオン注入を行い、高濃度ｐ型ピラー領域５およびｐ型ベース領域６の表面領域の一部に、ｐ型ベース領域６および高濃度ｐ型ピラー領域５より不純物濃度の高いｐ⁺型コンタクト領域８を形成する。ｐ⁺型コンタクト領域８の幅Ｌｐ３は、ｎ⁺型ソース領域７の幅Ｌｎ３と同程度、例えば、５μｍとする。次に、ｐ⁺型コンタクト領域８を形成するためのイオン注入用マスクを除去する。

次に、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を活性化させるための熱処理（アニール）を行う。また、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を形成する順序は種々変更可能である。

次に、半導体基体のおもて面側を熱酸化し、ゲート絶縁膜９を形成する。これにより、ｎ型ドリフト層２の表面に形成された各領域がゲート絶縁膜９で覆われる。

次に、ゲート絶縁膜９上に、ゲート電極１０として、例えばリンがドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース領域６のｎ⁺型ソース領域７とｎ型ピラー領域４に挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型ピラー領域４上に多結晶シリコン層を残してもよい。

次に、ゲート電極１０を覆うように、層間絶縁膜１１として、例えば、リンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を成膜する。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去する。例えば、ｎ⁺型ソース領域７上の層間絶縁膜１１およびゲート絶縁膜９を除去することによって、コンタクトホールを形成し、ｎ⁺型ソース領域７を露出させる。次に、層間絶縁膜１１の平担化を行うために熱処理（リフロー）を行う。

次に、スパッタによりソース電極１２を成膜し、フォトリソグラフィおよびエッチングによりソース電極１２をパターニングする。このとき、コンタクトホール内にソース電極１２を埋め込み、ｎ⁺型ソース領域７とソース電極１２とを電気的に接続させる。なお、コンタクトホール内にはバリアメタルを介してタングステンプラグなどを埋め込んでもよい。

次に、ｎ⁺⁺型半導体基板１の表面（半導体基体の裏面）に、裏面電極１３として、例えばニッケル膜を成膜する。そして、熱処理し、ｎ⁺⁺型半導体基板１と裏面電極１３とのオーミック接合を形成する。

上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。これにより、図２４～図２６に示した超接合半導体装置６４が完成する。

以上、説明したように、実施の形態５によれば、第１トレンチと第２トレンチを形成し、第１トレンチと第２トレンチ内にｐ型の不純物を埋め込むことで、ｐ型ピラー領域およびｐ型ベース領域を同時に形成している。これにより、ｐ型ベース領域をイオン注入により形成する工程を省略することができる。このため、超接合半導体装置を作成するためのコストを低減することができる。また、高濃度ｎ型ドリフト層、中濃度ｎ型ドリフト層によりオン電流を増大させることができ、ｎ型ドリフト層の濃度調整により、チャネル長、トレンチ幅、メサ幅を自由に設計できる。

（実施の形態６）
次に、実施の形態６にかかる超接合半導体装置６５について説明する。図２７は、実施の形態６にかかる超接合半導体装置の構造を示す図３１のＡ－Ｂ断面図である。また、図２８は、実施の形態６にかかる超接合半導体装置の構造を示す図３１のＣ－Ｄ断面図である。また、図２９は、実施の形態６にかかる超接合半導体装置の構造を示す図３１のＥ－Ｆ断面図である。また、図３０は、実施の形態６にかかる超接合半導体装置の構造を示す図３１のＧ－Ｈ断面図である。また、図３１は、実施の形態６にかかる超接合半導体装置の構造を示す平面図である。

図２７～図３１に示すように、ｐ型ピラー領域３は、ｘ軸方向に延びる矩形の形状を有し、ｐ型ベース領域６は、ｚ軸方向に延びる矩形の形状を有する。ｐ型ピラー領域３の長手方向（ｘ軸方向）とｐ型ベース領域６の長手方向（ｚ軸方向）とが直交している。ｐ⁺型コンタクト領域８は、図２７に示すように、第１トレンチ３０の奥行き方向（ｚ軸方向）にｐ⁺型コンタクト領域８とｎ⁺型ソース領域７とが並んで設けられている。

また、実施の形態５と同様に、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３、ｎ⁺型ソース領域７の順で不純物濃度が高くなり、チャージバランスとして、ｐ型ピラー領域３の不純物濃度ｐ１とｐ型ピラー領域３の幅Ｗｐ１との積が、ｎ型ピラー領域４の不純物濃度ｎ１とｎ型ピラー領域４の幅Ｗｎ１との積とほぼ等しい、つまり、
ｎ１×Ｗｎ１≒ｐ１×Ｗｐ１
が成り立つ。この際、ｐ型ピラー領域３の不純物濃度ｐ１をわずかに大きくして、ｐ型の不純物をわずかに多くすることが好ましい。

このように、実施の形態６では、ｐ型ピラー領域３の長手方向とｐ型ベース領域６の長手方向とを直交させているため、チャネル長Ｌｃｈ、トレンチ幅Ｗｐ１、メサ幅Ｗｎ１を自由に設計することができる。実施の形態５では、ｎ⁺型ソース領域７の幅Ｌｎ３，ｐ⁺型コンタクト領域８の幅Ｌｐ３を短くするには限界があるが、実施の形態６ではｎ⁺型ソース領域７の幅Ｌｎ３，ｐ⁺型コンタクト領域８の幅Ｌｐ３を短くする余裕があるため、実施の形態５に比べセルピッチを狭くできる。このため、ｐ型ピラー領域３の不純物濃度とｐ型ベース領域６の不純物濃度を独立に設計することができる。例えば、チャネル長Ｌｃｈを１．５μｍ、第１トレンチ３０の幅Ｌａを６μｍ、第２トレンチ３１の幅Ｗｐ１を２．５μｍ、メサ幅Ｗｎ１を２．５μｍ、ｐ型ベース領域６間の間隔（第１トレンチ３０のメサ幅）Ｌｊを１．６μｍとしてもよい。

（実施の形態６にかかる超接合半導体装置の製造方法）
実施の形態６にかかる超接合半導体装置６５の製造方法は、実施の形態６にかかる超接合半導体装置６５の製造方法において、ｐ型ピラー領域３が形成される第２トレンチ３１を、ｐ型ベース領域６が形成される第１トレンチ３０と直交させることで形成される。

例えば、まず、実施の形態５と同様に、ｎ型ドリフト層２をエピタキシャル成長させる。ｎ型ドリフト層２は、低濃度ｎ型ドリフト層２１と中濃度ｎ型ドリフト層２２と高濃度ｎ型ドリフト層２３とからなり、低濃度ｎ型ドリフト層２１、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３の膜厚、不純物濃度は、実施の形態５と同様である。

次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２に達しない第１トレンチ３０を形成する。例えば、第１トレンチ３０の深さｄａを２μｍ、幅Ｌａを６μｍに形成してもよい。また、第１トレンチ３０間の距離Ｌｊを１．６μｍとしてもよい。

次に、フォトリソグラフィおよびエッチングにより、中濃度ｎ型ドリフト層２２、高濃度ｎ型ドリフト層２３を貫通して、低濃度ｎ型ドリフト層２１に達し、ｎ⁺⁺型半導体基板１に達しない第２トレンチ３１を形成する。第２トレンチ３１は、第１トレンチ３０と直交する方向に形成し、第１トレンチ３０の底部が、第２トレンチ３１と連続し、第１トレンチ３０より幅が狭くなるように形成する。例えば、第２トレンチ３１の、第１トレンチ３０の底部からの深さｄｂを２０．１μｍ、幅Ｗｐ１を２．５μｍに形成してもよい。また、例えば、第２トレンチ３１間の距離Ｗｎ１を２．５μｍ、としてもよい。

ここで、深いトレンチ（第２トレンチ３１）をエピタキシャル成長で埋戻しの際に細い部分がネックで先に塞がり空洞ができてしまうことを防ぐため、幅Ｗｐ１の第２トレンチの上部および底のコーナーの丸め半径ｒＷｐ１，ｃＷｐ１は、０．０５μｍ以上が望ましい。

次に、第１トレンチ３０と第２トレンチ３１内にｐ型の不純物を埋め込むことで、ｐ型ピラー領域３およびｐ型ベース領域６をエピタキシャル成長させる。ｐ型ピラー領域３の不純物濃度は、ｐ型領域とｎ型領域のチャージバランスを保つように決定される。例えば、ｐ型ピラー領域３の不純物濃度を１．９×１０¹⁶／ｃｍ³にする。ｐ型ベース領域６は、ｐ型ピラー領域３と同様の不純物濃度でよい。ここで、第１トレンチ３０の底に第２トレンチ３１が形成されているため、第１トレンチ３０にｐ型の不純物を埋め込むと、第１トレンチ３０に埋め込まれたｐ型の不純物の中央に溝が形成される。

次に、溝内にｐ型の不純物を埋め込むことで、高濃度ｐ型ピラー領域５をエピタキシャル成長させる。高濃度ｐ型ピラー領域５の不純物濃度は、ｐ型ベース領域６より高くする。例えば、高濃度ｐ型ピラー領域５の不純物濃度を４×１０¹⁸／ｃｍ³にする。

次に、高濃度ｐ型ピラー領域５およびｐ型ベース領域６を、高濃度ｎ型ドリフト層２３の表面と同じ高さになるまで、表面を研磨する。この後、実施の形態５と同様に、ｐ型ベース領域６の表面領域の一部に、ｎ⁺型ソース領域７を形成する工程以降の工程を行うことで、図２７～図３１に示した超接合半導体装置６５が完成する。

以上、説明したように、実施の形態６によれば、ｐ型ピラー領域およびｐ型ベース領域を同時に形成しているため実施の形態５と同様の効果を有する。また、実施の形態６では、ｐ型ピラー領域の長手方向とｐ型ベース領域の長手方向とを直交させているため、チャネル長、トレンチ幅、メサ幅を自由に設計することができる。また、実施の形態６ではｎ⁺型ソース領域の幅，ｐ⁺型コンタクト領域の幅を短くする余裕があるため、実施の形態５に比べセルピッチを狭くできる。このため、ｐ型ピラー領域の不純物濃度とｐ型ベース領域の不純物濃度を独立に設計することができる。

以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、以上の説明では、ＭＯＳＦＥＴを例に説明してきたが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）で適用することも可能である。この場合、ｎ⁺⁺型半導体基板をｐ型コレクタ層にすればよい。

以上のように、本発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

１、１０１ ｎ⁺⁺型半導体基板
２、１０２ ｎ型ドリフト層
２１ 低濃度ｎ型ドリフト層
２２ 中濃度ｎ型ドリフト層
２３ 高濃度ｎ型ドリフト層
３、１０３ ｐ型ピラー領域
４、１０４ ｎ型ピラー領域
５ 高濃度ｐ型ピラー領域
５１ 下部高濃度ｐ型ピラー領域
５２ 上部高濃度ｐ型ピラー領域
６、１０６ ｐ型ベース領域
７、１０７ ｎ⁺型ソース領域
８ ｐ⁺型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ ソース電極
１３、１１３ 裏面電極
１９、１１９ 並列ｐｎ領域
３０ 第１トレンチ
３１ 第２トレンチ
３２ 溝
４０ 第３トレンチ
４１ 第４トレンチ
６０、６１、６２、６３、６４、６５、１６０ 超接合半導体装置

Claims (11)

1. 第１導電型の半導体基板と、
   前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
   前記第１半導体層に設けられた第１トレンチと、
   前記第１半導体層の表面に設けられた、底部が前記第１トレンチと連続する、前記第１トレンチより幅が広い第２トレンチと、
   前記第１トレンチの内側に設けられた第２導電型の第２半導体領域と、
   前記第２トレンチの内側に設けられた第２導電型の第３半導体領域と、
   前記第３半導体領域の内部に設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第４半導体領域と、
   前記第４半導体領域と前記第１半導体層とに挟まれた前記第３半導体領域の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と、
   前記第４半導体領域と前記第３半導体領域の表面に設けられた第１電極と、
   前記半導体基板の裏面に設けられた第２電極と、
   を備え、
   前記第１半導体層は、前記半導体基板より低不純物濃度の低濃度第１半導体層と、前記半導体基板より低不純物濃度で前記低濃度第１半導体層より高不純物濃度の中濃度第１半導体層と、前記中濃度第１半導体層より高不純物濃度の高濃度第１半導体層とから構成され、前記低濃度第１半導体層は前記中濃度第１半導体層より厚く、前記第１トレンチの側壁は、前記中濃度第１半導体層および前記高濃度第１半導体層に接することを特徴とする超接合炭化珪素半導体装置。
2. 前記第２半導体領域と前記第３半導体領域に設けられた第３トレンチと、
   前記第３半導体領域の表面に設けられた、底部が前記第３トレンチと連続する、前記第３トレンチより幅が広い第４トレンチと、
   前記第３トレンチの内側に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、
   前記第４トレンチの内側に設けられた、前記第３半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、
   をさらに備えることを特徴とする請求項１に記載の超接合炭化珪素半導体装置。
3. 前記第２半導体領域および前記第３半導体領域は、矩形の形状を有し、
   前記第２半導体領域の長手方向と前記第３半導体領域の長手方向は直交することを特徴とする請求項１に記載の超接合炭化珪素半導体装置。
4. 前記第２半導体領域、前記第３半導体領域、前記第５半導体領域および前記第６半導体領域は、矩形の形状を有し、
   前記第２半導体領域の長手方向と前記第３半導体領域の長手方向は直交し、前記第５半導体領域の長手方向と前記第６半導体領域の長手方向は直交することを特徴とする請求項２に記載の超接合炭化珪素半導体装置。
5. 第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
   前記第１半導体層に第１トレンチと、前記第１半導体層の表面に底部が前記第１トレンチと連続する、前記第１トレンチより幅が広い第２トレンチを形成する第２工程と、
   前記第１トレンチの内側と前記第２トレンチの内側にエピタキシャル成長により、第２導電型の第２半導体領域と第２導電型の第３半導体領域を形成する第３工程と、
   前記第３半導体領域の内部に、前記第１半導体層よりも不純物濃度の高い第１導電型の第４半導体領域を形成する第４工程と、
   前記第４半導体領域と前記第１半導体層とに挟まれた前記第３半導体領域の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第５工程と、
   前記第４半導体領域と前記第３半導体領域の表面に第１電極を形成する第６工程と、
   前記半導体基板の裏面に第２電極を形成する第７工程と、
   を含み、
   前記第１工程では、前記第１半導体層を、前記半導体基板より低不純物濃度の低濃度第１半導体層と、前記半導体基板より低不純物濃度で前記低濃度第１半導体層より高不純物濃度の中濃度第１半導体層と、前記中濃度第１半導体層より高不純物濃度の高濃度第１半導体層とから構成し、前記低濃度第１半導体層を前記中濃度第１半導体層より厚く形成し、
   前記第２工程では、前記第１トレンチの側壁を、前記中濃度第１半導体層および前記高濃度第１半導体層に接するように形成することを特徴とする超接合炭化珪素半導体装置の製造方法。
6. 前記第３工程より後、前記第４工程より前に、
   前記第２半導体領域と前記第３半導体領域に第３トレンチと、前記第３半導体領域の表面に、底部が前記第３トレンチと連続する、前記第３トレンチより幅が広い第４トレンチを形成する工程と、
   前記第３トレンチの内側と前記第４トレンチの内側にエピタキシャル成長により、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、前記第３半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域を形成する工程と、
   を含むことを特徴とする請求項５に記載の超接合炭化珪素半導体装置の製造方法。
7. 第１導電型の半導体基板と、
   前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
   前記第１半導体層に設けられた第１トレンチと、
   底面が前記第１トレンチの開口部に連続し、前記第１半導体層のおもて面において開口し、前記第１トレンチより幅が広い第２トレンチと、
   前記第１トレンチの内側に設けられた第２導電型の第２半導体領域と、
   前記第２トレンチの内側に設けられた第２導電型の第３半導体領域と、
   前記第３半導体領域の内部に設けられた、前記第３半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
   前記第３半導体領域の表面に前記第４半導体領域と接するように設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第５半導体領域と、
   前記第５半導体領域と前記第１半導体層とに挟まれた前記第３半導体領域の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と、
   前記第５半導体領域と前記第３半導体領域の表面に設けられた第１電極と、
   前記半導体基板の裏面に設けられた第２電極と、
   を備え、
   前記第１半導体層は、前記半導体基板より低不純物濃度の低濃度第１半導体層と、前記半導体基板より低不純物濃度で前記低濃度第１半導体層より高不純物濃度の中濃度第１半導体層と、前記中濃度第１半導体層より高不純物濃度の高濃度第１半導体層とから構成され、前記低濃度第１半導体層は前記中濃度第１半導体層より厚く、前記第１トレンチの側壁は、前記中濃度第１半導体層および前記高濃度第１半導体層に接することを特徴とする超接合炭化珪素半導体装置。
8. 前記第４半導体領域と前記第３半導体領域との界面は、第２半導体領域と前記第３半導体領域との界面より浅い位置にあることを特徴とする請求項７に記載の超接合炭化珪素半導体装置。
9. 前記第２半導体領域および前記第３半導体領域は、ストライプ形状を有し、
   前記第２半導体領域の長手方向と前記第３半導体領域の長手方向は平行し、
   前記第３半導体領域は前記第２トレンチの内側に設けられていることを特徴とする請求項７または８に記載の超接合炭化珪素半導体装置。
10. 前記第２半導体領域および前記第３半導体領域は、ストライプ形状を有し、
    前記第２半導体領域の長手方向と前記第３半導体領域の長手方向は直交することを特徴とする請求項７または８に記載の超接合炭化珪素半導体装置。
11. 第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層に第１トレンチと、底面が前記第１トレンチの開口部に連続し、前記第１半導体層のおもて面において開口し、前記第１トレンチより幅が広い第２トレンチを形成する第２工程と、
    前記第１トレンチの内側と前記第２トレンチの内側にエピタキシャル成長により、第２導電型の第２半導体領域と第２導電型の第３半導体領域を形成する第３工程と、
    前記第３半導体領域の内部に、前記第３半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域を形成する第４工程と、
    前記第３半導体領域の表面に前記第４半導体領域と接するように、前記第１半導体層よりも不純物濃度の高い第１導電型の第５半導体領域を形成する第５工程と、
    前記第５半導体領域と前記第１半導体層とに挟まれた前記第３半導体領域の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
    前記第５半導体領域と前記第３半導体領域の表面に第１電極を形成する第７工程と、
    前記半導体基板の裏面に第２電極を形成する第８工程と、
    を含み、
    前記第１工程では、前記第１半導体層を、前記半導体基板より低不純物濃度の低濃度第１半導体層と、前記半導体基板より低不純物濃度で前記低濃度第１半導体層より高不純物濃度の中濃度第１半導体層と、前記中濃度第１半導体層より高不純物濃度の高濃度第１半導体層とから構成し、前記低濃度第１半導体層を前記中濃度第１半導体層より厚く形成し、
    前記第２工程では、前記第１トレンチの側壁を、前記中濃度第１半導体層および前記高濃度第１半導体層に接するように形成することを特徴とする超接合炭化珪素半導体装置の製造方法。

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