JP2014132638A - スーパージャンクション構造の縦型ｍｏｓｆｅｔを有する半導体装置の製造方法 - Google Patents

スーパージャンクション構造の縦型ｍｏｓｆｅｔを有する半導体装置の製造方法 Download PDF

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Abstract

【課題】デバイス特性の悪化を抑制でき、かつ、製造工程の簡略化が図れるようにする。
【解決手段】ｎ-型層１２に凹部１２ａを形成しておき、トレンチ１５を埋め込むようにｐ-型層１６を形成する際に、凹部１２ａ内も埋め込む。これにより、ｐ-型層１６のうち凹部１２ａ内に形成された部分をＳＪ構造の上に形成されるｐ型層として用いることができる。このため、ｐ型カラムを形成するためのｐ型層とＳＪ構造の上に形成されるｐ型層を同じｐ-型層１６によって構成することができ、同時に形成することができるので、製造工程の簡略化を図ることができる。また、ＳＪ構造を構成してからＳＪ構造の上のｐ型層を形成する場合のように、ＰＮカラムの表面の平坦化研磨やウェハ洗浄などのＰＮカラムの表面とｐ-型層１６との構造間の処理を行う必要がない。よって、半導体装置の耐圧がばらつくことを抑制でき、デバイス特性の悪化を抑制することが可能となる。
【選択図】図２

Description

本発明は、第１半導体層に形成したトレンチ内に第２半導体層をエピタキシャル成長させてスーパージャンクション（以下、ＳＪという）構造を形成するＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法に関するものである。
従来より、ｎ型カラムとｐ型カラムとが交互に繰り返し形成されたＳＪ構造を有する半導体装置が知られている（例えば、特許文献１参照）。ＳＪ構造の半導体装置を製造する際には、例えば図９（ａ）に示すように、ｎ+型シリコン基板Ｊ１の表面にｎ-型層Ｊ２をエピタキシャル成長させた半導体基板Ｊ３を用いて行われている。図９（ｂ）に示すように、ｎ-型層Ｊ２にトレンチＪ４を形成したのち、図９（ｃ）に示すように、そのトレンチＪ４内にｐ-型層Ｊ５をエピタキシャル成長させる。そして、図１０（ａ）に示すように、表面の平坦化研磨によってトレンチＪ４の外に形成されたｐ-型層Ｊ５を除去してトレンチＪ４内にのみ残す。これにより、ｎ-型層Ｊ２からなるｎ型カラムとｐ-型層Ｊ５からなるｐ型カラムが交互に繰り返されたＰＮカラムを有するＳＪ構造を形成している。
その後、図１０（ｂ）に示すように、ＳＪ構造を形成した後で、ｐ-型層Ｊ６をエピタキシャル成長させたのち、その後のデバイス形成工程を行う。例えば、図１０（ｃ）に示すように、ｎ+型ソース領域Ｊ７、トレンチゲート構造Ｊ８や表面電極Ｊ９および裏面電極Ｊ１０の形成工程などを従来と同様の手法によって行う。このような手法により、ＳＪ構造の縦型ＭＯＳトランジスタを製造している。
特開２０１２−０６４６６０号公報
しかしながら、ｐ-型層Ｊ５をトレンチＪ４内に埋め込むようにエピタキシャル成長させた後で行うｐ-型層Ｊ５およびｎ-型層Ｊ２の表面の平坦化研磨のバラツキが大きく、ＰＮカラムの深さがばらついて精度良く所望の深さにすることができなかった。これは、エピタキシャル成長自体の精度の問題もあるが、それ以上にｐ-型層Ｊ５およびｎ-型層Ｊ２の平坦化研磨が同じ半導体材料（例えばシリコン）の研磨加工となり、狙いの膜厚で研磨ストップを行うのが原理的に難しいためである。そして、このようにＰＮカラムの深さのバラツキが発生すると、半導体装置の耐圧がばらつき、デバイス特性が悪化するという問題を発生させる。
また、ＳＪ構造を形成した後でＳＪ構造の上にｐ-型層Ｊ６をエピタキシャル成長させているが、ＳＪ構造の表面とｐ-型層Ｊ６との構造間の処理によって上側のｐ-型層Ｊ６が異常成長し、デバイス特性を悪化させるという問題もある。ここでいう構造間の処理とは、ＳＪ構造を形成した後で行われるＳＪ構造の表面の平坦化研磨やｐ-型層Ｊ６の成長前のウェハ洗浄のことであり、この処理次第で結晶欠陥が発生し、その結晶欠陥が引き継がれることでｐ型層が異常成長することがある。
また、ｐ-型層Ｊ６の形成工程を独立して行っていることから、製造工程が増加し、製造コストが高くなるという問題もある。
本発明は上記点に鑑みて、ＰＮカラムの深さのバラツキを抑制してデバイス特性の悪化を抑制でき、かつ、製造工程の簡略化を図ることができるＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法を提供することを第１の目的とする。また、第１導電型の第１半導体層に形成したトレンチ内に第２導電型の第２半導体層を埋め込んでＳＪ構造を形成したのち、第１半導体層の上に第２導電型層を形成する際に、第２導電型層の異常成長を抑制し、デバイス特性の悪化を抑制することを第２の目的とする。
上記目的を達成するため、請求項１ないし９に記載の発明では、半導体材料で構成された基板（１１）の表面（１１ａ）側に、第１導電型の第１半導体層（１２）が形成された半導体基板（１０）を用意したのち、第２半導体層のうち縦型ＭＯＳＦＥＴを形成してチップとして用いるメイン領域の少なくとも一部を含むように第１凹部（１２ａ）を形成することで、第１半導体層に段差を付ける。また、第１凹部内を含めて第１半導体層の上にマスク（１４）を配置し、該マスクを用いてメイン領域における第１凹部内において、第１半導体層をエッチングすることでトレンチ（１５）を形成する。そして、マスクのうちの少なくとも第１凹部内に形成されている部分を除去したのち、トレンチ内および第１凹部内を埋め込みつつ第１半導体層の上に、第２導電型の第２半導体層（１６）をエピタキシャル成長させ、第２半導体層を平坦化研磨することで、第２半導体層をトレンチおよび第１凹部に残し、トレンチ内に残された第２半導体層による第２導電型カラムと第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するＳＪ構造を形成する。その後、ＳＪ構造の上に、第１導電型のチャネル層（１７）と該チャネル層に接する第２導電型のソース領域（１８）を形成すると共に、チャネル層の表面にゲート絶縁膜（２２）を介してゲート電極（２３）を形成し、さらに半導体基板の表面側にソース領域に電気的に接続されるソース電極（２５）を形成すると共に、半導体基板の裏面側に半導体材料で構成された基板の裏面に接続されるドレイン電極（２６）を形成することで縦型ＭＯＳＦＥＴを形成することを特徴としている。
このように、第１半導体層に第１凹部を形成しておき、トレンチを埋め込むように第２半導体層を形成する際に、第１凹部内も埋め込まれるようにしている。このため、第２半導体層のうち第１凹部内に形成された部分をＳＪ構造の上に形成される第２導電型層として用いることができる。
このため、第２導電型カラムを形成するための第２導電型層とＳＪ構造の上に形成される第２導電型層を同じ第２半導体層によって構成することができ、同時に形成することができるので、製造工程の簡略化を図ることができる。また、ＳＪ構造を構成してからＳＪ構造の上の第２導電型層を形成する場合のように、ＰＮカラムの表面の平坦化研磨やウェハ洗浄などのＰＮカラムの表面と第２半導体層との構造間の処理を行う必要がない。よって、半導体装置の耐圧がばらつくことを抑制でき、デバイス特性の悪化を抑制することが可能となる。
請求項７に記載の発明は、第２半導体層を形成する工程の前に、第１半導体層のうち縦型ＭＯＳＦＥＴが形成されるセル領域の周辺領域となる外周領域において第３凹部（１２ｃ）を形成する工程を有し、第２半導体層を形成する工程では、第３凹部内を埋め込むように第１半導体層の上に第２半導体層を形成することを特徴としている。
このように、第１半導体層に第３凹部を形成しておき、その第３凹部内にも第２半導体層を埋め込むようにしている。このようにすれば、第２半導体層を平坦化研磨する際に、仮に第１半導体層の上において第２半導体層が除去されて第１半導体層が露出するまで研磨されたとしても、第３凹部内に第２半導体層を残せる。このため、外周領域において確実にリサーフ層（４０）が構成されるようにすることができる。
請求項１０に記載の発明では、半導体材料で構成された基板（１１）の表面（１１ａ）側に、第１導電型の第１半導体層（１２）が形成された半導体基板（１０）を用意したのち、第１半導体層の上にマスク（１４）を配置し、該第１半導体層のうち縦型ＭＯＳＦＥＴを形成してチップとして用いるメイン領域において該第１半導体層をエッチングすることでトレンチ（１５）を形成する。また、トレンチ内を埋め込みつつ、第１半導体層のうちトレンチの外側の部分の上にも、第２導電型の第２半導体層（１６）をエピタキシャル成長させることで、トレンチ内に残された第２半導体層による第２導電型カラムと第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するＳＪ構造を形成する。そして、ＳＪ構造の上に、第１導電型のチャネル層（１７）と該チャネル層に接する第２導電型のソース領域（１８）を形成すると共に、チャネル層の表面にゲート絶縁膜（２２）を介してゲート電極（２３）を形成し、さらに半導体基板の表面側にソース領域に電気的に接続されるソース電極（２５）を形成すると共に、半導体基板の裏面側に基板の裏面に接続されるドレイン電極（２６）を形成することで縦型ＭＯＳＦＥＴを形成することを特徴としている。
このように、第１半導体層に形成したトレンチ内に第２半導体層を形成したのち、引き続いて第１半導体層のうちトレンチの外側の部分の上にも第２半導体層を形成するようにしている。つまり、トレンチ内に第２半導体層を埋め込んだ後に第１半導体層および第２半導体層の平坦化研磨などの構造間の処理を行うことなく、更に第１半導体層のうちトレンチの外側の部分の上に第２半導体層を形成している。このため、第１半導体層の上に第２導電型層を形成する際に、第２導電型層の異常成長を抑制でき、デバイス特性の悪化を抑制することが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかるＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。 図１に続くＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。 図２に続くＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。 本発明の第２実施形態にかかるＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。 本発明の第３実施形態にかかるＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。 図５に続くＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。 図６に続くＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。 他の実施形態にかかるＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。 従来のＳＪ構造のトレンチゲート構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。 図９に続くＳＪ構造のトレンチゲート構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態にかかる半導体装置の製造方法について、図１および図２を参照して説明する。なお、ここではＳＪ構造の縦型ＭＯＳＦＥＴとして、トレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置を例に挙げて説明する。
〔図１（ａ）に示す工程〕
表面１１ａおよび裏面１１ｂを有する半導体材料で構成された基板としてのｎ+型シリコン基板１１の表面１１ａに、第１半導体層に相当するｎ-型層１２をエピタキシャル成長させた半導体基板１０を用意する。ｎ+型シリコン基板１１は、ドレイン領域として機能する部分であり、ｎ-型層１２よりもｎ型不純物濃度が高くされている。ｎ-型層１２は、ドリフト層として機能と共にＰＮカラムにおけるｎ型カラムを構成する部分である。
〔図１（ｂ）に示す工程〕
半導体基板１０の表面側において、ｎ-型層１２の表面にＣＶＤ（Chemical Vapor Deposition）法や熱酸化などによって酸化膜１３を形成する。その後、酸化膜１３の上に図示しないレジストを配置し、フォトリソグラフィ工程を経て、縦型ＭＯＳＦＥＴなどを形成してチップとして利用するメイン領域においてレジストを開口させると共に、スクライブ領域においてもレジストを開口させる。このとき、メイン領域とスクライブ領域の境界位置についてはレジストが残るようにしている。次いで、エッチング工程を行い、レジストの開口位置において酸化膜１３を開口させる。
そして、レジストを除去し、酸化膜１３をマスクとして、ＲＩＥ（Reactive Ion Etching）法や、Ｏ2とＣ4Ｆ8およびＳＦ6を交互に繰り返し導入して底部エッチングおよびポリマー膜による側壁保護を繰り返し行うＢＯＳＣＨ法などの異方性エッチングを行う。具体的には、ｎ-型層１２を所定深さ２．５〜３．５μｍ程度除去する程度エッチングする。これにより、ｎ-型層１２のメイン領域に凹部１２ａが形成されることで、メイン領域とスクライブ領域との間に段差が付けられる。また、このとき同時に、スクライブ領域に後工程においてマスク合わせなどを行う際のアライメントのターゲットとなる凹部１２ｂが形成される。そして、メイン領域とスクライブ領域との境界位置、具体的にはメイン領域における外縁部の少なくとも一部にｎ-型層１２が凸状に残される。この後、酸化膜１３を除去する。
〔図２（ａ）に示す工程〕
再び、半導体基板１０の表面側において、ｎ-型層１２を覆うようにＣＶＤ法や熱酸化などによって酸化膜１４を０．２〜０．３μｍの厚みで形成する。その後、酸化膜１４の上に図示しないレジストを配置し、フォトリソグラフィ工程を経てトレンチ形成予定位置においてレジストを開口させると共にその開口位置において酸化膜１４を開口させる。そして、レジストを除去し、酸化膜１４をマスクとして、ＲＩＥやＢＯＳＣＨ法などの異方性エッチングを行う。具体的には、凹部１２ａ内において、ｎ-型層１２を所定深さ、例えばｎ-型層１２の厚みと同等もしくはそれよりも若干浅くエッチングする。これにより、ｎ-型層１２の所望位置にＳＪ構造形成用の例えばストライプ状とされたトレンチ１５が形成される。
〔図２（ｂ）に示す工程〕
酸化膜１４のうちトレンチ１５から離れた位置に形成されている部分については残し、トレンチ１５の開口部周辺に配置されている部分、具体的には凹部１２ａ内に形成されている部分については除去する。
例えば、酸化膜１４の上に再びレジストを配置したのち、半導体基板１０のうち縦型ＭＯＳＦＥＴなどを形成してチップとして利用するメイン領域においてレジストを開口させる。そして、アライメントのターゲットを形成する領域であってダイシング時にカットされるスクライブ領域をレジストで覆った状態でエッチングすることで、酸化膜１４をパターニングする。または、水素アニールを行うことで、酸化膜１４のうちトレンチ１５の開口部周辺に形成された部分を後退させる。例えば、１０．６ｋＰａ（８０Ｔｏｒｒ）以下の減圧雰囲気において、温度を１１００℃とし時間を１０分間とした水素アニールや、温度を１１７０℃とし時間を２分間とした水素アニールを行うことで、酸化膜１４のうちのトレンチ１５の開口部周辺を除去できる。
その後、半導体基板１０の表面側において、凹部１２ａおよびトレンチ１５内を含めｎ-型層１２の表面に、例えばｐ型不純物濃度が２×１０15〜５×１０15ｃｍ-3となるように第２半導体層に相当するｐ-型層１６をエピタキシャル成長させる。このとき、凹部１２ａおよび各トレンチ１５内が完全に埋め込まれるようにしつつ、ｎ-型層１２の上にもｐ-型層１６が形成されるようなオーバーエピタキシャル成長とし、例えばｎ-型層１２の上に５〜７μｍ程度の厚みでｐ-型層１６を形成する。
〔図３（ａ）に示す工程〕
まず、ｐ-型層１６のうち酸化膜１４よりも半導体基板１０から突き出した部分、すなわちｎ-型層１２に形成された凹部１２ａ以外の凸状部分から突き出した部分をＣＭＰ（Chemical Mechanical Polishing）などの表面の平坦化研磨によって除去する。このときには、研磨対象となるｐ-型層１６と異なる酸化膜１４を終点検出用のストッパとして用いることができるため、精度良く平坦化研磨を停止できる。
続いて、酸化膜１４をエッチングする。これにより、スクライブ領域やメイン領域におけるスクライブ領域の近傍において酸化膜１４が除去されて、露出したｎ-型層１２とｐ-型層１６との間に段差が形成される。このため、再度ＣＭＰなどによる表面の平坦化研磨を行うことで、当該段差が無くなるようにｎ-型層１２およびｐ-型層１６を平坦化研磨する。これにより、ｐ-型層１６のうちトレンチ１５内に形成された部分によってＳＪ構造におけるｐ型カラムが構成されると共に、ＳＪ構造の上にもｐ-型層１６が同時に形成された構造が完成する。
なお、この表面平坦化の際に、ｎ-型層１２およびｐ-型層１６という同じ半導体材料（シリコン）の研磨加工となるため、表面平坦化のストッパとなるものが無い。しかしながら、酸化膜１４の膜厚が０．２〜０．３μｍと非常に薄いため、ストッパが無くても時間制御などだけで大きなバラツキなく平坦化研磨が行える。また、ＰＮカラムの表面とｐ-型層１６との構造間の処理を行う訳ではないので、仮に多少のバラツキがあったとしても、半導体装置の耐圧が大きくばらつくことも無い。
〔図３（ｂ）に示す工程〕
この後の工程については従来と同様であるが、例えば以下の製造工程を行っている。すなわち、ｎ型カラムを構成するｎ-型層１２の上におけるｐ-型層１６の表層部にｐ型不純物をイオン注入してｐ-型チャネル層１７を形成する。また、ｐ-型チャネル層１７の表層部にｎ型不純物をイオン注入してｎ+型ソース領域１８を形成する。このとき、必要に応じて、メイン領域の外縁部において凸状に残された部分にもｎ型不純物をイオン注入し、ｎ+型層２７を形成することで、ｎ-型層１２との導通を図ることができ、このｎ+型層２７を通じてｎ-型層１２を所定電位に固定することができる。
このように、メイン領域の外縁部に凸部を残し、ｎ+型層２７を形成して電位固定できるようにすることで、外周領域において所望の耐圧を確保できる。つまり、もしもこの凸部がない構造の場合、ｎ-型層１２の表面側の電位を固定できず、所望の耐圧を確保することができない。
また、ｐ-型チャネル層１７のうちのｐ型カラムの上に形成された部分を中心としてｐ型不純物をイオン注入することでｐ+型ボディ層１９を形成すると共に、このｐ+型ボディ層１９の表層部にｐ+型コンタクト領域２０を形成する。また、ｐ-型チャネル層１７を貫通してｎ-型層１２のうちｎ型カラムを構成する部分に達するゲートトレンチ２１を形成する。さらに、ゲートトレンチ２１の内壁面を覆うようにゲート絶縁膜２２を形成すると共に、ゲートトレンチ２１内を埋め込むようにゲート絶縁膜２２上にゲート電極２３を形成する。また、半導体基板１０の表面側において、層間絶縁膜２４の形成工程やゲート配線およびソース電極２５の形成工程を行う。そして、半導体基板１０の裏面側において、ｎ+型シリコン基板１１の裏面１１ｂに接続されるドレイン電極２６の形成工程を行うことにより、ｎチャネルのトレンチゲート型の縦型ＭＯＳＦＥＴが形成される。その後、ダイシングによりチップ単位に分割することでＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
以上説明した本実施形態にかかる半導体装置の製造方法によれば、ｎ-型層１２に凹部１２ａを形成しておき、トレンチ１５を埋め込むようにｐ-型層１６を形成する際に、凹部１２ａ内も埋め込まれるようにしている。このため、ｐ-型層１６のうち凹部１２ａ内に形成された部分をＳＪ構造の上に形成されるｐ型層として用いることができる。
このため、ｐ型カラムを形成するためのｐ型層とＳＪ構造の上に形成されるｐ型層を同じｐ-型層１６によって構成することができ、同時に形成することができるので、製造工程の簡略化を図ることができる。また、ＳＪ構造を構成してからＳＪ構造の上のｐ型層を形成する場合のように、ＰＮカラムの表面の平坦化研磨が行われないし、平坦化研磨やウェハ洗浄などのＰＮカラムの表面とｐ-型層１６との構造間の処理を行う必要がない。よって、半導体装置の耐圧がばらつくことを抑制でき、デバイス特性の悪化を抑制することが可能となる。
さらに、凹部１２ａの形成工程を、スクライブ領域に形成されるアライメントのターゲットとなる凹部１２ｂの形成と同時に行うようにしている。このため、凹部１２ａの形成工程と凹部１２ｂの形成工程を共通化することができ、さらに製造工程の簡略化を図ることが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置に形成される縦型ＭＯＳＦＥＴをプレーナ型に変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図４を参照して、本実施形態にかかる縦型ＭＯＳＦＥＴの製造方法について説明する。
まず、第１実施形態で説明した図１（ａ）、（ｂ）、図２（ａ）、（ｂ）の工程を行ったのち、図４（ａ）の工程として、第１実施形態で説明した図３（ａ）と同様の工程を行う。これにより、半導体基板１０の表面側において、凹部１２ａおよびトレンチ１５内を含めｎ-型層１２の表面にｐ-型層１６をエピタキシャル成長させ、さらにｐ-型層１６が凹部１２ａ内に残された構造が構成される。つまり、ＳＪ構造を構成するｐ型カラムおよびＳＪ構造の上にｐ-型層１６が既に形成された構造が形成される。これらの工程は基本的に第１実施形態と全く同じで構わない。ただし、ＳＪ構造の上に残るｐ-型層１６の膜厚については、後述するｎ型接続層３０をイオン注入によって形成する際に、ＳＪ構造上のｐ-型層１６を貫通してｎ型接続層３０が形成できる程度の膜厚となるようにしている。
そして、図４（ｂ）に示す工程において、プレーナ型の縦型ＭＯＳＦＥＴの各構成要素を形成するための製造工程を行う。
すなわち、ＳＪ構造上のｐ-型層１６の表層部にｐ型不純物をイオン注入してｐ-型チャネル層１７を形成すると共に、ｐ-型チャネル層１７の表層部にｎ型不純物をイオン注入してｎ+型ソース領域１８を形成する。また、ｐ-型チャネル層１７のうちｐ-型層１６の上に形成された部分を中心としてｐ型不純物をイオン注入することでｐ+型ボディ層１９を形成すると共に、このｐ+型ボディ層１９の表層部にｐ+型コンタクト領域２０を形成する。さらに、各ｐ+型コンタクト領域２０の間に配置された隣り合うｎ+型ソース領域１８の間において、ｎ+型ソース領域１８から所定間隔離間した位置にｎ型不純物をイオン注入することで、ｐ-型チャネル層１７からｎ-型層１２に達するｎ型接続層３０を形成する。このｎ型接続層３０は、ｐ-型チャネル層１７におけるチャネル形成部に接しつつｐ-型層１６を貫通してｎ-型層１２のうちｎ型カラムを構成する部分に達するように形成される。このため、ｎ型接続層３０は、プレーナ型の縦型ＭＯＳＦＥＴが動作する際の電流経路となってオン抵抗を低減させる役割を果たす。
さらに、少なくともｐ-型チャネル層１７の表面を覆うゲート絶縁膜２２を形成すると共に、ゲート絶縁膜２２上にゲート電極２３を形成する。また、半導体基板１０の表面側において、層間絶縁膜２４の形成工程やゲート配線およびソース電極２５の形成工程を行う。そして、半導体基板１０の裏面側において、ｎ+型シリコン基板１１の裏面１１ｂに接続されるドレイン電極２６の形成工程を行うことにより、ｎチャネルのプレーナ型の縦型ＭＯＳＦＥＴが形成される。その後、ダイシングによりチップ単位に分割することでＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
このように、第１実施形態と同様の製造方法をプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置についても適用することができ、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対して半導体装置の外周耐圧構造を考慮に入れた製造方法としたものであり、その他については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
図５〜図７を参照して、本実施形態にかかる縦型ＭＯＳＦＥＴの製造方法、つまりＳＪ構造を有するプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置において、外周耐圧構造の形成工程も含めた製造方法について説明する。
まず、図５（ａ）に示す工程では、表面１１ａおよび裏面１１ｂを有する半導体材料で構成された基板としてのｎ+型シリコン基板１１の表面１１ａに、第１半導体層に相当するｎ-型層１２をエピタキシャル成長させたものを用意する。そして、第１実施形態で説明した図１（ｂ）に示す工程を行って、凹部１２ａ、１２ｂを形成する。続いて、図示しないマスクを用いたフォトエッチング工程により、ｎ-型層１２のうち外周領域に相当する部分に凹部１２ｃを形成する。具体的には、メイン領域のうちの縦型ＭＯＳＦＥＴが形成される領域をセル領域として、その外周領域においてリサーフ層を形成することによって外周耐圧構造とするが、このリサーフ層となる部分において凹部１２ｃを形成している。
その後、図５（ｂ）に示す工程では、凹部１２ｃ内を埋め込むようにｎ-型層１２の表面にｐ-型層１６をエピタキシャル成長させ、必要に応じて表面を平坦化研磨する。このとき、例えばｎ-型層１２の表面にｐ-型層１６が３〜７μｍの膜厚で残るようにしている。これにより、凹部１２ｃ内において凹部１２ｃが形成されていない部分よりもｐ-型層１６が厚くされた半導体基板１０が形成される。
この後は、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）に示す工程において、第１、第２実施形態で説明した図２（ａ）、（ｂ）、図４（ａ）、（ｂ）と同様の工程を行う。これにより、外周耐圧構造として、セル領域よりも外周領域において、ｐ-型層１６が深くまで形成されることでリサーフ層４０が構成されたＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
このように、外周耐圧構造としてリサーフ層を形成する場合を考慮した製造方法とすることもできる。このようにしても、第２実施形態と同様の効果を得ることができる。
なお、第２実施形態でもｐ-型層１６を外周領域にも形成しているため、凹部１２ｃを形成しなくても、第２実施形態に示した製造方法によって外周領域にリサーフ層４０を構成することができる。しかしながら、図７（ａ）に示したように、ｐ-型層１６の表面の平坦化研磨を行ったときに、ｎ-型層１２が露出する程度までｐ-型層１６が除去されてしまうことも有り得る。その場合においても、図７（ｂ）と同様の工程を行うことで、ＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置を製造することができる。その場合、外周領域にｐ-型層１６が残らなくなりリサーフ層４０を構成することができなくなる。このため、本実施形態のようにｎ-型層１２に凹部１２ｃを形成しておき、予め外周領域においてセル領域よりもｐ-型層１６を厚く形成しておくことで、確実にリサーフ層４０が構成されるようにすることができる。
また、ｎ-型層１２の表面が露出する程度まで平坦化研磨を行った場合、ｎ-型層１２も研磨され得るのでＰＮカラムの深さにバラツキが生じる可能性がある。しかしながら、ｎ型接続層３０によって低オン抵抗化が図れるため、ｐ-型層１６が残るような条件で平坦化研磨を行えば良く、従来のようにｎ-型層１２を露出させることが必須の構成ではない。このため、仮にｎ-型層１２が研磨されたとしても研磨量は非常に少なく、殆どＰＮカラムの深さのバラツキによる耐圧バラツキは生じないで済む。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記第３実施形態に示すように外周耐圧構造を考慮に入れた製造方法を第１実施形態に示したようなトレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法に適用することもできる。具体的には、第３実施形態で説明した図７（ａ）の工程まで行ったのち、第１実施形態で説明した図３（ｂ）と同様の工程を行うことで、図８に示すようなトレンチゲート型の縦型ＭＯＳＦＥＴとする。このように、トレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置を製造する際にも、ｎ-型層１２に予め凹部１２ｃを形成しておくことで、平坦化研磨後にも少なくとも凹部１２ｃ内にｐ-型層１６が残る。これにより、リサーフ層４０が構成されるようにでき、第３実施形態と同様の効果を得ることができる。
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。
また、上記実施形態では、メイン領域とスクライブ領域との間において段差が形成されるように第１凹部１２ａを形成したが、これらの領域の間以外の場所に段差が形成されるように第１凹部１２ａを形成しても良い。例えば、チップ単位に分割する前のウェハにおいては、メイン領域およびスクライブ領域の他に、これらの外周部においてチップ化されない不要領域が存在する。このため、メイン領域およびスクライブ領域と不要領域との間に段差が形成されるように、例えばメイン領域およびスクライブ領域を含むように第１凹部１２ａを形成しても良い。また、メイン領域のうちの外周部に段差が形成されるようにしても良い。その場合、メイン領域の少なくとも一部、具体的にはセル領域を含むように第１凹部１２ａを形成すれば良い。
さらに、上記実施形態では、ＳＪ構造を形成する際のＰＮカラムの深さのバラツキを抑制できるように、第１凹部１２ａを形成する場合を例に挙げて説明した。しかしながら、平坦化研磨などの構造間の処理に基づくｐ-型層１６の異常成長に関しては、第１凹部１２ａを形成するか否かにかかわらず抑制可能である。すなわち、ｎ-型層１２に形成したトレンチ１５内にｐ-型層１６を埋め込みつつ、更に引き続きｎ-型層１２のうちトレンチ１５の外側の部分の上にもｐ-型層１６を形成することで、ｐ-型層１６の異常成長を抑制でき、デバイス特性の悪化を抑制することが可能となる。
１０ 半導体基板
１１ ｎ+型シリコン基板（基板）
１２ ｎ-型層（第１半導体層）
１２ａ〜１２ｃ 凹部
１３、１４ 酸化膜（マスク）
１５ トレンチ
１６ ｐ-型層
１７ ｐ型チャネル層
１８ ｎ+型ソース領域
２３ ゲート電極
２４ 層間絶縁膜
２５ ソース電極
２６ ドレイン電極
３０ ｎ型接続層

Claims (12)

  1. 半導体材料で構成された基板（１１）の表面（１１ａ）側に、第１導電型の第１半導体層（１２）が形成された半導体基板（１０）を用意する工程と、
    前記第１半導体層のうち縦型ＭＯＳＦＥＴを形成してチップとして用いるメイン領域の少なくとも一部を含むように第１凹部（１２ａ）を形成することで、前記第１半導体層に段差を付ける工程と、
    前記第１凹部内を含めて前記第１半導体層の上にマスク（１４）を配置し、該マスクを用いて前記メイン領域における前記第１凹部内において、前記第１半導体層をエッチングすることでトレンチ（１５）を形成する工程と、
    前記マスクのうちの少なくとも前記第１凹部内に形成されている部分を除去したのち、前記トレンチ内および前記第１凹部内を埋め込みつつ前記第１半導体層の上に、第２導電型の第２半導体層（１６）をエピタキシャル成長させる工程と、
    前記第２半導体層を平坦化研磨することで、前記第２半導体層を前記トレンチおよび前記第１凹部に残し、前記トレンチ内に残された前記第２半導体層による第２導電型カラムと前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造を形成する工程と、
    前記スーパージャンクション構造の上に、第１導電型のチャネル層（１７）と該チャネル層に接する第２導電型のソース領域（１８）を形成すると共に、前記チャネル層の表面にゲート絶縁膜（２２）を介してゲート電極（２３）を形成し、さらに前記半導体基板の表面側に前記ソース領域に電気的に接続されるソース電極（２５）を形成すると共に、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極（２６）を形成することで縦型ＭＯＳＦＥＴを形成する工程と、を含んでいることを特徴とするスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  2. 前記段差を付ける工程では、前記メイン領域とダイシング時にカットされるスクライブ領域との境界位置まで前記第１凹部を形成し、前記メイン領域と前記スクライブ領域の間に段差を付けることを特徴とする請求項１に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  3. 前記段差を付ける工程では、前記メイン領域とダイシング時にカットされるスクライブ領域との境界位置において、前記メイン領域における外縁部の少なくとも一部に前記第１半導体層が凸状に残されるようにすることを特徴とする請求項１または２に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  4. 前記第１半導体層が凸状に残された位置に、前記第１半導体層との導通をとる第１導電型不純物層（２７）を形成する工程を含んでいることを特徴とする請求項３に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  5. 前記スクライブ領域にアライメントのターゲットとなる第２凹部（１２ｂ）を形成する工程を行うことを特徴とする請求項２ないし４のいずれか１つに記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  6. 前記第２凹部（１２ｂ）を形成する工程を、前記段差を付ける工程における前記第１凹部の形成と同時に行うことを特徴とする請求項５に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  7. 前記第２半導体層を形成する工程の前に、前記第１半導体層のうち前記縦型ＭＯＳＦＥＴが形成されるセル領域の周辺領域となる外周領域において第３凹部（１２ｃ）を形成する工程を有し、
    前記第２半導体層を形成する工程では、前記第３凹部内を埋め込むように前記第１半導体層の上に前記第２半導体層を形成することを特徴とする請求項１ないし６のいずれか１つに記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  8. 前記縦型ＭＯＳＦＥＴを形成する工程は、
    前記第１半導体層にて構成される第１導電型カラムの上において、第２導電型不純物をイオン注入して前記チャネル層を形成する工程と、
    前記チャネル層の表層部に第１導電型不純物をイオン注入して前記ソース領域を形成する工程と、
    前記チャネル層を貫通して前記第１導電型カラムに達するゲートトレンチ（２１）を形成する工程と、
    前記ゲートトレンチの内壁面に前記ゲート絶縁膜を形成すると共に、前記ゲート絶縁膜の表面に前記ゲート電極を形成する工程と、を含む、トレンチゲート型の縦型ＭＯＳＦＥＴを形成する工程であることを特徴とする請求項１ないし７のいずれか１つに記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  9. 前記縦型ＭＯＳＦＥＴを形成する工程は、
    前記第１半導体層にて構成される第１導電型カラムの上において、第２導電型不純物をイオン注入して前記チャネル層を形成する工程と、
    前記チャネル層の表層部に第１導電型不純物をイオン注入して前記ソース領域を形成する工程と、
    前記ソース領域から所定間隔離間した位置に第１導電型不純物をイオン注入して、前記チャネル層から前記第１半導体層に達する第１導電型接続層（３０）を形成する工程と、
    前記チャネル層の表面に前記ゲート絶縁膜を形成すると共に、前記ゲート絶縁膜の表面に前記ゲート電極を形成する工程と、を含む、プレーナ型の縦型ＭＯＳＦＥＴを形成する工程であることを特徴とする請求項１ないし７のいずれか１つに記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  10. 半導体材料で構成された基板（１１）の表面（１１ａ）側に、第１導電型の第１半導体層（１２）が形成された半導体基板（１０）を用意する工程と、
    前記第１半導体層の上にマスク（１４）を配置したのち、該第１半導体層のうち縦型ＭＯＳＦＥＴを形成してチップとして用いるメイン領域において該第１半導体層をエッチングすることでトレンチ（１５）を形成する工程と、
    前記トレンチ内を埋め込みつつ、前記第１半導体層のうち前記トレンチの外側の部分の上にも、第２導電型の第２半導体層（１６）をエピタキシャル成長させることで、前記トレンチ内に残された前記第２半導体層による第２導電型カラムと前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造を形成する工程と、
    前記スーパージャンクション構造の上に、第１導電型のチャネル層（１７）と該チャネル層に接する第２導電型のソース領域（１８）を形成すると共に、前記チャネル層の表面にゲート絶縁膜（２２）を介してゲート電極（２３）を形成し、さらに前記半導体基板の表面側に前記ソース領域に電気的に接続されるソース電極（２５）を形成すると共に、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極（２６）を形成することで縦型ＭＯＳＦＥＴを形成する工程と、を含んでいることを特徴とするスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
  11. 半導体材料で構成された基板（１１）の表面（１１ａ）側に、第１導電型の第１半導体層（１２）が形成された半導体基板（１０）と、
    前記第１半導体層の一部がエッチングされて形成された第１凹部（１２ａ）と、
    前記第１凹部により前記第１半導体層に形成された段差によって構成され、前記第１半導体層のうち前記第１凹部の外側に位置している凸部と、
    前記第１凹部内において前記第１半導体層がエッチングされることで形成されたトレンチ（１５）と、
    前記トレンチ内および前記第１凹部内を埋め込みつつ前記第１半導体層の上にエピタキシャル成長させられた第２導電型の第２半導体層（１６）とを有し、
    前記トレンチ内の前記第２半導体層による第２導電型カラムと前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造が構成されていると共に、
    前記スーパージャンクション構造の上に、第１導電型のチャネル層（１７）と該チャネル層に接する第２導電型のソース領域（１８）と、前記チャネル層の表面にゲート絶縁膜（２２）を介して形成されたゲート電極（２３）と、前記ソース領域に電気的に接続されるソース電極（２５）とが備えられ、かつ、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極（２６）が備えられた縦型ＭＯＳＦＥＴが形成されていることを特徴とするスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置。
  12. 前記凸部には、前記第１半導体層との導通をとる第１導電型不純物層（２７）が形成されていることを特徴とする請求項１１に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置。
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